CN118102707A - 半导体结构及其形成方法 - Google Patents
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Abstract
本公开涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：形成堆叠层于衬底上方，所述堆叠层包括沿第一方向间隔排布的多个半导体层，所述堆叠层包括沿第二方向间隔排布的多个存储单元区域；形成沿所述第二方向延伸的字线结构；形成沿所述第一方向贯穿所述堆叠层和所述字线结构的隔离结构，所述隔离结构位于相邻的所述存储单元区域中的沟道区之间。本公开在确保覆盖于多个存储单元区域上的字线结构在水平形貌的同时，还能够降低断开相邻所述存储单元区域之间的连接时对晶体管区域之外的半导体层的损伤。
Description
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
为了进一步提高DRAM等存储器的数据存储能力，存储器已由二维结构向三维结构方向发展。在形成三维存储器的过程中，难度最高的地方在于如何形成水平字线结构，使得所述水平字线能够覆盖沿水平方向间隔排布的多个晶体管。
如何在确保形成水平字线结构的同时，减少对晶体管中有源区域的损伤，从而改善半导体结构的性能，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供的半导体结构及其形成方法，用于在确保覆盖多个存储单元区域的字线沿水平方向连接的同时，减少对晶体管中有源区域的损伤，从而改善半导体结构的性能，提高半导体结构的制造良率。
根据一些实施例，本公开提供了半导体结构的形成方法，包括：
形成堆叠层于衬底上方，所述堆叠层包括沿第一方向间隔排布的多个半导体层，所述堆叠层包括沿第二方向间隔排布的多个存储单元区域，所述第一方向与所述衬底的顶面垂直，所述第二方向与所述衬底的顶面平行；
形成覆盖所述半导体层中的多个所述存储单元区域、且沿所述第二方向延伸的字线结构；
形成沿所述第一方向贯穿所述堆叠层和所述字线结构的隔离结构，所述隔离结构位于相邻的所述存储单元区域中的沟道区之间。
在一些实施例中，所述堆叠层包括沿所述第一方向交替堆叠的牺牲层和所述半导体层，所述堆叠层包括沿第三方向排布的晶体管区域、位线区域和电容区域，所述第三方向与所述衬底的顶面平行，且所述第二方向与所述第三方向相交；形成覆盖所述半导体层中的多个所述存储单元区域、且沿所述第二方向延伸的字线结构，包括：
去除所述晶体管区域和所述位线区域的所述牺牲层，形成位于相邻两层所述半导体层之间的第一沟槽；
在所述第一沟槽中形成覆盖于所述半导体层上的所述字线结构，所述字线结构包括主体部、以及连接于所述主体部的端部的连接部，所述主体部至少覆盖所述存储单元区域中的所述沟道区，且在沿所述第一方向上，覆盖同一所述半导体层的所述主体部与所述半导体层之间的距离小于所述连接部与所述半导体层之间的距离。
在一些实施例中，在所述第一沟槽中形成覆盖于所述半导体层上的所述字线结构，包括：
沿所述第一沟槽沉积第一介质材料，形成覆盖所述第一沟槽内壁的第一介质层；
沿所述第一沟槽沉积第二介质材料，于所述第一沟槽内形成填充满所述第一介质层内壁的第二介质层；
去除部分的所述第一介质层和全部的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的第二沟槽、以及由保留的所述第一介质层围绕构成的第三沟槽；
形成位于所述第二沟槽内壁上的第三介质层、并形成位于所述第三介质层上的所述主体部以及位于所述第三沟槽内保留的所述第一介质层上的所述连接部。
在一些实施例中，去除部分的所述第一介质层和全部的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的第二沟槽、以及由保留的所述第一介质层围绕构成的第三沟槽，包括：
去除所述第一沟槽内部分的所述第一介质层；
去除所述第一沟槽内全部的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的所述第二沟槽、以及由保留的所述第一介质层围绕构成的所述第三沟槽。
在一些实施例中，去除部分的所述第一介质层和全部的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的第二沟槽、以及由保留的所述第一介质层围绕构成的第三沟槽，包括：
去除所述第一沟槽内部分的所述第一介质层和部分的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的所述第二沟槽；
去除剩余的所述第二介质层，形成由保留的所述第一介质层围绕构成的所述第三沟槽。
在一些实施例中，所述晶体管区域与所述存储单元区域的相交区域包括沿所述第三方向分布于所述沟道区相对两侧的源极区和漏极区；形成位于所述第二沟槽内壁上的所述主体部、以及位于所述第三沟槽内壁上的所述连接部之后，还包括：
形成覆盖所述字线结构的表面、且填充满所述第二沟槽和所述第三沟槽的第一隔离层；
去除位于所述位线区域内、以及覆盖于所述漏极区表面的所述字线结构和所述第一隔离层，形成暴露所述漏极区和所述位线区域的所述半导体层的第四沟槽；
形成填充满所述第四沟槽的第二隔离层。
在一些实施例中，形成填充满所述第四沟槽的第二隔离层之前，还包括：
注入掺杂离子至所述漏极区。
在一些实施例中，形成沿所述第一方向贯穿所述堆叠层和所述主体部的隔离结构，包括：
采用干法刻蚀工艺沿所述第一方向刻蚀相邻的所述存储单元区域中的沟道区之间的所述堆叠层和所述字线结构中的所述主体部，形成暴露所述衬底的隔离槽；
形成填充满所述隔离槽的所述隔离结构。
在一些实施例中，形成暴露所述衬底的隔离槽，包括：
去除相邻的所述存储单元区域中的沟道区之间的部分的所述半导体层和部分的所述主体部，于相邻的所述存储单元区域之间形成沿所述第三方向间隔排、且相互连通的多个所述隔离槽。
在一些实施例中，所述存储单元区域中的所述半导体层还包括沿第三方向位于所述沟道区相对两侧的源极区和漏极区，形成所述隔离结构后，所述形成方法还包括：
去除相邻所述存储单元区域中的所述源极区之间的所述半导体层。
在一些实施例中，形成所述隔离结构后，所述形成方法还包括：去除所述电容区域内相邻所述存储单元区域之间的所述堆叠层，形成第五沟槽；
采用侧向刻蚀工艺沿所述第五沟槽去除相邻所述存储单元区域中的所述源极区之间的所述半导体层。
在一些实施例中，形成位于所述第二沟槽内壁上的所述主体部、以及位于所述第三沟槽内壁上的所述连接部的同时，形成连接相邻两条所述字线结构的所述连接部的互连线；沿所述第五沟槽去除所述晶体管区域内相邻所述存储单元区域之间的所述半导体层之后，还包括：
沿所述第五沟槽去除电容区域的所述牺牲层，形成暴露所述第一介质层的第六沟槽；
沿所述第六沟槽去除部分的所述第一介质层、全部的所述互连线和部分的所述连接部。
根据另一些实施例，本公开还提供了一种半导体结构，包括：
衬底；
堆叠结构，位于所述衬底上，所述堆叠结构包括沿第一方向间隔排布的多个半导体层，所述堆叠结构包括沿第二方向间隔排布的多个存储单元区域，所述第一方向与所述衬底的顶面垂直，所述第二方向与所述衬底的顶面平行；
字线结构，所述字线结构覆盖所述半导体层中的多个所述存储单元区域，所述字线结构沿所述第二方向延伸；
隔离结构，所述隔离结构沿所述第一方向贯穿所述堆叠结构和所述字线结构，且所述隔离结构位于相邻的所述存储单元区域中的沟道区之间。
在一些实施例中，所述字线结构包括沿所述第二方向排布的主体部及与所述主体部在第三方向上的端部连接的连接部，且所述主体部至少覆盖所述存储单元区域中的所述沟道区，所述连接部覆盖所述存储单元区域中的至少部分源极区，所述第三方向与所述衬底的顶面平行，且所述第二方向与所述第三方向相交。
在一些实施例中，每个所述半导体层的顶面和底面分别覆盖一条所述字线结构，多条所述字线结构沿所述第一方向间隔排布；
在沿所述第一方向上，覆盖同一所述半导体层的所述主体部与所述半导体层之间的距离小于所述连接部与所述半导体层之间的距离。
在一些实施例中，还包括：
第三介质层，位于所述主体部与所述半导体层之间；
第一介质层，位于所述连接部与所述半导体层之间，在沿所述第一方向上，覆盖同一所述半导体层的所述第三介质层的厚度小于所述第一介质层的厚度。
在一些实施例中，还包括：
第一隔离层，位于所述存储单元区域中沿所述第一方向相邻的两条所述字线结构之间；
所述第一隔离层包括位于沿所述第一方向相邻的两个所述主体部之间的第一部分、以及位于沿所述第一方向相邻的两个所述连接部之间的第二部分，所述第一部分沿所述第一方向的厚度大于所述第二部分沿所述第一方向的厚度。
在一些实施例中，沿所述第三方向上，所述主体部的宽度大于所述连接部的宽度。
在一些实施例中，沿所述第三方向上，所述隔离结构的宽度与所述主体部的宽度相等；和/或
所述隔离结构沿所述第三方向的宽度大于所述隔离结构沿所述第二方向的宽度。
在一些实施例中，沿所述第二方向相邻的所述存储单元区域之间的一个所述隔离结构包括：
多个主干部，多个所述主干部沿所述第三方向间隔排布，且所述主干部沿所述第一方向贯穿所述堆叠结构；
多个分支部，多个所述分支部沿所述第一方向间隔排布，且所述分支部沿所述第三方向延伸、并连接相邻的两个所述主干部。
本公开一些实施例提供的半导体结构及其形成方法，先形成覆盖完整的半导体层中的多个存储单元区域的水平字线结构，再在相邻的存储单元区域之间形成垂直贯穿堆叠层和水平字线结构的通孔，然后沿所述通孔横向去除相邻所述存储单元区域之间的所述半导体层，从而断开所述半导体层内相邻所述存储单元区域中的沟道区之间的连接，在断开之后相邻存储单元区域之间的字线结构仍然保持水平连接，从而在确保覆盖于多个所述存储单元区域上的字线结构的水平形貌的同时，还能够降低断开相邻所述存储单元区域之间的连接时对晶体管区域之外的半导体层的损伤(例如降低对电容区域的半导体层的损伤)，从而改善了最终形成的三维存储器的电性能，提高了三维存储器的制造良率。本公开另一些实施例中的所述字线结构包括主体部和位于所述主体部端部、且与所述主体部电连接的连接部，从而进一步确保了在断开所述半导体层内相邻所述存储单元区域中的沟道区之间的连接后，相邻存储单元区域之间的主体部仍然能够通过所述连接部电连接，从而进一步确保了所述字线结构的水平形貌。
附图说明
附图1是本公开具体实施方式中半导体结构的形成方法流程图；
附图2-附图24是本公开具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。
具体实施方式
下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。
在半导体结构的形成过程中，以三维存储器的形成过程举例来说，形成水平字线结构的工艺主要有如下两种：第一种是合并(Merge)的方法，该方式是通过沉积较厚的金属层来形成覆盖相邻晶体管的水平字线结构，但是，此种方法难以在底层形成水平字线结构；第二种是先断后连的方法，即先在相邻晶体管之间填充隔离材料、以将相邻的晶体管断开，再形成覆盖相邻晶体管的字线，但是，该方法需要将多余的隔离材料去除，因此会对相邻晶体管之间隔离材料的形貌造成影响，从而影响三维存储器的性能。
本具体实施方式提供了一种半导体结构的形成方法，附图1是本公开具体实施方式中半导体结构的形成方法流程图，附图2-附图24是本公开具体实施方式在形成半导体结构的过程中主要的工艺截面示意图，其中，图2是本具体实施方式一些实施例形成的半导体结构的俯视结构示意图，图3-图24是图2中a-a位置、b-b位置、c-c位置在半导体结构形成过程中主要工艺的截面示意图，以清楚的说明半导体结构的形成工艺。如图1-图24所示，半导体结构的形成方法，包括：
步骤S11，形成堆叠层于衬底30上方，堆叠层包括沿第一方向D1间隔排布的多个半导体层32，堆叠层包括沿第二方向D2间隔排布的多个存储单元区域PM，第一方向D1与衬底30的顶面垂直，第二方向D2与衬底30的顶面平行，参见图2和图3。
半导体结构可以是但不限于DRAM。以半导体结构为DRAM为例，衬底30可以是但不限于硅衬底，本具体实施方式以衬底30为硅衬底为例进行说明。在其他实施例中，衬底30还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。衬底30用于支撑在其上的器件结构。可以采用沉积工艺或者外延工艺沿第一方向D1交替形成牺牲层31和半导体层32于衬底30的顶面上，形成包括沿第一方向D1交替堆叠的牺牲层31和半导体层32的堆叠层。堆叠层中牺牲层31和半导体层32交替堆叠的具体层数，本领域技术人员可以根据实际需要进行选择。堆叠层中牺牲层31和半导体层32交替堆叠层数越多，形成的三维存储器的存储容量越大。牺牲层31与半导体层32之间应具有较高的刻蚀选择比(例如牺牲层31与半导体层32之间的刻蚀选择比大于3)，以便于后续选择性的刻蚀牺牲层31或者半导体层32。在一示例中，牺牲层31的材料可以为SiGe，半导体层32的材料为Si。在另一实施例中，半导体层32的材料还可以为包括掺杂离子的Si，以简化后续形成晶体管结构的工艺。其中，掺杂离子可以为N型离子，也可以为P型离子。在形成堆叠层之后，可以采用光刻工艺于堆叠层中定义沿第二方向D2间隔排布的多个存储单元区域PM，存储单元区域PM后续用于形成三维存储器中的存储单元。此时，半导体层32中的多个存储单元区域PM相互连接。本具体实施方式中的衬底30的顶面是指衬底30朝向堆叠层的表面。
步骤S12，形成覆盖半导体层32中的多个存储单元区域PM、且沿第二方向D2延伸的字线结构21，字线结构包括主体部120，如图11所示。
步骤S13，形成沿第一方向D1贯穿堆叠层和字线结构21的隔离结构180，隔离结构位于相邻的存储单元区域PM中的沟道区之间，如图18所示。
在一些实施例中，堆叠层包括沿第一方向D1交替堆叠的牺牲层31和半导体层32，堆叠层包括沿第三方向D3排布的晶体管区域PT、位线区域PB和电容区域PC，第三方向D3与衬底30的顶面平行，且第二方向D2与第三方向D3相交；形成覆盖半导体层32中的多个存储单元区域PM、且沿第二方向D2延伸的字线结构的具体步骤包括：
去除晶体管区域PT和位线区域PB的牺牲层31，形成位于相邻两层半导体层31之间的第一沟槽50，如图5所示；在第一沟槽50中形成覆盖于半导体层32上的字线结构21，字线结构包括主体部120、以及连接于主体部120的端部的连接部121，且在沿第一方向D1上，覆盖同一半导体层32的主体部120与半导体层32之间的距离小于连接部121与半导体层32之间的距离。
具体来说，堆叠层包括沿第三方向D3排布的晶体管区域PT、位线区域PB和电容区域PC，每个存储单元区域PM与晶体管区域PT、位线区域PB和电容区域PC均交叠(即相交)，存储单元区域PM与晶体管区域PT交叠的位置用于形成晶体管结构，存储单元区域PM与位线区域PB交叠的位置用于形成位线，存储单元区域PM与电容区域PC交叠的位置用于形成电容器。晶体管区域包括沟道区、以及沿第三方向D3分布于沟道区相对两侧的源极区和漏极区。字线结构21位于晶体管区域PT与存储单元区域PM交叠的位置。多条字线结构21沿第一方向D1依次堆叠。连接部121沿第三方向D3连接于主体部120的端部，主体部120和连接部121均沿第二方向D2延伸，且均连续覆盖沿第二方向D2间隔排布的多个存储单元区域PM。本具体实施方式中的主体部120至少覆盖于沟道区，连接部121仅用于连接覆盖于相邻两个存储单元区域PM上的主体部120，因此，连接部121可以覆盖于源极区上方、漏极区上方中的任一者或者两者的组合，从而有助于进一步缩小沟道区、以及整个晶体管结构的尺寸。覆盖同一半导体层32的导电层21中的主体部120与半导体层32之间的距离小于连接部121与半导体层32之间的距离，有助于减小连接部121与半导体层32之间的寄生电容效应，降低连接部121对晶体管结构的影响。
形成第一沟槽50的具体步骤可以为：于堆叠层的顶面形成第一光阻层40，如图4所示，第一光阻层40中具有暴露晶体管区域PT和位线区域PB的第一开口。接着，采用侧向刻蚀工艺去除晶体管区域PT和位线区域PB的牺牲层31，形成位于相邻两层半导体层32之间的第一沟槽50，去除第一光阻层40之后，形成如图5所示的结构。第一沟槽50自位线区域PB延伸至晶体管区域PT，且第一沟槽50沿第三方向D3的端部暴露电容区域PC的牺牲层31。
在一些实施例中，在第一沟槽50中形成覆盖于半导体层32上的字线结构21的具体步骤包括：沿第一沟槽50沉积第一介质材料，形成覆盖第一沟槽50内壁的第一介质层60；
沿第一沟槽50沉积第二介质材料，于第一沟槽50内形成填充满第一介质层60内壁的第二介质层61，如图6所示；去除部分的第一介质层60和全部的第二介质层61，形成位于沿第一方向D1相邻的半导体层32之间的第二沟槽90、以及由保留的第一介质层围绕构成的第三沟槽91，如图9所示；形成位于第二沟槽90内壁上的第三介质层124、并形成位于第三介质层124上的主体部120以及位于第三沟槽91内保留的第一介质层60上的连接部121，如图11所示。其中，主体部120和连接部121的材料可以均是金属钨或者TiN等材料。
在一些实施例中，在沿第三方向D3上，主体部120的宽度大于连接部121的宽度。
在一些实施例中，可以采用原位氧化工艺(例如原位水汽生成)等方法氧化第二沟槽90内壁的半导体层32的表面，形成第三介质层124，如图11所示。第三介质层124可以作为位于主体部120与半导体层32中的沟道区之间的栅极介质层。
在一些实施例中，去除部分的第一介质层60和全部的第二介质层61，形成位于沿第一方向D1相邻的半导体层32之间的第二沟槽90、以及由保留的第一介质层61围绕构成的第三沟槽91的步骤包括：去除第一沟槽50内部分的第一介质层60，如图8所示；去除第一沟槽50内全部的第二介质层61，形成位于沿第一方向D1相邻的半导体层32之间的第二沟槽90、以及由保留的第一介质层60围绕构成的第三沟槽91，如图9所示。
第一介质层60与第二介质层61之间应具有较高的刻蚀选择比，以便于后续选择性的去除第一介质层60或者第二介质层61。在一示例中，第一介质层60的材料为氧化物材料(例如二氧化硅)，第二介质层61的材料为氮化物材料(例如氮化硅)。举例来说，于堆叠层的上方形成第二光阻层70，如图7所示，第二光阻层中具有与位线区域PB和部分晶体管区域PT的堆叠层对准的第二开口。沿第二开口去除第一沟槽50内部分的第一介质层60，形成位于半导体层32与第二介质层61之间的空隙80，去除第二光阻层70之后，得到如图8所示的结构。接着，沿第一沟槽50去除全部的第二介质层61，形成位于沿第一方向D1相邻的半导体层32之间的第二沟槽90、以及由保留的第一介质层60围绕构成的第三沟槽91，如图9所示。
在另一些实施例中，去除部分的第一介质层60和全部的第二介质层61，形成位于沿第一方向D1相邻的半导体层32之间的第二沟槽90、以及由保留的第一介质层60围绕构成的第三沟槽91的步骤包括：去除第一沟槽50内部分的第一介质层60和部分的第二介质层61，形成位于沿第一方向D1相邻的半导体层32之间的第二沟槽90，如图10所示；去除剩余的第二介质层61，形成由保留的第一介质层60围绕构成的第三沟槽91，如图9所示。
具体来说，于堆叠层的上方形成第二光阻层70，如图7所示，第二光阻层中具有与位线区域PB和部分晶体管区域PT的堆叠层对准的第二开口。之后，通过选择合适的刻蚀剂沿开口同时刻蚀部分的第一介质层60和部分的第二介质层61，形成位于沿第一方向D1相邻的半导体层32之间的第二沟槽90，如图10所示。之后，再选择合适的刻蚀剂选择性的刻蚀掉剩余的第二介质层61，形成由保留的第一介质层60围绕构成的第三沟槽91，如图9所示。
在一些实施例中，晶体管区域PT与存储单元区域PM的相交区域包括沿第三方向D3分布于沟道区相对两侧的源极区和漏极区；形成位于第二沟槽90内壁上的主体部120、以及覆盖第三沟槽91内壁的连接部121之后，还包括如下步骤：形成覆盖字线结构21的表面、且填充满第二沟槽90和第三沟槽91的第一隔离层123，如图11所示；去除位于位线区域PB内、以及覆盖于漏极区表面的字线结构21和第一隔离层123，形成暴露漏极区和位线区域PB的半导体32的第四沟槽140，如图13所示；形成填充满第四沟槽140的第二隔离层150，如图14所示。
在一些实施例中，形成填充满第四沟槽140的第二隔离层150之前，还包括如下步骤：
注入掺杂离子至漏极区。
具体来说，保留的第一介质层60覆盖于源极区上。在形成字线结构21之后，可以采用原子层沉积工艺沿第一沟槽50沉积氧化物(例如二氧化硅)等绝缘材料，形成覆盖字线结构21的表面、且填充满第二沟槽90和第三沟槽91的第一隔离层123，如图11所示。第一隔离层123后续用于隔离沿第一方向D1相邻的两条字线结构21。接着，于堆叠层的上方形成第三光阻层130，如图12所示，第三光阻层130中具有第三开口，第三开口的位置与堆叠层中的位线区域PB和漏极区对准。接着，沿第三开口去除位线区域PB中、以及覆盖于漏极区上的第三介质层124、主体部120和第一隔离层123，于相邻的两层半导体层32之间形成第四沟槽140，如图13所示。之后，再次注入掺杂离子至漏极区，形成重掺杂的漏极区。接着，沉积氧化物材料(例如二氧化硅)等绝缘介质材料于第四沟槽140内，经CMP(化学机械研磨)等平坦化工艺处理之后，形成第二隔离层150，如图14所示。
在一些实施例中，形成沿第一方向D1贯穿堆叠层和主体部120的隔离结构180的具体步骤包括：采用干法刻蚀工艺沿第一方向D1刻蚀相邻的存储单元区域PM中的沟道区之间的堆叠层和字线结构21中的主体部120，形成暴露衬底30的隔离槽170，如图16所示；形成填充满隔离槽170的隔离结构180，如图17所示。
具体来说，于堆叠层的上方形成第四光阻层160，如图15所示，第四光阻层160中具有沿第二方向D2间隔排布的多个第四开口161，第四开口161的位置与沿第二方向D2相邻的存储单元区域PM中的沟道区之间的间隔区域对准，且第四开口161在衬底30的顶面上的投影与主体部120在衬底30的顶面上的投影重叠。之后，可以采用干法刻蚀工艺沿第四开口161向下刻蚀主体部120和堆叠层，形成沿第一方向D1贯穿主体部120和堆叠层、并暴露衬底30的隔离槽170，如图16和图17所示，图17为半导体结构形成过程中的俯视示意图，在图17中字线结构21不可见，故以虚线表示字线结构21的位置。
本具体实施方式中的一些实施例通过形成包括主体部120和连接部121的字线结构21，即在断开相邻的两个存储单元区域PM中沟道区之间的连接之前，已经形成了沿水平方向(例如第二方向D2)延伸的字线结构21。在断开相邻两个存储单元区域PM中沟道区之间的连接时，刻蚀掉相邻存储单元区域PM中沟道区之间的半导体层32和字线结构21中的主体部120，在充分断开半导体层32内相邻的两个存储单元区域PM中沟道区之间的连接的同时，还能使得位于相邻两个存储单元区域PM上方的主体部120通过连接部121电连接，从而确保字线结构21在水平方向上的完整连接。另外，本具体实施方式的一些实施例在形成字线结构21时已定义主体部120和连接部121，在断开相邻存储单元区域PM之间的连接时，按照预先的定义对准刻蚀主体部120，不仅提高了沿第二方向D2间隔排布的多个隔离槽170位置的均匀性，而且能够更好的控制刻蚀终点，减少了刻蚀过程中存储单元区域PM中的半导体层32的损伤，提高了半导体结构制程工艺的可控性。
在采用干法刻蚀工艺形成隔离槽170的过程中，可以通过调整刻蚀剂的种类、刻蚀时间、刻蚀温度、刻蚀压力等刻蚀参数，使得堆叠层和主体部120沿第三方向D3的刻蚀速率大或者等于沿沿第二方向D2的刻蚀速率，从而进一步避免对存储单元区域PM中的半导体层32造成损伤。
本具体实施方式是以在相邻的两个存储单元区域PM中沟道区之间仅形成一个隔离槽170为例进行说明。在另一些实施例中，形成暴露衬底30的隔离槽170的具体步骤包括：去除相邻的存储单元区域PM中的沟道区之间的部分的半导体层32和部分的主体部120，于相邻的存储单元区域PM之间形成沿第三方向D3间隔排列、且相互连通的多个隔离槽170。
在一些实施例中，形成沿第一方向D1贯穿堆叠层和字线结构21中的主体部120的隔离结构180的步骤包括：形成沿第一方向D1贯穿堆叠层和主体部120的隔离槽170，隔离槽170位于相邻的存储单元区域PM中的沟道区之间，如图16和图17所示；形成填充满隔离槽170的隔离结构180，如图18所示。
在一些实施例中，存储单元区域中的半导体层32还包括沿第三方向D3位于沟道区相对两侧的源极区和漏极区，形成隔离结构180后，还包括：去除相邻存储单元区域PM中的源极区之间的半导体层32，存储单元区域PM内保留的半导体层32形成有源柱20，如图2和图20所示。
在一些实施例中，形成所述隔离结构180后，还包括：去除电容区域PC内相邻存储单元区域PM之间的堆叠层，形成第五沟槽200，如图19所示；采用侧向刻蚀工艺沿第五沟槽200去除相邻存储单元区域PM中的源极区之间的半导体层32，如图20所示。
在一些实施例中，形成位于第二沟槽90内壁上的主体部120、以及位于第三沟槽91内壁上的连接部121的同时，形成连接相邻两条字线结构21的连接部121的互连线122，如图11所示；沿第五沟槽200去除晶体管区域PT内相邻存储单元区域PM之间的半导体层32之后，还包括如下步骤：沿第五沟槽200去除电容区域PC的牺牲层31，形成暴露第一介质层60的第六沟槽220，如图21所示；沿第六沟槽220去除部分的第一介质层60、全部的互连线122和部分的连接部121，暴露源极区。
具体来说，在如图18所示的结构中，字线结构21覆盖晶体管区域PT，即字线结构21中的主体部120至少覆盖晶体管区域PT中的沟道区，连接部121至少部分位于晶体管区域PT中的源极区上，隔离结构180断开了晶体管区域PT内相邻存储单元区域PM中的沟道区之间的连接，相邻存储单元区域PM之间的源极区仍连接。为了断开沿第二方向D2相邻的源极区之间的连接，可以采用刻蚀工艺去除电容区域PC内相邻存储单元区域PM之间的堆叠层，形成第五沟槽200，如图19所示。之后，可以采用侧向刻蚀工艺选择性的刻蚀掉晶体管区域PT内相邻存储单元区域PM之间剩余的半导体层32，即刻蚀掉晶体管区域PT内沿第二方向D2相邻的源极区之间的半导体层32(即与相邻存储单元区域PM之间的连接部121对应位置的半导体层32)，形成位于沿第一方向D1相邻的连接部121之间的第七沟槽210，第七沟槽210暴露保留的第一介质层60和部分的隔离结构180，存储单元区域PM内保留的半导体层32形成有源柱20，如图2和图20所示。
之后，继续沿第五沟槽200去除电容区域PC的牺牲层31，形成暴露第一介质层60的第六沟槽220，如图21所示。之后，沿第六沟槽220去除部分的第一介质层60、全部的互连线122和部分的连接部121，暴露源极区，并断开相邻字线结构21在第一方向D1上的连接，形成沿第一方向D1间隔排布、且相互独立的多条字线结构21，如图22所示。接着，可以注入掺杂离子至暴露的源极区中，形成重掺杂的源极区。最后，沉积氧化物(例如二氧化硅)等绝缘介质材料于第五沟槽200内、第六沟槽220内、第七沟槽210内、以及源极区上，形成第三隔离层240，如图23所示。
在形成第三隔离层240之后，可以再在堆叠层中的位线区域PB形成与漏极区接触电连接的位线23、于电容区域PC形成与源极区接触电连接的电容器22、以及位于位线区域PB与晶体管区域PT之间的位线隔离层250、位于电容区域PC与晶体管区域PT之间的电容隔离层251，如图24所示。
本具体实施方式还提供了一种半导体结构，本具体实施方式提供的半导体结构可以采用如图1-图24所示的半导体结构的形成方法形成。本具体实施方式中的半导体结构的示意图可以参见图2-图24。本具体实施方式中的半导体结构可以是但不限于DRAM。如图2-图24所示，半导体结构，包括：衬底30；堆叠结构，位于衬底30上，堆叠结构包括沿第一方向D1间隔排布的多个半导体层32，堆叠结构包括沿第二方向D2间隔排布的多个存储单元区域PM，第一方向D1与衬底30的顶面垂直，第二方向D2与衬底30的顶面平行；字线结构21，字线结构21覆盖半导体层32中的多个存储单元区域PM，字线结构21包括沿第二方向D2间隔排布的主体部120，字线结构21沿第二方向D2延伸；隔离结构180，隔离结构180沿第一方向D1贯穿堆叠结构和主体部120，且隔离结构180位于相邻的存储单元区域PM中的沟道区之间。
具体来说，堆叠层包括沿第三方向D3排布的晶体管区域PT、位线区域PB和电容区域PC，每个存储单元区域PM与晶体管区域PT、位线区域PB和电容区域PC均交叠(即相交)，存储单元区域PM与晶体管区域PT交叠的位置用于形成晶体管结构，存储单元区域PM与位线区域PB交叠的位置用于形成位线，存储单元区域PM与电容区域PC交叠的位置用于形成电容器。存储单元区域PM包括沿第三方向D3延伸的有源柱20，有源柱20包括沟道区、以及沿第三方向D3分布于沟道区相对两侧的源极区和漏极区，字线结构21中的主体部120覆盖有源柱20中的沟道区，源极区用于与位线电连接，漏极区用于与电容器电连接。
在一些实施例中，字线结构21还包括：连接部121，沿第三方向D3与主体部120的端部连接，且主体部120至少覆盖存储单元区域PM中的沟道区，连接部121覆盖存储单元区域PM中的至少部分源极区，第三方向D3与衬底30的顶面平行，且第二方向D2与第三方向D3相交。
在一些实施例中，每个半导体层32的顶面和底面分别覆盖一条字线结构21，多条字线结构21沿第一方向D1间隔排布；在沿第一方向D1上，覆盖同一半导体层32的主体部120与半导体层32之间的距离小于连接部121与半导体层32之间的距离。
在一些实施例中，半导体结构还包括：第三介质层124，位于主体部120与半导体层32之间；第一介质层60，位于连接部121与半导体层32之间，在沿第一方向D1上，覆盖同一半导体层32的第三介质层124的厚度小于第一介质层60的厚度。
在一些实施例中，半导体结构还包括：第一隔离层123，位于存储单元区域PM中沿第一方向D1相邻的两条字线结构21之间；第一隔离层123包括位于沿第一方向D1相邻的两个主体部120之间的第一部分、以及位于沿第一方向D1相邻的两个连接部121之间的第二部分，第一部分沿第一方向D1的厚度大于第二部分沿第一方向D1的厚度。
在一些实施例中，沿第三方向D3上，主体部120的宽度大于连接部121的宽度。
在一些实施例中，沿第三方向D3上，隔离结构180的宽度与主体部120的宽度相等；
隔离结构180沿第三方向D3的宽度大于隔离结构180沿第二方向D2的宽度。
在一些实施例中，沿第二方向D2相邻的存储单元区域PM之间的一个隔离结构180包括：多个主干部，多个主干部沿第三方向D3间隔排布，且主干部沿第一方向D1贯穿堆叠结构；多个分支部，多个分支部沿第一方向D1间隔排布，且分支部沿第三方向D3延伸、并连接相邻的两个主干部。
具体来说，在断开相邻存储单元区域PM之间的连接时，可以在相邻的存储单元区域PM之间的间隙区域内形成沿第三方向D3间隔排布的多个隔离槽170，且通过横向刻蚀工艺刻蚀掉相邻存储单元区域PM之间的间隙区域内相邻两个隔离槽170之间的半导体层32，形成用于连通相邻隔离槽170的连通槽。之后，沉积氮化物(例如氮化硅)等绝缘介质材料于隔离槽170和连通槽内，于隔离槽170内形成主干部，于连通槽内形成分支部，且主干部和分支部共同构成隔离结构180。
本具体实施方式开一些实施例提供的半导体结构及其形成方法，先形成覆盖完整的半导体层中的多个存储单元区域的水平字线结构，且水平字线结构包括水平主体部，再在相邻的存储单元区域之间形成垂直贯穿堆叠层和水平主体部的通孔，然后沿通孔横向去除相邻存储单元区域之间的半导体层，从而断开半导体层内相邻存储单元区域中的沟道区之间的连接，在断开之后相邻存储单元区域之间的主体部仍然保持水平连接，从而在确保覆盖于多个存储单元区域上的字线结构的水平形貌的同时，还能够降低断开相邻存储单元区域之间的连接时对晶体管区域之外的半导体层的损伤(例如降低对电容区域的半导体层的损伤)，从而改善了最终形成的三维存储器的电性能，提高了三维存储器的制造良率。本具体实施方式另一些实施例中的字线结构还包括位于主体部端部、且与主体部电连接的连接部，从而进一步确保了在断开半导体层内相邻存储单元区域中的沟道区之间的连接后，相邻存储单元区域之间的主体部仍然能够通过连接部电连接，从而进一步确保了字线结构的水平形貌。
半导体结构中，字线结构21包括沿第三方向D3延伸的主体部120与沿第二方向D2延伸的连接部121，主体部120与连接部121在同一沉积工序中形成，连接牢固从而电连接性能可靠。
以上仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
形成堆叠层于衬底上方，所述堆叠层包括沿第一方向间隔排布的多个半导体层，所述堆叠层包括沿第二方向间隔排布的多个存储单元区域，所述第一方向与所述衬底的顶面垂直，所述第二方向与所述衬底的顶面平行；
形成覆盖所述半导体层中的多个所述存储单元区域、且沿所述第二方向延伸的字线结构；
形成沿所述第一方向贯穿所述堆叠层和所述字线结构的隔离结构，所述隔离结构位于相邻的所述存储单元区域中的沟道区之间。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述堆叠层包括沿所述第一方向交替堆叠的牺牲层和所述半导体层，所述堆叠层包括沿第三方向排布的晶体管区域、位线区域和电容区域，所述第三方向与所述衬底的顶面平行，且所述第二方向与所述第三方向相交；形成覆盖所述半导体层中的多个所述存储单元区域、且沿所述第二方向延伸的字线结构，包括：
去除所述晶体管区域和所述位线区域的所述牺牲层，形成位于相邻两层所述半导体层之间的第一沟槽；
在所述第一沟槽中形成覆盖于所述半导体层上的所述字线结构，所述字线结构包括主体部、以及连接于所述主体部的端部的连接部，所述主体部至少覆盖所述存储单元区域中的所述沟道区，且在沿所述第一方向上，覆盖同一所述半导体层的所述主体部与所述半导体层之间的距离小于所述连接部与所述半导体层之间的距离。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一沟槽中形成覆盖于所述半导体层上的所述字线结构，包括：
沿所述第一沟槽沉积第一介质材料，形成覆盖所述第一沟槽内壁的第一介质层；
沿所述第一沟槽沉积第二介质材料，于所述第一沟槽内形成填充满所述第一介质层内壁的第二介质层；
去除部分的所述第一介质层和全部的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的第二沟槽、以及由保留的所述第一介质层围绕构成的第三沟槽；
形成位于所述第二沟槽内壁上的第三介质层、并形成位于所述第三介质层上的所述主体部以及位于所述第三沟槽内保留的所述第一介质层上的所述连接部。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，去除部分的所述第一介质层和全部的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的第二沟槽、以及由保留的所述第一介质层围绕构成的第三沟槽，包括：
去除所述第一沟槽内部分的所述第一介质层；
去除所述第一沟槽内全部的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的所述第二沟槽、以及由保留的所述第一介质层围绕构成的所述第三沟槽。
5.根据权利要求3所述的半导体结构的形成方法，其特征在于，去除部分的所述第一介质层和全部的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的第二沟槽、以及由保留的所述第一介质层围绕构成的第三沟槽，包括：
去除所述第一沟槽内部分的所述第一介质层和部分的所述第二介质层，形成位于沿所述第一方向相邻的所述半导体层之间的所述第二沟槽；
去除剩余的所述第二介质层，形成由保留的所述第一介质层围绕构成的所述第三沟槽。
6.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述晶体管区域与所述存储单元区域的相交区域包括沿所述第三方向分布于所述沟道区相对两侧的源极区和漏极区；形成位于所述第二沟槽内壁上的所述主体部、以及位于所述第三沟槽内壁上的所述连接部之后，还包括：
形成覆盖所述字线结构的表面、且填充满所述第二沟槽和所述第三沟槽的第一隔离层；
去除位于所述位线区域内、以及覆盖于所述漏极区表面的所述字线结构和所述第一隔离层，形成暴露所述漏极区和所述位线区域的所述半导体层的第四沟槽；
形成填充满所述第四沟槽的第二隔离层。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成填充满所述第四沟槽的第二隔离层之前，还包括：
注入掺杂离子至所述漏极区。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成沿所述第一方向贯穿所述堆叠层和所述主体部的隔离结构，包括：
采用干法刻蚀工艺沿所述第一方向刻蚀相邻的所述存储单元区域中的沟道区之间的所述堆叠层和所述字线结构中的所述主体部，形成暴露所述衬底的隔离槽；
形成填充满所述隔离槽的所述隔离结构。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，形成暴露所述衬底的隔离槽，包括：
去除相邻的所述存储单元区域中的沟道区之间的部分的所述半导体层和部分的所述主体部，于相邻的所述存储单元区域之间形成沿所述第三方向间隔排、且相互连通的多个所述隔离槽。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述存储单元区域中的所述半导体层还包括沿第三方向位于所述沟道区相对两侧的源极区和漏极区，形成所述隔离结构后，所述形成方法还包括：
去除相邻所述存储单元区域中的所述源极区之间的所述半导体层。
11.根据权利要求3所述的半导体结构的形成方法，其特征在于，形成所述隔离结构后，所述形成方法还包括：
去除所述电容区域内相邻所述存储单元区域之间的所述堆叠层，形成第五沟槽；
采用侧向刻蚀工艺沿所述第五沟槽去除相邻所述存储单元区域中的源极区之间的所述半导体层。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成位于所述第二沟槽内壁上的所述主体部、以及位于所述第三沟槽内壁上的所述连接部的同时，形成连接相邻两条所述字线结构的所述连接部的互连线；沿所述第五沟槽去除所述晶体管区域内相邻所述存储单元区域之间的所述半导体层之后，还包括：
沿所述第五沟槽去除电容区域的所述牺牲层，形成暴露所述第一介质层的第六沟槽；
沿所述第六沟槽去除部分的所述第一介质层、全部的所述互连线和部分的所述连接部。
13.一种半导体结构，其特征在于，包括：
衬底；
堆叠结构，位于所述衬底上，所述堆叠结构包括沿第一方向间隔排布的多个半导体层，所述堆叠结构包括沿第二方向间隔排布的多个存储单元区域，所述第一方向与所述衬底的顶面垂直，所述第二方向与所述衬底的顶面平行；
字线结构，所述字线结构覆盖所述半导体层中的多个所述存储单元区域，所述字线结构沿所述第二方向延伸；
隔离结构，所述隔离结构沿所述第一方向贯穿所述堆叠结构和所述字线结构，且所述隔离结构位于相邻的所述存储单元区域中的沟道区之间。
14.根据权利要求13所述的半导体结构，其特征在于，所述字线结构包括沿所述第二方向排布的主体部及与所述主体部在第三方向上的端部连接的连接部，且所述主体部至少覆盖所述存储单元区域中的所述沟道区，所述连接部覆盖所述存储单元区域中的至少部分源极区，所述第三方向与所述衬底的顶面平行，且所述第二方向与所述第三方向相交。
15.根据权利要求14所述的半导体结构，其特征在于，每个所述半导体层的顶面和底面分别覆盖一条所述字线结构，多条所述字线结构沿所述第一方向间隔排布；
在沿所述第一方向上，覆盖同一所述半导体层的所述主体部与所述半导体层之间的距离小于所述连接部与所述半导体层之间的距离。
16.根据权利要求15所述的半导体结构，其特征在于，还包括：
第三介质层，位于所述主体部与所述半导体层之间；
第一介质层，位于所述连接部与所述半导体层之间，在沿所述第一方向上，覆盖同一所述半导体层的所述第三介质层的厚度小于所述第一介质层的厚度。
17.根据权利要求16所述的半导体结构，其特征在于，还包括：
第一隔离层，位于所述存储单元区域中沿所述第一方向相邻的两条所述字线结构之间；
所述第一隔离层包括位于沿所述第一方向相邻的两个所述主体部之间的第一部分、以及位于沿所述第一方向相邻的两个所述连接部之间的第二部分，所述第一部分沿所述第一方向的厚度大于所述第二部分沿所述第一方向的厚度。
18.根据权利要求14所述的半导体结构，其特征在于，沿所述第三方向上，所述主体部的宽度大于所述连接部的宽度。
19.根据权利要求14所述的半导体结构，其特征在于，沿所述第三方向上，所述隔离结构的宽度与所述主体部的宽度相等；和/或
所述隔离结构沿所述第三方向的宽度大于所述隔离结构沿所述第二方向的宽度。
20.根据权利要求13所述的半导体结构，其特征在于，沿所述第二方向相邻的所述存储单元区域之间的一个所述隔离结构包括：
多个主干部，多个所述主干部沿第三方向间隔排布，且所述主干部沿所述第一方向贯穿所述堆叠结构；
多个分支部，多个所述分支部沿所述第一方向间隔排布，且所述分支部沿所述第三方向延伸、并连接相邻的两个所述主干部。
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