KR20220057896A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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김승윤
성정용
천상훈
김지환
정성희
한지훈
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Abstract

반도체 장치 및 이를 포함하는 데이터 저장 시스템을 제공한다. 이 반도체 장치는 패턴 구조물; 상기 패턴 구조물 상의 제1 영역 내에서 수직 방향으로 서로 이격되며 적층되고 상기 패턴 구조물 상의 제2 영역 내로 연장되는 복수의 게이트 층들을 포함하는 적층 구조물; 상기 제1 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물; 상기 제2 영역 내에서, 상기 복수의 게이트 층들과 전기적으로 연결되는 복수의 게이트 콘택 플러그들; 및 상기 복수의 게이트 층들과 이격되는 제1 주변 콘택 플러그를 포함한다. 상기 복수의 게이트 층들은 제1 게이트 층을 포함하고, 상기 복수의 게이트 콘택 플러그들은 상기 제1 게이트 층과 접촉하며 전기적으로 연결되는 제1 게이트 콘택 플러그를 포함하고, 상기 복수의 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그의 각각은 도전성 갭필 패턴 및 상기 도전성 갭필 패턴의 측면 및 바닥면을 덮는 도전성 라이너 층을 포함하고, 상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 게이트 콘택 플러그의 측면 및 상기 제1 주변 콘택 플러그의 측면 은 서로 다른 개수의 상부 변곡 부를 갖고, 상기 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 게이트 콘택 플러그의 측면의 제1 방향에 위치하는 제1 측(side)의 상부 변곡 부 개수는 상기 제1 주변 콘택 플러그의 측면의 상기 제1 방향에 위치하는 제1 측(side)의 상부 변곡 부 개수 보다 많다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICE AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 패턴 구조물; 상기 패턴 구조물 상의 제1 영역 내에서 수직 방향으로 서로 이격되며 적층되고 상기 패턴 구조물 상의 제2 영역 내로 연장되는 복수의 게이트 층들을 포함하는 적층 구조물; 상기 제1 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물; 상기 제2 영역 내에서, 상기 복수의 게이트 층들과 전기적으로 연결되는 복수의 게이트 콘택 플러그들; 및 상기 복수의 게이트 층들과 이격되는 제1 주변 콘택 플러그를 포함한다. 상기 복수의 게이트 층들은 제1 게이트 층을 포함하고, 상기 복수의 게이트 콘택 플러그들은 상기 제1 게이트 층과 접촉하며 전기적으로 연결되는 제1 게이트 콘택 플러그를 포함하고, 상기 복수의 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그의 각각은 도전성 갭필 패턴 및 상기 도전성 갭필 패턴의 측면 및 바닥면을 덮는 도전성 라이너 층을 포함하고, 상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 게이트 콘택 플러그의 측면 및 상기 제1 주변 콘택 플러그의 측면 은 서로 다른 개수의 상부 변곡 부를 갖고, 상기 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 게이트 콘택 플러그의 측면의 제1 방향에 위치하는 제1 측(side)의 상부 변곡 부 개수는 상기 제1 주변 콘택 플러그의 측면의 상기 제1 방향에 위치하는 제1 측(side)의 상부 변곡 부 개수 보다 많다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 패턴 구조물; 상기 패턴 구조물 상의 제1 영역 내에서 수직 방향으로 서로 이격되며 적층되고 상기 패턴 구조물 상의 제2 영역 내로 연장되는 복수의 게이트 층들을 포함하는 적층 구조물; 상기 제1 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물; 및 상기 제2 영역 내에서, 상기 복수의 게이트 층들과 전기적으로 연결되는 복수의 게이트 콘택 플러그들을 포함한다. 상기 적층 구조물은 하부 게이트 층들을 포함하는 하부 적층 구조물 및 상기 하부 적층 구조물 상에서 상부 게이트 층들을 포함하는 상부 적층 구조물을 포함하고, 상기 복수의 게이트 콘택 플러그들의 각각은 도전성 갭필 패턴 및 상기 도전성 갭필 패턴의 측면 및 바닥면을 덮는 도전성 라이너 층을 포함하고, 상기 복수의 게이트 콘택 플러그들은 상기 상부 게이트 층들 중 어느 하나의 제1 상부 게이트 층과 전기적으로 연결되는 제1 게이트 콘택 플러그 및 상기 하부 게이트 층들 중 어느 하나의 제1 하부 게이트 층과 전기적으로 연결되는 제2 게이트 콘택 플러그를 포함하고, 상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 및 제2 게이트 콘택 플러그들 각각의 측면의 제1 방향에 위치하는 제1 측(side)은 서로 다른 높이 레벨에 위치하는 복수개의 상부 변곡 부들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 데이터 저장 시스템을 제공한다. 이 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함한다. 상기 반도체 장치는, 패턴 구조물; 상기 패턴 구조물 상의 제1 영역 내에서 수직 방향으로 서로 이격되며 적층되고 상기 패턴 구조물 상의 제2 영역 내로 연장되는 복수의 게이트 층들을 포함하는 적층 구조물; 상기 제1 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물; 및 상기 제2 영역 내에서, 상기 복수의 게이트 층들과 전기적으로 연결되는 복수의 게이트 콘택 플러그들을 포함한다. 상기 적층 구조물은 하부 게이트 층들을 포함하는 하부 적층 구조물 및 상기 하부 적층 구조물 상에서 상부 게이트 층들을 포함하는 상부 적층 구조물을 포함하고, 상기 복수의 게이트 콘택 플러그들의 각각은 도전성 갭필 패턴 및 상기 도전성 갭필 패턴의 측면 및 바닥면을 덮는 도전성 라이너 층을 포함하고, 상기 복수의 게이트 콘택 플러그들은 상기 상부 게이트 층들 중 어느 하나의 제1 상부 게이트 층과 전기적으로 연결되는 제1 게이트 콘택 플러그 및 상기 하부 게이트 층들 중 어느 하나의 제1 하부 게이트 층과 전기적으로 연결되는 제2 게이트 콘택 플러그를 포함하고, 상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 및 제2 게이트 콘택 플러그들 각각의 측면의 제1 방향에 위치하는 제1 측(side)은 서로 다른 높이 레벨에 위치하는 복수개의 상부 변곡 부들을 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 여러 단계의 포토 공정들 및 식각 공정들을 걸쳐서 다양한 종류의 콘택 홀들을 형성하고, 다양한 종류의 콘택 홀들을 각각 채우는 다양한 종류의 콘택 플러그들을 동시에 형성함으로써, 다양한 종류의 콘택 플러그들을 보다 안정적이고 신뢰성 있게 형성할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 게이트 층들을 수직 방향으로 적층하면서 형성할 수 있기 때문에, 반도체 장치의 집적도를 향상시킬 수 있다.
따라서, 집적도 및 신뢰도를 향상시킬 수 있는 반도체 장치 및 데이터 저장 시스템을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a, 도 1b, 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 개략적인 평면도들이다.
도 3a, 도 3b 및 도 3c는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 개략적인 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타낸 개략적인 부분 확대 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 일부의 변형 예를 나타낸 개략적인 부분 확대 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타낸 개략적인 부분 확대 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타낸 개략적인 부분 확대 단면도들이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 일부의 변형 예를 나타낸 개략적인 부분 확대 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타낸 개략적인 부분 확대 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타낸 개략적인 부분 확대 단면도들이다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 일부의 변형 예를 나타낸 개략적인 부분 확대 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 일부의 변형 예를 나타낸 개략적인 부분 확대 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타낸 개략적인 부분 확대 단면도이다.
도 14a는 본 발명의 일 실시예에 따른 반도체 장치의 일부의 변형 예를 나타낸 개략적인 부분 확대 단면도이다.
도 14b는 본 발명의 일 실시예에 따른 반도체 장치의 일부의 변형 예를 나타낸 개략적인 부분 확대 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 일부를 나타낸 개략적인 부분 확대 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 단면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 다른 변형 예를 나타낸 개략적인 단면도이다.
도 19a 내지 도 26b는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 나타낸 개략적인 단면도들이다.
도 27은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 28은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 29는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명하기로 한다.
우선, 도 1a 내지 도 3c를 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다. 도 1a 내지 도 3c에서, 도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이고, 도 1b는 도 1a의 일부 구성요소들을 나타낸 개략적인 평면도이고, 도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이고, 도 3a는 도 1a의 I-I'선을 따라 취해진 영역을 나타낸 개략적인 단면도이고, 도 3b는 도 1a의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3c는 도 2a의 III-III'선 및 IV-IV'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 1a 내지 도 3c를 참조하면, 일 실시예에 따른 반도체 장치(1)는 패턴 구조물(24), 상기 패턴 구조물(24) 상의 제1 영역(MCA) 내에서 수직 방향(Z)으로 서로 이격되며 적층되고 상기 패턴 구조물(24) 상의 제2 영역(SA) 내로 연장되는 복수의 게이트 층들(115g)을 포함하는 적층 구조물(ST'), 상기 제1 영역(MCA) 내에서, 상기 적층 구조물(ST')을 관통하는 메모리 수직 구조물(81), 상기 제2 영역(SA) 내에서, 상기 복수의 게이트 층들(115g)과 전기적으로 연결되는 복수의 게이트 콘택 플러그들(136), 및 상기 복수의 게이트 층들(115g)과 이격되는 제1 주변 콘택 플러그(139)를 포함할 수 있다.
상기 적층 구조물(ST')은 제3 영역(TA) 내에 배치되고 상기 게이트 층들(115g)과 실질적으로 동일한 레벨에 배치되는 절연성 수평 층들(115i)을 더 포함할 수 있다.
예시적인 예에서, 상기 제1 영역(MCA)은 메모리 셀들이 형성될 수 있는 메모리 셀 영역 또는 메모리 셀 어레이 영역으로 지칭될 수 있고, 상기 제2 영역(SA)은 상기 게이트 층들(115g)이 계단 모양으로 형성되는 계단 영역 또는 상기 게이트 층들(115g)과 전기적으로 연결되는 게이트 콘택 플러그들이 형성되는 콘택 영역으로 지칭될 수 있다. 상기 제2 영역(SA)은 상기 제1 영역(MCA)의 제1 방향(X)에 인접할 수 있다. 상기 제3 영역(TA)은 상기 제1 영역(MCA)의 제2 방향(Y)에 인접할 수 있다. 상기 제2 방향(Y)과 상기 제1 방향(X)과 수직할 수 있다. 상기 제3 영역(TA)은 관통 영역 또는 관통 절연 영역으로 지칭될 수 있다.
상기 반도체 장치(1)는 하부 구조물(3)을 더 포함할 수 있다.
상기 하부 구조물(3)은 반도체 기판(5), 상기 반도체 기판(5) 상에서 주변 활성 영역(7a)을 한정하는 소자분리 영역들(7s), 상기 반도체 기판(5) 상에 형성되는 주변 회로(11, 13), 상기 주변 회로(11, 13)와 전기적으로 연결되는 주변 패드들(15), 및 상기 반도체 기판(5) 상에서 상기 주변 회로(11, 13) 및 상기 주변 패드들(15)을 덮는 하부 절연 층(21)을 포함할 수 있다. 상기 주변 회로(11, 13)는 주변 게이트(11g) 및 주변 소스/드레인(11sd)을 포함하는 트랜지스터 등과 같은 회로 소자(11) 및 상기 회로 소자(11)와 전기적으로 연결되는 회로 배선(13)을 포함할 수 있다. 상기 주변 패드들(15)은 상기 회로 배선(13)과 전기적으로 연결될 수 있다.
상기 주변 패드들(15)은 제1 내지 제4 주변 패드들(15a, 15b, 15c, 15d)을 포함할 수 있다. 예시적인 예에서, 상기 주변 패드들(15)의 각각은 도전성 물질, 예를 들어 텅스텐 등과 같은 금속 물질을 포함할 수 있다. 상기 하부 구조물(3)은 각각의 상기 주변 패드들(15) 상에 형성되는 캐핑 층(17) 및 상기 캐핑 층(17) 상에 형성되는 식각 정지 층(19)을 더 포함할 수 있다. 예시적인 예에서, 상기 캐핑 층(17)은 실리콘 층으로 형성될 수 있고, 상기 식각 정지 층(19)은 절연성 물질, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
상기 패턴 구조물(3)은 상기 하부 구조물(3) 상에 배치될 수 있으며, 제1 개구부들(24a) 및 제2 개구부(24b)를 포함할 수 있다. 상기 패턴 구조물(24)의 적어도 일부는 도우프트 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 패턴 구조물(24)에서, N형의 도전형을 갖는 폴리 실리콘으로 형성되는 영역은 공통 소스 영역일 수 있다.
예시적인 예에서, 상기 패턴 구조물(24)은 단일 층, 예를 들어 실리콘 층으로 형성될 수 있다.
다른 예에서, 상기 패턴 구조물(24)은 차례로 적층될 수 있는 복수의 패턴 층들을 포함할 수 있다. 예를 들어, 상기 패턴 구조물(24)은 하부 패턴 층, 상기 하부 패턴 층 상의 중간 패턴 층 및 상기 중간 패턴 층 상의 상부 패턴 층을 포함할 수 있다. 상기 하부 패턴 층, 상기 중간 패턴 층 및 상기 상부 패턴 층 중 적어도 하나는 실리콘 층일 수 있다. 예를 들어, 상기 하부 패턴 층 및 상기 상부 패턴 층은 실리콘 층일 수 있고, 상기 중간 패턴 층의 적어도 일부는 실리콘 층을 포함할 수 있다.
다른 예에서, 상기 패턴 구조물(24)은 금속 층 및 상기 금속 층 상의 실리콘 층을 포함할 수 있다.
예시적인 예에서, 상기 패턴 구조물(24)은 상기 패턴 구조물(24)의 하부면으로터 아래로 연장되어 상기 제4 주변 패드(15d)와 전기적으로 연결되는 패턴 비아(24p)를 포함할 수 있다. 상기 패턴 비아(24p)는 실리콘 층으로 형성될 수 있다.
상기 패턴 비아(24p)는 상기 제4 주변 패드(15d) 및 상기 제4 주변 패드(15d)와 전기적으로 연결되는 회로 배선(13)을 통하여 상기 반도체 기판(5)의 불순물 영역(11i)과 전기적으로 연결될 수 있다. 일 예에서, 상기 반도체 기판(5)의 불순물 영역(11i)은 접지 영역일 수 있다. 다른 예에서, 상기 반도체 기판(5)의 불순물 영역(11i)은 상기 주변 회로(11, 13)를 구성하는 개별 소자의 소스/드레인 일 수 있다.
상기 반도체 장치(1)는 상기 제1 개구부들(24a)을 채우는 제1 중간 절연 층들(33a), 상기 제2 개구부(24b)를 채우는 제2 중간 절연 층(33b) 및 상기 패턴 구조물(24)의 외측에 형성되는 외측 중간 절연 층(33c)을 더 포함할 수 있다.
상기 적층 구조물(ST')은 하부 적층 구조물(LS') 및 상기 하부 적층 구조물(LS') 상의 상부 적층 구조물(US')을 포함할 수 있다. 상기 하부 적층 구조물(LS')은 상기 게이트 층들(115g) 중에서 하부 게이트 층들(115L)을 포함할 수 있고, 상기 상부 적층 구조물(US')은 상기 게이트 층들(115g) 중에서 상부 게이트 층들(115U)을 포함할 수 있다.
상기 하부 적층 구조물(LS')은 상기 하부 게이트 층들(115L)과 교대로 반복적으로 하부 층간 절연 층들(38)을 더 포함할 수 있다. 상기 하부 적층 구조물(LS')에서, 최하위 층은 최하위 하부 층간 절연 층(38L)일 수 있고, 최상위 층은 최상위 하부 층간 절연 층(38U)일 수 있다. 상기 상부 적층 구조물(US')은 상기 상부 게이트 층들(115U)과 교대로 반복적으로 상부 층간 절연 층들(62)을 더 포함할 수 있다. 상기 상부 적층 구조물(US')에서, 최하위 층은 최하위 상부 층간 절연 층(62L)일 수 있고, 최상위 층은 최상위 상부 층간 절연 층(62U)일 수 있다.
상기 반도체 장치(1)는 제1 캐핑 절연 층(47), 제2 캐핑 절연 층(75), 제3 캐핑 절연 층(78), 제4 캐핑 절연 층(103) 및 제5 캐핑 절연 층(121)을 더 포함할 수 있다. 상기 제1 캐핑 절연 층(47)은 상기 적층 구조물(ST')과 중첩하지 않는 상기 패턴 구조물(24)의 부분 및 상기 외측 중간 절연 층(33c)을 덮으며 상기 상부 적층 구조물(US')과 중첩하지 않는 상기 하부 적층 구조물(LS')의 계단 영역을 덮을 수 있다. 상기 제2 캐핑 절연 층(75)은 상기 제1 캐핑 절연 층(47)을 덮고, 상기 상부 적층 구조물(US')의 상부면과 공면을 이루는 상부면을 가지며, 상기 상부 적층 구조물(US')의 계단 영역을 덮을 수 있다.
상기 하부 적층 구조물(LS')의 계단 영역은 상기 하부 게이트 층들(115L)이 계단 모양으로 배열되는 영역일 수 있고, 상기 상부 적층 구조물(US')의 계단 영역은 상기 상부 게이트 층들(115U)이 계단 모양으로 배열되는 영역일 수 있다.
실시 예들에서, 계단 모양은 도면에 도시된 모양에 한정되지 않고, 다양한 형태로 변형될 수 있다.
상기 제3 내지 제5 캐핑 절연 층들(78, 103, 124)은 상기 적층 구조물(ST') 및 상기 제2 캐핑 절연 층(75) 상에 차례로 적층될 수 있다.
예시적인 예에서, 상기 제1 내지 제5 캐핑 절연 층들(47, 75, 78, 103, 124)은 실리콘 산화물로 형성될 수 있다.
예시적인 예에서, 상기 메모리 수직 구조물(81)은 상기 제3 캐핑 절연 층(78) 및 상기 적층 구조물(ST')을 관통하며 상기 패턴 구조물(24) 내로 연장되어 상기 패턴 구조물(24)과 접촉할 수 있다.
명세서 전체에 걸쳐서, 측면에서의 "변곡 부"는 변곡 부를 중심으로 하여 변곡 부의 아래에 위치하는 일정한 기울기를 갖는 하부 측면과 변곡 부의 위에 위치하는 일정한 기울기를 갖는 상부 측면 사이의 불일치 부분을 나타내는 것으로 정의할 수 있다. 예를 들어, 측면의 변곡 부는 상기 하부 측면의 하단과 상기 상부 측면의 상단이 수직 방향으로 정렬되지 않는 경우에, 하부 측면의 하단과 상부 측면의 상단으로부터 연장되는 부분일 수 있다. 또는, 측면의 변곡 부는 하부 측면의 기울기와 상부 측면의 기울기가 다른 경우에, 서로 다른 기울기의 하부 측면과 상부 측면으로부터 연장되는 부분일 수 있다.
상기 메모리 수직 구조물(81)의 측면은 적어도 두 개의 변곡 부들(81b_L, 81b_U)을 포함할 수 있다. 예를 들어, 상기 메모리 수직 구조물(81)의 측면의 어느 한 방향에 위치하는 제1 측은 하부 변곡 부(81b_L) 및 상부 변곡 부(81b_U)을 포함할 수 있다. 상기 상부 변곡 부(81b_U)는 상기 하부 변곡 부(81b_L) 보다 높은 레벨에 위치할 수 있다. 예를 들어, 상기 메모리 수직 구조물(81)의 측면에서, 상기 하부 변곡 부(81b_L)은 상기 상부 게이트 층들(115U) 중 최하위의 상부 게이트 층과 상기 하부 게이트 층들(115L) 중 최상위의 하부 게이트 층 사이에 배치될 수 있고, 상기 상부 변곡 부(81b_U)는 상기 상부 게이트 층들(115U) 중 최상위의 상부 게이트 층 보다 높은 레벨에 배치될 수 있다.
상기 복수의 게이트 콘택 플러그들(136)은 상기 제5 캐핑 절연 층(121)을 관통하며 아래로 연장되어 상기 제1 주변 패드들(15a)과 접촉할 수 있다. 따라서, 상기 복수의 게이트 콘택 플러그들(136)은 상기 제1 주변 패드들(15a)을 통하여 상기 주변 회로(11, 13)와 전기적으로 연결될 수 있다. 상기 복수의 게이트 콘택 플러그들(136)은 상기 제2 영역(SA) 내의 상기 적층 구조물(ST')을 관통할 수 있다.
상기 복수의 게이트 콘택 플러그들(136)은 제1 게이트 콘택 플러그들(136_1) 및 제2 게이트 콘택 플러그들(136_2)을 포함할 수 있다. 상기 제1 게이트 콘택 플러그들(136_1)은 상기 상부 게이트 층들(115U)과 전기적으로 연결될 수 있고, 상기 제2 게이트 콘택 플러그들(136_2)은 상기 하부 게이트 층들(115L)과 전기적으로 연결될 수 있다.
상기 복수의 게이트 콘택 플러그들(136) 각각의 측면은 하부 변곡 부(136b_L), 상기 하부 변곡 부(136b_L) 보다 높은 레벨에 위치하는 복수개의 상부 변곡 부들(136b_U)을 포함할 수 있다. 예를 들어, 상기 복수의 게이트 콘택 플러그들(136) 중 어느 하나의 게이트 콘택 플러그(136)의 측면의 어느 한 방향에 위치하는 제1 측에서, 상기 하부 변곡 부(136b_L)은 상기 상부 게이트 층들(115U) 중 최하위의 상부 게이트 층과 상기 하부 게이트 층들(115L) 중 최상위의 하부 게이트 층 사이에 배치될 수 있고, 상기 복수개의 상부 변곡 부(136b_U)는 상기 상부 게이트 층들(115U) 중 최상위의 상부 게이트 층 보다 높은 레벨에 배치될 수 있다.
예시적인 예에서, 어느 하나의 게이트 콘택 플러그(136)의 측면의 어느 한 방향에 위치하는 제1 측에서, 상기 복수개의 상부 변곡 부들(136b_U)은 두 개일 수 있다.
보다 쉬운 이해를 위해서, 서로 전기적으로 연결되는 하나의 제1 게이트 콘택 플러그(136_1) 및 하나의 상부 게이트 층(115U), 및 서로 전기적으로 연결되는 하나의 제2 게이트 콘택 플러그(136_2) 및 하나의 하부 게이트 층(115L)을 중심으로 설명하기로 한다.
상기 제1 및 제2 게이트 콘택 플러그들(136_1, 136_2)의 각각은 하부 플러그 부분(136L) 및 상기 하부 플러그 부분(136L) 상의 상부 플러그 부분(136U)을 포함할 수 있다.
상기 제1 게이트 콘택 플러그(136_1)는 상기 상부 플러그 부분(136U)으로부터 수평 방향으로 연장되어, 상기 상부 게이트 층(115U)의 도전성 물질 부분과 접촉하는 게이트 콘택 부분(136E)을 더 포함할 수 있고, 상기 제2 게이트 콘택 플러그(136_2)는 상기 하부 플러그 부분(136L)으로부터 수평 방향으로 연장되어 상기 하부 게이트 층(115L)의 도전성 물질 부분과 접촉하는 게이트 콘택 부분(136E)을 더 포함할 수 있다.
상기 상부 게이트 층(115U)은 상기 제1 영역(MCA) 내에서 제1 두께를 가질 수 있고, 상기 제1 게이트 콘택 플러그(136_1)의 상기 게이트 콘택 부분(136E)과 접촉하는 상기 상부 게이트 층(115U)의 부분은 상기 제1 두께 보다 큰 제2 두께를 가질 수 있다. 상기 하부 게이트 층(115L)은 상기 제1 영역(MCA) 내에서 제1 두께를 가질 수 있고, 상기 제2 게이트 콘택 플러그(136_2)의 상기 게이트 콘택 부분(136E)과 접촉하는 상기 하부 게이트 층(115U)의 부분은 상기 제2 두께를 가질 수 있다.
예시적인 예에서, 상기 게이트 콘택 부분(136E)은 상기 제2 두께를 가질 수 있다.
다른 예에서, 상기 게이트 콘택 부분(136E)은 상기 제2 두께 보다 큰 제3 두께를 가질 수 있다.
상기 반도체 장치(1)는 제2 주변 콘택 플러그(도 3c의 142)를 더 포함할 수 있다. 상기 제2 주변 콘택 플러그(142)는 상기 제5 캐핑 절연 층(121)을 관통하며 아래로 연장되어 상기 절연성 수평 층들(115i) 및 상기 제2 중간 절연 층(33b)을 차례로 관통하고 상기 제3 주변 패드(15c)와 접촉할 수 있다. 상기 제1 주변 콘택 플러그(139)는 상기 제5 캐핑 절연 층(121)을 관통하며 아래로 연장되어 상기 제2 주변 패드(15b)와 접촉할 수 있다. 상기 제1 주변 콘택 플러그(139)는 상기 외측 중간 절연 층(33c)을 관통하고, 상기 패턴 구조물(24) 및 상기 게이트 층들(115g)과 이격될 수 있다.
예시적인 예에서, 상기 제1 주변 콘택 플러그(139) 및 상기 제2 주변 콘택 플러그(142)는 실질적으로 동일한 단면 구조를 가질 수 있다. 예를 들어, 각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)의 측면은 적어도 두 개의 변곡 부들(138b_L, 138b_U)을 포함할 수 있다. 예를 들어, 각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)에서, 측면의 어느 한 방향에 위치하는 제1 측은 하부 변곡 부(1398_L) 및 상부 변곡 부(138b_U)을 포함할 수 있다. 상기 상부 변곡 부(138b_U)는 상기 하부 변곡 부(138b_L) 보다 높은 레벨에 위치할 수 있다.
상기 반도체 장치(1)는 소스 콘택 플러그(도 3a의 145)를 더 포함할 수 있다. 상기 소스 콘택 플러그(145)는 상기 제5 캐핑 절연 층(121)을 관통하며 아래로 연장되어 상기 게이트 층들(115g)과 이격되고 상기 패턴 구조물(24)과 접촉할 수 있다.
상기 소스 콘택 플러그(145)의 측면은 적어도 두 개의 변곡 부들(145b_L, 145b_U)을 포함할 수 있다. 예를 들어, 상기 소스 콘택 플러그(145)의 측면의 어느 한 방향에 위치하는 제1 측은 하부 변곡 부(145b_L) 및 상부 변곡 부(145b_U)을 포함할 수 있다. 상기 상부 변곡 부(145b_U)는 상기 하부 변곡 부(145b_L) 보다 높은 레벨에 위치할 수 있다.
상기 반도체 장치(1)는 상기 제2 영역(SA)내에서 상기 적층 구조물(ST')을 관통하는 지지대 수직 구조물(도 3b의 91)을 더 포함할 수 있다. 상기 지지대 수직 구조물(91)의 측면은 적어도 두 개의 변곡 부들(91b_L, 91b_U)을 포함할 수 있다. 예를 들어, 상기 지지대 수직 구조물(81)의 측면의 어느 한 방향에 위치하는 제1 측은 하부 변곡 부(91b_L) 및 상부 변곡 부(91b_U)을 포함할 수 있다.
예시적인 예에서, 상기 메모리 수직 구조물(81), 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142), 상기 소스 콘택 플러그(145) 및 상기 지지대 수직 구조물(81)의 측면들의 상기 하부 변곡 부들(81b_L, 136b_L, 139b_L, 142b_L, 145b_L, 91b_L)은 실질적으로 동일한 레벨에 배치될 수 있다.
예시적인 예에서, 상기 복수의 게이트 층들(115g) 중 상기 수직 방향(Z)으로 서로 인접하는 하부 게이트 층(115L)과 상부 게이트 층(115U) 사이의 높이 레벨에서, 상기 메모리 수직 구조물(81), 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142), 상기 소스 콘택 플러그(145) 및 상기 지지대 수직 구조물(81)의 측면들의 각각은 적어도 하나의 하부 변곡 부(81b_L, 136b_L, 139b_L, 142b_L, 145b_L, 91b_L)를 가질 수 있다.
예시적인 예에서, 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142) 및 상기 소스 콘택 플러그(145)은 실질적으로 동일한 레벨에 위치하는 상부면들을 가질 수 있다.
예시적인 예에서, 상기 메모리 수직 구조물(81) 및 상기 지지대 수직 구조물(81)의 상부면들은 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142) 및 상기 소스 콘택 플러그(145)의 상부면들 보다 낮은 레벨에 배치될 수 있다.
예시적인 예에서, 상기 게이트 층들(115) 중 최상위에 위치하는 게이트 층 보다 높은 레벨에서, 어느 한 방항에 위치하는 상기 메모리 수직 구조물(81), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142), 상기 소스 콘택 플러그(145) 및 상기 지지대 수직 구조물(81)의 측면들은 서로 동일한 개수의 상부 변곡 부를 포함할 수 있다.
예시적인 예에서, 상기 게이트 층들(115) 중 최상위에 위치하는 게이트 층 보다 높은 레벨에서, 어느 한 방항에 위치하는 상기 메모리 수직 구조물(81), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142), 상기 소스 콘택 플러그(145) 및 상기 지지대 수직 구조물(81)의 측면들의 상기 상부 변곡 부들(81b_U, 139b_U, 142b_U, 145b_U, 91b_U)은 실질적으로 동일한 레벨에 배치될 수 있다.
예시적인 예에서, 상기 게이트 층들(115) 중 최상위에 위치하는 게이트 층 보다 높은 레벨에서, 상기 게이트 콘택 플러그들(136) 중 어느 하나, 예를 들어, 상기 제1 게이트 콘택 플러그(136_1)의 측면의 제1 방향에 위치하는 제1 측은 'n'개의 상부 변곡 부를 포함할 수 있고, 상기 메모리 수직 구조물(81), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142), 상기 소스 콘택 플러그(145) 및 상기 지지대 수직 구조물(81) 각각의 측면의 제1 방향에 위치하는 제1 측은 'm'개의 상부 변곡 부를포함 할 수 있다. 여기서, 'n', 'm'은 자연수이고, 'n'은 'm' 보다 클 수 있다.
예시적인 예에서, 'n'은 2 일 수 있고, 'm'은 1 일 수 있다.
상기 반도체 장치(1)는 분리 구조물들(118)을 더 포함할 수 있다. 상기 분리 구조물들(118)은 상기 패턴 구조물(24) 상에서 상기 적층 구조물(ST')을 관통할 수 있다. 예시적인 예에서, 상기 분리 구조물들(118)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 다른 예에서, 각각의 상기 분리 구조물들(118)은 상기 분리 트렌치들(112)의 측면들을 덮는 절연성 스페이서들 및 상기 분리 트렌치들(112)의 나머지 부분을 채우는 도전성 패턴들을 포함할 수 있다.
상기 분리 구조물들(118)의 상부면들은 상기 메모리 수직 구조물(81)의 상부면 보다 높은 레벨에 배치될 수 있고, 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142) 및 상기 소스 콘택 플러그(145)의 상부면들 보다 낮은 레벨에 배치될 수 있다.
상기 반도체 장치(1)는 상기 제5 캐핑 절연 층(121) 상의 상부 절연 층(148)을 더 포함할 수 있다.
상기 반도체 장치(1)는 상기 상부 절연 층(148)을 관통하며 아래로 연장되어 상기 메모리 수직 구조물(81)과 전기적으로 연결되는 제1 비트라인 연결 플러그(152b1), 상기 상부 절연 층(148)을 관통하며 상기 제2 주변 콘택 플러그(142)와 전기적으로 연결되는 제2 비트라인 연결 플러그(152b2), 상기 상부 절연 층(148)을 관통하며 상기 제1 주변 콘택 플러그(139)와 전기적으로 연결되는 주변 연결 플러그(152p), 및 상기 상부 절연 층(148)을 관통하며 상기 소스 콘택 플러그(145)와 전기적으로 연결되는 소스 연결 플러그(152s)를 더 포함할 수 있다.
예시적인 예에서, 상기 게이트 콘택 플러그들(136)의 상부면들 전체는 상기 상부 절연 층(148)에 의해 덮일 수 있다.
상기 반도체 장치(1)는 상기 상부 절연 층(148) 상에서, 상기 제1 비트라인 연결 플러그(152b1) 및 상기 제2 비트라인 연결 플러그(152b2)와 전기적으로 연결되는 비트라인(155b), 상기 주변 연결 플러그(152p)와 전기적으로 연결되는 주변 배선(155p) 및 상기 소스 연결 플러그(152s)와 전기적으로 연결되는 소스 배선(155s)을 더 포함할 수 있다.
다음으로, 도 4를 참조하여, 상기 적층 구조물(ST'), 상기 패턴 구조물(24), 상기 메모리 수직 구조물(81) 및 상기 제1 비트라인 연결 플러그(152b1)의 예시적인 예를 설명하기로 한다. 도 4는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대도이다.
예시적인 예에서, 도 4를 참조하면, 상기 적층 구조물(ST')에서, 상기 게이트 층들(115g)의 각각은 제1 층(115a) 및 제2 층(115b)을 포함할 수 있다. 상기 제1 층(115a)은 상기 제2 층(115b)의 상부면 및 하부면을 덮고, 상기 메모리 수직 구조물(81)과 상기 제2 층(115b) 사이로 연장될 수 있다.
예시적인 예에서, 상기 제1 층(115a)은 유전체 물질을 포함할 수 있고, 상기 제2 층(115b)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 층(115a)은 AlO 등과 같은 고유전체(high-k dielectric)를 포함할 수 있고, 상기 제2 층(115b)은 TiN, WN, Ti 또는 W 등과 같은 도전성 물질을 포함할 수 있다.
다른 예에서, 상기 제1 층(115a)은 제1 도전성 물질(e.g., TiN 또는 W 등)을 포함할 수 있고, 상기 제2 층(115b)은 상기 제1 도전성 물질과 다른 제2 도전성 물질(e.g., Ti 또는 W 등)을 포함할 수 있다.
또 다른 예에서, 상기 제1 및 제2 층들(115a, 115b)의 각각은 도우프트 폴리 실리콘, 금속-반도체 화합물(e.g., TiSi, TaSi, CoSi, NiSi 또는 WSi), 금속 질화물(e.g., TiN, TaN 또는 WN) 또는 금속(e.g., Ti 또는 W)으로 형성될 수 있다.
예시적인 예에서, 상기 게이트 층들(115g) 중에서, 하부 게이트 층과 상부 게이트 층 사이에 배치되는 중간 게이트 층들 중 적어도 몇몇은 워드라인들일 수 있다.
상기 메모리 수직 구조물(81)은 갭필 절연 층(87), 상기 갭필 절연 층(87)의 외측면 및 바닥면을 덮는 채널 물질 층(85, 상기 채널 물질 층(85)의 외측면 및 바닥면을 덮는 정보 저장 구조물(83), 상기 갭필 절연 층(87) 상의 패드 물질 층(89)을 포함할 수 있다.
상기 정보 저장 구조물(83)은 상기 채널 물질 층(85)의 외측면 및 바닥면을 덮는 제1 유전체 층(83c), 상기 제1 유전체 층(83c)의 외측면 및 바닥면을 덮는 정보 저장 물질 층(83b) 및 상기 정보 저장 물질 층(83b)의 외측면 및 바닥면을 덮는 제2 유전체 층(83a)을 포함할 수 있다. 상기 제2 유전체 층(83c)은 상기 채널 물질 층(85)과 접촉할 수 있고, 상기 정보 저장 물질 층(83b)은 상기 채널 물질 층(85)과 이격될 수 있다.
상기 갭필 절연 층(87)은 실리콘 산화물, 예를 들어 원자층 증착 공정으로 형성될 수 있는 ALD 실리콘 산화물, 또는 내부에 보이드가 형성된 실리콘 산화물을 포함할 수 있다.
상기 제1 유전체 층(83a)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(83c)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 정보 저장 물질 층(83b)은 차지(charge)를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 메모리 수직 구조물(81)의 상기 정보 저장 구조물(83)의 상기 정보 저장 물질 층(83b)은 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 상기 채널 물질 층(85)은 폴리 실리콘을 포함할 수 있다. 상기 패드 물질 층(89)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 등), 금속(e.g., W 등), 및 금속-반도체 화합물(e.g., TiSi 등) 중 적어도 하나를 포함할 수 있다.
상기 메모리 수직 구조물(81)은 하부 수직 부분(81L) 및 상기 하부 수직 부분(81L) 상의 제1 상부 수직 부분(81U1) 및 상기 제1 상부 수직 부분(81U1) 상의 제2 상부 수직 부분(81U2)을 포함할 수 있다.
상기 메모리 수직 구조물(81)에서, 상기 하부 수직 부분(81L)은 상기 하부 적층 구조물(LS')을 관통하며 상기 패턴 구조물(24) 내로 연장되어 상기 패턴 구조물(24)과 접촉할 수 있고, 상기 제1 상부 수직 부분(81U1)은 상기 상부 적층 구조물(US')을 관통할 수 있고, 상기 제2 상부 수직 부분(81U2)은 상기 제3 캐핑 절연 층(78)을 관통할 수 있다.
예시적인 예에서, 상기 하부 수직 부분(81L)의 상부 영역의 폭은 상기 제1 상부 수직 부분(81U1)의 하부 영역의 폭과 다를 수 있다. 예를 들어, 상기 하부 수직 부분(81L)의 상부 영역의 폭은 상기 제1 상부 수직 부분(81U1)의 하부 영역의 폭 보다 클 수 있다.
예시적인 예에서, 상기 제1 상부 수직 부분(81U1)의 상부 영역의 폭은 상기 제2 상부 수직 부분(81U2)의 하부 영역의 폭과 다를 수 있다. 예를 들어, 상기 제1 상부 수직 부분(81U1)의 상부 영역의 폭은 상기 제2 상부 수직 부분(81U2)의 하부 영역의 폭 보다 작을 수 있다.
예시적인 예에서, 상기 메모리 수직 구조물(81)의 측면의 어느 한 방향에 위치하는 제1 측에서, 상기 하부 수직 부분(81L)의 하부 측면(81s_L)의 상단은 상기 제1 상부 수직 부분(81U1)의 제1 상부 측면(81s_U1)의 하단과 수직 방향(Z)으로 정렬되지 않을 수 있고, 상기 제1 상부 수직 부분(81U1)의 상기 제1 상부 측면(81s_U1)의 상단은 상기 제2 상부 수직 부분(81U2)의 제2 상부 측면(81s_U2)의 하단과 상기 수직 방향(Z)으로 정렬되지 않을 수 있다. 따라서, 상기 메모리 수직 구조물(81)의 측면의 어느 한 방향에 위치하는 제1 측은 서로 정렬되지 않는 상기 하부 수직 부분(81L)의 하부 측면(81s_L)의 상단과 상기 제1 상부 수직 부분(81U1)의 제1 상부 측면(81s_U1)의 하단으로부터 연장되는 상기 하부 변곡 부(81b_L) 및 서로 정렬되지 않는 상기 제1 상부 수직 부분(81U1)의 상기 제1 상부 측면(81s_U1)의 상단과 상기 제2 상부 수직 부분(81U2)의 제2 상부 측면(81s_U2)의 하단으로부터 연장되는 상기 상부 변곡 부(81b_U)를 포함할 수 있다.
상기 제1 비트라인 연결 플러그(152b1)는 상기 메모리 수직 구조물(81)의 상기 패드 물질 층(89)과 접촉하면서 전기적으로 연결될 수 있다. 예시적인 예에서, 상기 제1 비트라인 연결 플러그(152b1)는 갭필 도전 층(150b) 및 상기 갭필 도전 층(150b)의 측면 및 바닥면을 덮는 도전성 라이너 층(150a)을 포함할 수 있다.
상기 패턴 구조물(24)은 하부 패턴 층(26), 상기 하부 패턴 층(26) 상의 제1 중간 패턴 층(28a) 및 상기 제1 중간 패턴 층(28a) 상의 상부 패턴 층(30)을 포함할 수 있다. 상기 하부 패턴 층(26), 상기 제1 중간 패턴 층(28a) 및 상기 상부 패턴 층(30)은 폴리 실리콘을 포함할 수 있다. 상기 제1 중간 패턴 층(28a)은 상기 메모리 수직 구조물(81)의 상기 정보 저장 구조물(83)을 관통하며 상기 채널 물질 층(85)과 접촉할수 있다.
다음으로, 도 5a를 참조하여, 도 4에서 설명한 상기 메모리 수직 구조물(81)의 변형 예를 설명하기로 한다. 도 5a는 도 4에서 설명한 상기 메모리 수직 구조물(81)의 상기 제1 상부 수직 부분(81U1) 및 상기 제2 상부 수직 부분(81U2)의 변형 예를 설명하기 위하여, 도 4의 'Aa'로 나타내는 영역에 대응하는 영역(Aa1)을 나타낸 부분 확대도이다.
변형 예에서, 도 5a를 참조하면, 상기 메모리 수직 구조물(81)에서, 제1 상부 수직 부분(81U1a)의 수직 중심 축과 제2 상부 수직 부분(81U2)의 수직 중심 축은 정렬되지 않을 수 있다. 여기서, 상기 제1 상부 수직 부분(81U1a)의 수직 중심 축은 상기 제1 상부 수직 부분(81U1a)의 양 측면들(81s_U1a, 81s_U1b) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있고, 상기 제2 상부 수직 부분(81U1b)의 수직 중심 축은 상기 제2 상부 수직 부분(81U2a)의 양 측면들(81s_U2a, 81s_U2b) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있다.
상기 제1 상부 수직 부분(81U1a)의 양 측면들(81s_U1a, 81s_U1b)과, 상기 제2 상부 수직 부분(81U2a)의 양 측면들(81s_U2a, 81s_U2b)은 상기 수직 방향(Z)으로 정렬되지 않을 수 있으며, 상기 제1 상부 수직 부분(81U1a)의 양 측면들(81s_U1a, 81s_U1b)과, 상기 제2 상부 수직 부분(81U2a)의 양 측면들(81s_U2a, 81s_U2b)을 연결하는 변곡 부들(81b_Ua, 81b_Ub)이 형성될 수 있다.
상기 메모리 수직 구조물(81)에서, + X 방향에 위치하는 변곡 부(81b_Ua)는 상기 제1 상부 수직 부분(81U1a)과 중첩하지 않고 상기 제2 상부 수직 부분(81U1b)과 중첩할 수 있고, - X 방향에 위치하는 변곡 부(81b_Ub)는 상기 제1 상부 수직 부분(81U1a)과 중첩하고 상기 제2 상부 수직 부분(81U1b)과 중첩하지 않을 수 있다.
다음으로, 도 5b를 참조하여, 도 4에서 설명한 상기 메모리 수직 구조물(81)의 변형 예를 설명하기로 한다. 도 5b는 도 4에서 설명한 상기 메모리 수직 구조물(81)의 상기 하부 수직 부분(81L) 및 상기 제1 상부 수직 부분(81U1)의 변형 예를 설명하기 위하여, 도 4의 'Ab'로 나타내는 영역에 대응하는 영역(Ab1)을 나타낸 부분 확대도이다.
변형 예에서, 도 5b를 참조하면, 상기 메모리 수직 구조물(81)에서, 제1 상부 수직 부분(81U1a)의 수직 중심 축과 하부 수직 부분(81La)의 수직 중심 축은 정렬되지 않을 수 있다. 여기서, 상기 제1 상부 수직 부분(81U1a)의 수직 중심 축은 상기 제1 상부 수직 부분(81U1a)의 양 측면들 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있고, 상기 하부 수직 부분(81La)의 수직 중심 축은 상기 하부 수직 부분(81La)의 양 측면들 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있다.
상기 제1 상부 수직 부분(81U1a)의 양 측면들과, 상기 하부 수직 부분(81La)의 양 측면들은 상기 수직 방향(Z)으로 정렬되지 않을 수 있으며, 상기 제1 상부 수직 부분(81U1a)의 양 측면들과, 상기 하부 수직 부분(81La)의 양 측면들을 연결하는 변곡 부들(81b_La, 81b_Lb)이 형성될 수 있다.
다음으로, 도 5c를 참조하여, 도 4에서 설명한 상기 메모리 수직 구조물(81) 및 상기 패턴 구조물(24)의 변형 예를 설명하기로 한다. 도 5c는 도 4에서 설명한 상기 메모리 수직 구조물(81)의 상기 하부 수직 부분(81L)의 변형 예 및 도 4에서 설명한 상기 패턴 구조물(24)의 변형 예를 설명하기 위하여, 도 4의 'Ac'로 나타내는 영역에 대응하는 영역(Ac1)을 나타낸 부분 확대도이다.
변형 예에서, 도 5c를 참조하면, 상기 메모리 수직 구조물(81)의 하부 수직 부분(81L')는 상기 패턴 구조물(24) 내에 배치된 부분을 포함하며 상기 하부 게이트 층들(115L) 중 적어도 최하위 하부 게이트 층의 상부면 보다 높은 레벨에 위치하고 차하위 하부 게이트 층의 하부면 보다 낮은 레벨에 위치하는 상부면을 갖는 에피택시얼 채널 층(82), 상기 에피택시얼 채널 층(82) 상에 배치되는 갭필 절연 층(87'), 상기 갭필 절연 층(87')과 상기 에피택시얼 채널 층(82) 사이에 개재되며 상기 갭필 절연 층(87')의 측면을 덮는 채널 물질 층(85'), 및 상기 채널 물질 층(85')의 외측면을 덮는 정보 저장 구조물(83')을 포함할 수 있다. 상기 정보 저장 구조물(83')은 제1 유전체 층(83a), 제2 유전체 층(83c) 및 상기 제1 및 제2 유전체 층들(83a, 83c) 사이의 정보 저장 층(83b)을 포함할 수 있다.
상기 메모리 수직 구조물(81)의 하부 수직 부분(81L')은 상기 하부 게이트 층들(115L) 중 적어도 최하위 하부 게이트 층과 상기 에피택시얼 채널 층(82) 사이의 유전체 층(114)을 더 포함할 수 있다.
다음으로, 도 6, 도 7a, 도 7b 및 도 7c를 참조하여, 상기 제1 주변 콘택 플러그(139) 및 상기 제2 주변 콘택 플러그(142)의 예시적인 예를 설명하기로 한다. 도 6은 도 3c의 'B1'로 표시된 영역 및 도 3a의 'B2'로 표시된 영역을 확대한 부분 확대도들이고, 도 7a는 도 6의 'Ba'로 나타낸 영역을 확대한 부분 확대도이고, 도 7b는 도 6의 'Bb'로 나타낸 영역을 확대한 부분 확대도이고, 도 7c는 도 6의 'Bc'로 나타낸 영역을 확대한 부분 확대도이다.
도 6, 도 7a, 도 7b 및 도 7c를 참조하면, 앞에서 도 3a 및 도 3c에서 설명한 바와 같이, 상기 제1 주변 콘택 플러그(139) 및 상기 제2 주변 콘택 플러그(142)는 실질적으로 동일한 단면 구조를 가질 수 있다. 상기 제1 및 제2 주변 콘택 플러그들(139, 142)은 콘택 플러그들(138)을 구성할 수 있다.
도 7a, 도 7b 및 도 7c는 하나의 콘택 플러그(138)을 중심으로 나타내고 있지만, 이와 같은 하나의 콘택 플러그(138)는 각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)로 대체되어 설명될 수 있다.
각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)은 하부 플러그 부분(138L), 상기 하부 플러그 부분(138L) 상의 제1 상부 플러그 부분(138U1) 및 상기 제1 상부 플러그 부분(138U1) 상의 제2 상부 플러그 부분(138U2)를 포함할 수 있다.
예시적인 예에서, 상기 하부 플러그 부분(138L)의 상부 영역의 폭은 상기 제1 상부 플러그 부분(138U1)의 하부 영역의 폭과 다를 수 있다. 예를 들어, 상기 하부 플러그 부분(138L)의 상부 영역의 폭은 상기 제1 상부 플러그 부분(138U1)의 하부 영역의 폭 보다 클 수 있다.
예시적인 예에서, 상기 제1 상부 플러그 부분(138U1)의 상부 영역의 폭은 상기 제2 상부 플러그 부분(138U2)의 하부 영역의 폭과 다를 수 있다. 예를 들어, 상기 제1 상부 플러그 부분(138U1)의 상부 영역의 폭은 상기 제2 상부 플러그 부분(138U2)의 하부 영역의 폭 보다 작을 수 있다.
예시적인 예에서, 각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)의 측면의 어느 한 방향에 위치하는 제1 측에서, 상기 하부 플러그 부분(138L)의 하부 측면(128s_L)의 상단은 상기 제1 상부 플러그 부분(138U1)의 제1 상부 측면(138s_U1)의 하단과 수직 방향(Z)으로 정렬되지 않을 수 있고, 상기 제1 상부 플러그 부분(138U1)의 상기 제1 상부 측면(138s_U1)의 상단은 상기 제2 상부 플러그 부분(138U2)의 제2 상부 측면(138s_U2)의 하단과 상기 수직 방향(Z)으로 정렬되지 않을 수 있다. 따라서, 각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)의 측면의 어느 한 방향에 위치하는 제1 측은 서로 정렬되지 않는 상기 하부 플러그 부분(138L)의 하부 측면(138s_L)의 상단과 상기 제1 상부 플러그 부분(138U1)의 제1 상부 측면(138s_U1)의 하단으로부터 연장되는 상기 하부 변곡 부(138b_L) 및 서로 정렬되지 않는 상기 제1 상부 플러그 부분(138U1)의 상기 제1 상부 측면(138s_U1)의 상단과 상기 제2 상부 플러그 부분(138U2)의 제2 상부 측면(138s_U2)의 하단으로부터 연장되는 상기 상부 변곡 부(138b_U)를 포함할 수 있다.
예시적인 예에서, 상기 제2 비트라인 연결 플러그(152b1) 및 상기 주변 연결 플러그(152p)는 상기 제1 비트라인 연결 플러그(152b1)와 동일한 물질, 예를 들어, 상기 갭필 도전 층(150b) 및 상기 갭필 도전 층(150b)의 측면 및 바닥면을 덮는 상기 도전성 라이너 층(150a)을 포함할 수 있다.
예시적인 예에서, 각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)은 콘택 갭필 도전 층(138b) 및 상기 콘택 갭필 도전 층(138b)의 측면 및 바닥면을 덮는 콘택 도전성 라이너 층(138a)을 포함할 수 있다. 상기 콘택 갭필 도전 층(138b)은 금속 물질(e.g., W 등)을 포함할 수 있고, 상기 콘택 도전성 라이너 층(138a)은 금속 질화물(e.g., TiN, TaN 또는 WN 등)을 포함할 수 있다.
각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)은 상기 식각 정지 층(19) 및 상기 캐핑 층(17)을 차례로 관통하며 상기 주변 패드들(15)과 접촉할 수 있다.
다음으로, 도 8a를 참조하여, 도 7a에서 설명한 콘택 플러그(138)의 변형 예를 설명하기로 한다. 도 8a는 도 7a에서 설명한 상기 콘택 플러그(138)의 상기 제1 상부 플러그 부분(138U1) 및 상기 제2 상부 플러그 부분(138U2)의 변형 예를 설명하기 위하여, 도 7a의 'Ba'로 나타내는 영역에 대응하는 영역(Ba1)을 나타낸 부분 확대도이다.
변형 예에서, 도 8a를 참조하면, 상기 제1 상부 플러그 부분(138U1)의 상부 영역의 폭은 제2 상부 플러그 부분(138U2a)의 하부 영역의 폭 보다 클 수 있다. 따라서, 상기 콘택 플러그(138)의 측면의 어느 한 방향에 위치하는 제1 측은 서로 정렬되지 않는 상기 제1 상부 플러그 부분(138U1)의 상기 제1 상부 측면(138s_U1)의 상단과 상기 제2 상부 플러그 부분(138U2a)의 제2 상부 측면(138s_U2a)의 하단으로부터 연장되는 상부 변곡 부(138b_Ua)를 포함할 수 있다.
다음으로, 도 8b를 참조하여, 도 7a에서 설명한 콘택 플러그(138)의 다른 변형 예를 설명하기로 한다. 도 8b는 도 7a에서 설명한 상기 콘택 플러그(138)의 상기 제1 상부 플러그 부분(138U1) 및 상기 제2 상부 플러그 부분(138U2)의 변형 예를 설명하기 위하여, 도 7a의 'Ba'로 나타내는 영역에 대응하는 영역(Ba2)을 나타낸 부분 확대도이다.
다른 변형 예에서, 도 8b를 참조하면, 상기 콘택 플러그(138)에서, 제1 상부 플러그 부분(138U1)의 수직 중심 축과 제2 상부 플러그 부분(138U2b)의 수직 중심 축은 정렬되지 않을 수 있다. 여기서, 상기 제1 상부 플러그 부분(138U1)의 수직 중심 축은 상기 제1 상부 플러그 부분(138U1)의 양 측면들(138s_U1a, 138s_U1b) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있고, 상기 제2 상부 플러그 부분(138U2b)의 수직 중심 축은 상기 제2 상부 플러그 부분(138U2b)의 양 측면들(138s_U2aa, 138s_U2ab) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있다.
상기 제1 상부 플러그 부분(138U1)의 양 측면들(138s_U1a, 138s_U1b)과, 상기 제2 상부 플러그 부분(138U2b)의 양 측면들(138s_U2aa, 138s_U2ab)은 상기 수직 방향(Z)으로 정렬되지 않을 수 있기 때문에, 상기 콘택 플러그(138)의 측면은 + X 방향에 위치하는 변곡 부(138b_Uaa) 및 - X 방향에 위치하는 변곡 부(138b_Uab)를 포함할 수 있다.
다음으로, 도 8c를 참조하여, 도 7b에서 설명한 콘택 플러그(138)의 다른 변형 예를 설명하기로 한다. 도 8c는 도 7b에서 설명한 상기 콘택 플러그(138)의 상기 제1 상부 플러그 부분(138U1) 및 상기 하부 플러그 부분(138L)의 변형 예를 설명하기 위하여, 도 7b의 'Bb'로 나타내는 영역에 대응하는 영역(Bb1)을 나타낸 부분 확대도이다.
다른 변형 예에서, 도 8c를 참조하면, 상기 콘택 플러그(138)에서, 제1 상부 플러그 부분(138U1)의 수직 중심 축과 하부 플러그 부분(138L)의 수직 중심 축은 정렬되지 않을 수 있다. 여기서, 상기 제1 상부 플러그 부분(138U1)의 수직 중심 축은 상기 제1 상부 플러그 부분(138U1)의 양 측면들(138s_U1aa, 138s_U1ba) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있고, 상기 하부 플러그 부분(138L)의 수직 중심 축은 상기 하부 플러그 부분(138L)의 양 측면들(138s_La, 138s_Lb) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있다.
상기 제1 상부 플러그 부분(138U1)의 양 측면들(138s_U1aa, 138s_U1ba)과, 상기 하부 플러그 부분(138L)의 양 측면들(138s_La, 138s_Lb)은 상기 수직 방향(Z)으로 정렬되지 않을 수 있기 때문에, 상기 콘택 플러그(138)의 측면은 + X 방향에 위치하는 변곡 부(138b_La) 및 - X 방향에 위치하는 변곡 부(138b_Lb)를 포함할 수 있다.
다음으로, 도 9, 도 10a 및 도 10b를 참조하여, 상기 적층 구조물(ST') 및 상기 게이트 콘택 플러그들(136)을 중심으로 설명하기로 한다. 도 9는 도 3a의 'C'로 표시된 부분을 확대한 부분 확대도이고, 도 10a는 도 9의 'Ca'로 표시된 부분을 확대한 부분 확대도이고, 도 10b는 도 10a의 "Cd"로 표시된 부분을 확대한 부분 확대도이다.
도 9, 도 10a 및 도 10b를 참조하면, 도 3a에서 설명한 것과 같이, 상기 복수의 게이트 콘택 플러그들(136) 각각은 하부 플러그 부분(136L) 및 상기 하부 플러그 부분(136L) 상의 상부 플러그 부분(136U)을 포함할 수 있다. 상기 상부 플러그 부분(136U)은 제1 상부 플러그 부분(136U1), 상기 제1 상부 플러그 부분(136U1) 상의 제2 상부 플러그 부분(136U2) 및 제2 상부 플러그 부분(136U2) 상의 제3 상부 플러그 부분(136U3)을 포함할 수 있다.
상기 복수의 게이트 콘택 플러그들(136) 각각은 각각의 상기 제1 및 제2 주변 콘택 플러그들(139, 142)과 동일한 물질, 예를 들어 상기 콘택 갭필 도전 층(138b) 및 상기 콘택 갭필 도전 층(138b)의 측면 및 바닥면을 덮는 상기 콘택 도전성 라이너 층(138a)을 포함할 수 있다.
상기 제1 상부 플러그 부분(136U1)의 상단은 상기 제2 캐핑 절연 층(75)의 상부면과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 제2 상부 플러그 부분(136U2)은 상기 제2 및 제3 캐핑 절연 층들(78, 103)을 관통할 수 있고, 상기 제3 상부 플러그 부분(136U3)은 상기 제4 캐핑 절연 층(121)을 관통할 수 있다.
도 3a에서 설명한 것과 같이, 상기 상부 플러그 부분(136U)의 측면은 상기 복수개의 상부 변곡 부들(136b_U)을 포함할 수 있다.
예시적인 예에서, 상기 제1 상부 플러그 부분(136U1)의 상부 영역의 폭은 상기 제2 상부 플러그 부분(136U2)의 하부 영역의 폭과 다를 수 있고, 상기 제2 상부 플러그 부분(136U2)의 상부 영역의 폭은 상기 제3 상부 플러그 부분(136U3)의 하부 영역의 폭과 다를 수 있다. 예를 들어, 상기 제1 상부 플러그 부분(136U1)의 상부 영역의 폭은 상기 제2 상부 플러그 부분(136U2)의 하부 영역의 폭 보다 작을 수 있고, 상기 제2 상부 플러그 부분(136U2)의 상부 영역의 폭은 상기 제3 상부 플러그 부분(136U3)의 하부 영역의 폭 보다 클 수 있다.
예시적인 예에서, 각각의 상기 게이트 콘택 플러그들(136)의 측면의 어느 한 방향에 위치하는 제1 측에서, 상기 제1 상부 플러그 부분(136U1)의 제1 상부 측면(136s_U1)의 상단은 상기 제2 상부 플러그 부분(136U2)의 제2 상부 측면(136s_U2)의 하단과 상기 수직 방향(Z)으로 정렬되지 않을 수 있고, 상기 제2 상부 플러그 부분(136U2)의 제2 상부 측면(136s_U2)의 상단은 상기 제3 상부 플러그 부분(136U3)의 제3 상부 측면(136s_U3)의 하단과 상기 수직 방향(Z)으로 정렬되지 않을 수 있다. 따라서, 각각의 상기 게이트 콘택 플러그들(136)의 측면의 어느 한 방향에 위치하는 제1 측은 서로 정렬되지 않는 상기 제1 상부 플러그 부분(136U1)의 제1 상부 측면(136s_U1)의 상단은 상기 제2 상부 플러그 부분(136U2)의 제2 상부 측면(136s_U2)의 하단으로부터 연장되는 제1 상부 변곡 부(136b_U1), 및 서로 정렬되지 않는 상기 제2 상부 플러그 부분(136U2)의 제2 상부 측면(136s_U2)의 상단은 상기 제3 상부 플러그 부분(136U3)의 제3 상부 측면(136s_U3)의 하단으로부터 연장되는 상기 제2 상부 변곡 부(136b_U2)를 포함할 수 있다.
상기 제2 상부 변곡 부(136b_U2)는 상기 제1 상부 변곡 부(136b_U1) 보다 높은 레벨에 배치될 수 있다.
예시적인 예에서, 상기 게이트 층들(115) 중 최상위에 위치하는 게이트 층 보다 높은 레벨에서, 각각의 상기 게이트 콘택 플러그들(136)의 측면의 상기 제1 상부 변곡 부(136b_U1)는 상기 메모리 수직 구조물(81), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142), 상기 소스 콘택 플러그(145) 및 상기 지지대 수직 구조물(81)의 측면들의 상기 상부 변곡 부들(81b_U, 139b_U, 142b_U, 145b_U, 91b_U)과 실질적으로 동일한 레벨에 배치될수 있다.
예시적인 예에서, 도 9의 'Cb'로 표시된 부분의 어느 한 게이트 콘택 플러그(136)의 단면 모양은 도 7b의 콘택 플러그(138)의 단면 모양 또는 도 8c의 콘택 플러그(138)의 단면 모양과 실질적으로 동일할 수 있다.
예시적인 예에서, 도 9의 'Cc'로 표시된 부분의 어느 한 게이트 콘택 플러그(136)의 단면 모양은 도 7c의 콘택 플러그(138)의 단면 모양과 실질적으로 동일할 수 있다.
상기 게이트 층들(115g)은 도 4에서 설명한 것과 동일한 상기 제1 층(115a) 및 상기 제2 층(115b)을 포함할 수 있다. 도 3a에서 설명한 바와 같이, 상기 복수의 게이트 콘택 플러그들(136)의 각각은 각각의 상기 게이트 층들(115g)의 도전성 물질 부분, 예를 들어 상기 제2 층(115b)과 전기적으로 연결되며 접촉하는 상기 게이트 콘택 부분(136E)을 포함할 수 있다.
어느 하나의 상기 게이트 콘택 부분(136E), 예를 들어 상기 제1 게이트 콘택 플러그(136_1)의 게이트 콘택 부분(136E1)은 상기 상부 게이트 층(115U)의 상기 제2 층(115b)의 상부면 및 하부면을 덮도록 연장되는 돌출 부(136P)를 더 포함할 수 있다.
각각의 상기 게이트 콘택 플러그들(136)은 하나의 게이트 콘택 부분(136E)을 포함할 수 있고, 하나의 게이트 콘택 부분(136E) 하부에 상기 게이트 층들(115g)이 있는 경우에, 상기 게이트 콘택 부분(136E) 하부에 위치하는 상기 게이트 층들(115g)과 각각의 상기 게이트 콘택 플러그들(136) 사이의 전기적인 절연을 위해서, 상기 게이트 콘택 부분(136E) 하부에 위치하는 상기 게이트 층들(115g)과 각각의 상기 게이트 콘택 플러그들(136) 사이에 버퍼 절연 층들(109a)이 배치될 수 있다.
다음으로, 도 11a를 참조하여, 도 10a에서 설명한 게이트 콘택 플러그(136)의 변형 예를 설명하기로 한다. 도 11a는 도 10a에서 설명한 상기 게이트 콘택 플러그(136)의 상기 제2 상부 플러그 부분(136U2) 및 상기 제3 상부 플러그 부분(136U3)의 변형 예를 설명하기 위하여, 도 10a의 'Ca'로 나타내는 영역에 대응하는 영역(Ca1)을 나타낸 부분 확대도이다.
변형 예에서, 도 11a를 참조하면, 상기 게이트 콘택 플러그(136)에서, 제2 상부 플러그 부분(136U2)의 수직 중심 축과 제3 상부 플러그 부분(136U3)의 수직 중심 축은 정렬되지 않을 수 있다. 여기서, 상기 제2 상부 플러그 부분(136U2)의 수직 중심 축은 상기 제2 상부 플러그 부분(138U2)의 양 측면들(136s_U2a, 136s_U2b) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있고, 상기 제3 상부 플러그 부분(136U3)의 수직 중심 축은 상기 제3 상부 플러그 부분(136U3)의 양 측면들(136s_U3aa, 136s_U2ab) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있다. 상기 제2 상부 플러그 부분(138U2)의 양 측면들(136s_U2a, 136s_U2b)과, 상기 제3 상부 플러그 부분(136U3)의 양 측면들(136s_U3aa, 136s_U2ab)은 상기 수직 방향(Z)으로 정렬되지 않을 수 있기 때문에, 상기 게이트 콘택 플러그(136)의 측면은 + X 방향에 위치하는 변곡 부(136b_U2a) 및 - X 방향에 위치하는 변곡 부(136b_U2b)를 포함할 수 있다.
다음으로, 도 11b를 참조하여, 도 10a에서 설명한 게이트 콘택 플러그(136)의 변형 예를 설명하기로 한다. 도 11b는 도 10a에서 설명한 상기 게이트 콘택 플러그(136)의 상기 제1 상부 플러그 부분(136U1), 상기 제2 상부 플러그 부분(136U2) 및 상기 제3 상부 플러그 부분(136U3)의 변형 예를 설명하기 위하여, 도 10a의 'Ca'로 나타내는 영역에 대응하는 영역(Ca2)을 나타낸 부분 확대도이다.
변형 예에서, 도 11b를 참조하면, 상기 게이트 콘택 플러그(136)에서, 제2 상부 플러그 부분(136U2)와 상기 제3 상부 플러그 부분(136U3)는 도 11a에서 설명한 것과 같이 수직 중심 축들이 정렬되지 않을 수 있다.
상기 제1 상부 플러그 부분(136U1)의 수직 중심 축과 상기 제2 상부 플러그 부분(136U2)의 수직 중심 축은 정렬되지 않을 수 있다. 여기서, 상기 제1 상부 플러그 부분(136U1)의 수직 중심 축은 상기 제1 상부 플러그 부분(136U1)의 양 측면들(136s_U1a, 136s_U1b) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있고, 상기 제2 상부 플러그 부분(138U2)의 수직 중심 축은 상기 제2 상부 플러그 부분(138U2)의 양 측면들(136s_U2aa, 136s_U2ba) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있다.
상기 제1 상부 플러그 부분(136U1)의 양 측면들(136s_U1a, 136s_U1b)과, 상기 제2 상부 플러그 부분(138U2)의 양 측면들(136s_U2aa, 136s_U2ba)은 상기 수직 방향(Z)으로 정렬되지 않을 수 있기 때문에, 상기 게이트 콘택 플러그(136)의 측면은 + X 방향에 위치하는 변곡 부(136b_U1a) 및 - X 방향에 위치하는 변곡 부(136b_U1b)를 포함할 수 있다.
다음으로, 도 11c를 참조하여, 도 10a에서 설명한 게이트 콘택 플러그(136)의 변형 예를 설명하기로 한다. 도 11c는 도 10a에서 설명한 상기 게이트 콘택 플러그(136)의 상기 제1 상부 플러그 부분(136U1), 상기 제2 상부 플러그 부분(136U2) 및 상기 제3 상부 플러그 부분(136U3)의 변형 예를 설명하기 위하여, 도 10a의 'Ca'로 나타내는 영역에 대응하는 영역(Ca3)을 나타낸 부분 확대도이다.
변형 예에서, 도 11c를 참조하면, 상기 제1 상부 플러그 부분(136U1)의 상부 영역의 폭은 제2 상부 플러그 부분(136U2)의 하부 영역의 폭 보다 클 수 있고, 상기 제2 상부 플러그 부분(136U2)의 상부 영역의 폭은 제3 상부 플러그 부분(136U3)의 하부 영역의 폭 보다 클 수 있다. 따라서, 상기 게이트 콘택 플러그(136)의 측면의 어느 한 방향에 위치하는 제1 측은 서로 정렬되지 않는 상기 제1 상부 플러그 부분(138U1)의 측면의 상단과 상기 제2 상부 플러그 부분(138U2)의 측면의 하단으로부터 연장되는 제1 상부 변곡 부(136b_U1c) 및 서로 정렬되지 않는 상기 제2 상부 플러그 부분(138U2)의 측면의 상단과 상기 제3 상부 플러그 부분(138U3)의 측면의 하단으로부터 연장되는 제2 상부 변곡 부(136b_U2c)를 포함할 수 있다.
제2 상부 플러그 부분(136U2)의 수직 중심 축과 제3 상부 플러그 부분(136U3)의 수직 중심 축은 정렬되지 않을 수 있다. 여기서, 상기 제2 상부 플러그 부분(136U2)의 수직 중심 축은 상기 제2 상부 플러그 부분(138U2)의 양 측면들(136s_U2a, 136s_U2b) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있고, 상기 제3 상부 플러그 부분(136U3)의 수직 중심 축은 상기 제3 상부 플러그 부분(136U3)의 양 측면들(136s_U3aa, 136s_U2ab) 사이의 중심을 지나는 수직 방향(Z)의 축일 수 있다. 상기 제2 상부 플러그 부분(138U2)의 양 측면들(136s_U2a, 136s_U2b)과, 상기 제3 상부 플러그 부분(136U3)의 양 측면들(136s_U3aa, 136s_U2ab)은 상기 수직 방향(Z)으로 정렬되지 않을 수 있기 때문에, 상기 게이트 콘택 플러그(136)의 측면은 + X 방향에 위치하는 변곡 부(136b_U2a) 및 - X 방향에 위치하는 변곡 부(136b_U2b)를 포함할 수 있다.
다음으로, 도 12를 참조하여, 도 10b에서 설명한 게이트 콘택 플러그(136)의 변형 예를 설명하기로 한다. 도 12는 도 10b에서 설명한 상기 게이트 콘택 플러그(136)의 변형 예를 설명하기 위하여, 도 10b의 'Cd'로 나타내는 영역에 대응하는 영역을 나타낸 부분 확대도이다.
변형 예에서, 도 12를 참조하면, 어느 하나의 게이트 콘택 플러그, 예를 들어 상기 제1 게이트 콘택 플러그(136_1)은 앞에서 설명한 것과 같이 상기 게이트 콘택 부분(136E)을 포함할 수 있다. 상기 제1 게이트 콘택 플러그(136_1)는 상기 게이트 콘택 부분(136E)의 하부에서 상기 버퍼 절연 층들(109a) 방향으로 연장되는 연장 부들(136p)을 더 포함할 수 있다. 따라서, 어느 하나의 게이트 콘택 플러그, 예를 들어 상기 제1 게이트 콘택 플러그(136_1)에서, 상기 게이트 콘택 부분(136E) 아래에서 굴곡진 측면을 가질 수 있다. 예를 들어, 상기 제1 게이트 콘택 플러그(136_1)는 상기 게이트 콘택 부분(136E) 아래의 상기 버퍼 절연 층들(109a)과 동일한 레벨에서 폭이 증가될 수 있다.
다음으로, 도 13를 참조하여, 상기 소스 콘택 플러그(145)을 중심으로 설명하기로 한다. 도 13은 도 3a의 'D'로 표시된 부분을 확대한 부분 확대도이다.
도 13을 참조하면, 상기 소스 콘택 플러그(145)는 하부 플러그 부분(145L), 상기 하부 플러그 부분(458L) 상의 제1 상부 플러그 부분(145U1) 및 상기 제1 상부 플러그 부분(145U1) 상의 제2 상부 플러그 부분(145U2)를 포함할 수 있다.
도 13에서, 'Da'으로 표시된 부분의 상기 소스 콘택 플러그(145)의 단면 모양은 도 6 및 도 7a에서 'Ba'로 표시된 상기 콘택 플러그(138)의 단면 모양, 도 8a에서 'Ba1'으로 표시된 상기 콘택 플러그(138)의 단면 모양 또는 도 8c에서 'Ba2'로 표시된 상기 콘택 플러그(138)의 단면 모양과 실질적으로 동일할 수 있다.
도 13에서, 'Db'으로 표시된 부분의 상기 소스 콘택 플러그(145)의 단면 모양은 도 6 및 도 7b에서 'Bb'로 표시된 상기 콘택 플러그(138)의 단면 모양 또는 도 8c에서 'Bb1'으로 표시된 상기 콘택 플러그(138)의 단면 모양과 실질적으로 동일할 수 있다.
예시적인 예에서, 상기 소스 콘택 플러그(145)의 하부면(145b1)은 상기 패턴 구조물(24)의 상부면 보다 낮은 레벨에 위치하고, 상기 패턴 비아(24p)의 상부면 보다 높은 레벨에 위치할 수 있다.
다음으로, 도 14a를 참조하여, 도 13에서의 상기 소스 콘택 플러그(145)의 변형 예를 설명하기로 한다. 도 14는 도 3a의 'D'로 표시된 부분을 확대한 부분 확대도이다.
도 14a를 참조하면, 소스 콘택 플러그(145)의 하부면(145b2)은 상기 패턴 비아(24p)의 상부면 보다 낮은 레벨에 위치하고, 상기 패턴 비아(24p)의 하부면 보다 높은 레벨에 위치할 수 있다.
다음으로, 도 14b를 참조하여, 도 13에서의 상기 소스 콘택 플러그(145)의 변형 예를 설명하기로 한다. 도 14b는 도 3a의 'D'로 표시된 부분을 확대한 부분 확대도이다.
도 14b를 참조하면, 소스 콘택 플러그(145)의 하부면(145b3)은 상기 패턴 비아(24p)를 관통하며 상기 제4 주변 패드(15d)와 접촉할 수 있다.
다음으로, 도 15를 참조하여, 상기 패턴 구조물(24) 및 상기 지지대 수직 구조물(91)을 중심으로 설명하기로 한다. 도 15는 도 3b의 'E'로 표시된 부분을 확대한 부분 확대도이다.
도 15를 참조하면, 상기 지지대 수직 구조물(91)은 도 4에서 설명한 상기 메모리 수직 구조물(81)과 실질적으로 동일한 물질 층들(83, 85, 87, 89)을 포함할 수 있다. 상기 지지대 수직 구조물(91)은 상기 패턴 구조물(24) 보다 높은 레벨에서 도 4에서 설명한 상기 메모리 수직 구조물(81)과 실질적으로 동일한 모양 및 동일한 구조를 가질 수 있다. 예를 들어, 상기 지지대 수직 구조물(91)은 하부 수직 부분(91L) 및 상기 하부 수직 부분(91L) 상의 제1 상부 수직 부분(91U1) 및 상기 제1 상부 수직 부분(91U1) 상의 제2 상부 수직 부분(91U2)을 포함할 수 있다. 예를 들어, 도 3b에서와 같이, 상기 지지대 수직 구조물(81)의 측면의 어느 한 방향에 위치하는 제1 측은 상기 하부 수직 부분(91L)의 측면과 상기 제1 상부 수직 부분(91U1)의 측면 사이의 상기 하부 변곡 부(91b_L) 및 상기 제1 상부 수직 부분(91U1)의 측면과 상기 제2 상부 수직 부분(91U2)의 측면 사이의 상부 변곡 부(91b_U)을 포함할 수 있다.
상기 패턴 구조물(24)은 하부 패턴 층(26), 상기 하부 패턴 층(26) 상의 제2 중간 패턴 층(28b) 및 상기 제1 중간 패턴 층(28b) 상의 상부 패턴 층(30)을 포함할 수 있다. 상기 하부 패턴 층(26)및 상기 상부 패턴 층(30)은 폴리 실리콘을 포함할 수 있다. 상기 제2 중간 패턴 층(28b)은 폴리 실리콘 및/또는 절연성 물질을 포함할 수 있다.
다음으로, 도 16을 참조하여, 상기 지지대 수직 구조물(91)의 변형 예를 설명하기로 한다. 도 16은 도 3b에서의 지지대 수직 구조물(91)의 변형 예를 나타낸 단면도이다.
도 16을 참조하면, 지지대 수직 구조물(91')은 앞에서 상술한 지지대 구조물(도 3b 및 도 15의 19) 보다 높은 레벨에 위치하는 상부면을 가질 수 있다. 예를 들어, 상기 지지대 수직 구조물(91')의 상부면은 상기 메모리 수직 구조물(81)의 상부면 보다 높은 레벨에 위치할 수 있고, 상기 콘택 플러그들(138) 및 상기 분리 구조물들(118)의 상부면들 보다 낮은 레벨에 위치할 수 있다.
상기 지지대 수직 구조물(91')은 상기 메모리 수직 구조물(81)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 지지대 수직 구조물(91')은 상기 메모리 수직 구조물(81)의 상기 정보 저장 물질 층(83b) 및 상기 채널 물질 층(85)과 같은 물질을 포함하지 않을 수 있다. 상기 지지대 수직 구조물(91')은 실리콘 산화물로 형성될 수 있다.
다음으로, 도 17을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기로 한다. 도 17은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 단면도이다.
도 17을 참조하면, 일 실시예에 따른 반도체 장치(200a)는 제1 칩 구조물(CH1) 및 상기 제1 칩 구조물(CH1)과 접합된 제2 칩 구조물(CH2)을 포함할 수 있다.
예시적인 예에서, 제2 칩 구조물(CH2)은 앞에서 설명한 것과 같은 상기 개구부들을 갖는 상기 패턴 구조물(24), 상기 제1 중간 절연 층(33a) 및 상기 외측 중간 절연 층(33c), 상기 메모리 수직 구조물(81), 상기 적층 구조물(ST'), 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139) 및 상기 소스 콘택 플러그(145), 및 상기 비트라인(155b), 상기 소스 배선(155s) 및 상기 주변 배선(155p)을 포함할 수 있다.
상기 제2 칩 구조물(CH2)은 상기 패턴 구조물(24), 상기 제1 중간 절연 층(33a) 및 상기 외측 중간 절연 층(33c)의 아래에 배치되는 절연 층(221)을 더 포함할 수 있다.
상기 제2 칩 구조물(CH2)은 상기 게이트 콘택 플러그들(136) 상에 배치되는 게이트 연결 플러그들(152g) 및 상기 게이트 연결 플러그들(152g) 상의 게이트 배선들(155g)을 더 포함할 수 있다.
상기 제2 칩 구조물(CH2)은 제1 접합 패턴들(215a, 215c, 215s, 215b) 및 상기 제1 접합 패턴들(215a, 215c, 215s, 215b)의 측면들을 둘러싸는 제1 접합 절연 층(214)을 더 포함할 수 있다. 상기 제1 접합 패턴들(215a, 215c, 215s, 215b)은 상기 비트라인(155b), 상기 게이트 배선들(155g), 상기 소스 배선(155s) 및 상기 주변 배선(155p)과 전기적으로 연결될 수 있다. 상기 제1 접합 패턴들(215a, 215c, 215s, 215b)은 구리 물질 등과 같은 금속 물질을 포함할 수 있다.
상기 제2 칩 구조물(CH2)은 상기 절연 층(221)의 하부에 배치되는 입/출력 패드(206) 및 상기 입출력 패드(206)과 상기 제1 주변 콘택 플러그(139)를 전기적으로 연결하는 입/출력 연결 패턴(203)을 더 포함할 수 있다.
예시적인 예에서, 상기 제1 칩 구조물(CH1)은 앞에서 설명한 것과 같은 상기 하부 구조물(3)과 유사한 구성요소들을 포함할 수 있다. 예를 들어, 상기 제1 칩 구조물(CH1)은 반도체 기판(305), 상기 반도체 기판(305) 아래에서 회로 소자(311) 및 상기 회로 소자(311)와 전기적으로 연결되는 주변 배선(313)을 포함하는 주변 회로(311, 313), 상기 주변 배선(313)과 전기적으로 연결되며 상기 제1 접합 패턴들(215a, 215c, 215s, 215b)과 접합되는 제2 접합 패턴들(315a, 315c, 315s, 315b) 및 상기 제1 접합 절연 층(214)과 접합되는 제2 접합 절연 층(314)을 포함할 수 있다.
다음으로, 도 18을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기로 한다. 도 18은 도 17의 반도체 장치의 변형 예를 설명하기 위한 개략적인 단면도이다. 이하에서, 도 17의 반도체 장치(200a)에서 변형된 부분을 중심으로 설명하기로 한다.
도 18을 참조하면, 일 실시예에 따른 반도체 장치(200b)는 제1 칩 구조물(CH1) 및 상기 제1 칩 구조물(CH1)과 접합된 제2 칩 구조물(CH2)을 포함할 수 있다.
상기 제1 칩 구조물(CH1)은 상기 반도체 기판(305) 상의 보호 절연 층(360), 상기 보호 절연 층(360) 상의 입/출력 패드(380), 상기 입/출력 패드(380)와 전기적으로 연결되며, 상기 보호 절연 층(360) 및 상기 반도체 기판(305)을 관통하여 상기 회로 배선(313)과 전기적으로 연결되는 입/출력 관통 전극(370)을 더 포함할 수 있다.
예시적인 예에서, 도 17의 상기 제2 칩 구조물(CH2)에서, 도 17에서의 상기 입출력 패드(206), 상기 입/출력 연결 패턴(203), 및 상기 제1 주변 콘택 플러그(139)가 생략될 수 있다.
다른 예에서, 상기 제2 칩 구조물(CH2)은 도 17과 동일한 구조일 수 있다.
다음으로, 도 19a 내지 도 27b를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 설명하기로 한다. 도 19a 내지 도 27b에서, 도 19a, 도 20a, 도 21a, 도 22a, 도 23, 도 24a, 도 25a, 및 도 26a는 도 1a의 I-I'선을 따라 취해진 영역을 나타낸 개략적인 단면도들이고, 도 19b, 도 20b, 도 21b, 도 22b, 도 24b, 도 25b 및 도 26b는 도 2a의 II-II'선 및 III-III'선을 따라 취해진 영역들을 나타낸 단면도들이다.
도 19a 및 도 19b를 참조하면, 하부 구조물(3)을 형성할 수 있다. 상기 하부 구조물(3)은 반도체 기판(5), 상기 반도체 기판(5) 상에서 주변 활성 영역(7a)을 한정하는 소자분리 영역들(7s), 상기 반도체 기판(5) 상에 형성되는 주변 회로(11, 13), 상기 주변 회로(11, 13)와 전기적으로 연결되는 주변 패드들(15), 및 상기 반도체 기판(5) 상에서 상기 주변 회로(11, 13) 및 상기 주변 패드들(15)을 덮는 하부 절연 층(21)을 포함할 수 있다. 상기 주변 회로(11, 13)는 주변 게이트(11g) 및 주변 소스/드레인(11sd)을 포함하는 트랜지스터 등과 같은 회로 소자(11) 및 상기 회로 소자(11)와 전기적으로 연결되는 회로 배선(13)을 포함할 수 있다. 상기 주변 패드들(15)은 상기 회로 배선(13)과 전기적으로 연결될 수 있다.
상기 주변 패드들(15)은 제1 내지 제4 주변 패드들(15a, 15b, 15c, 15d)을 포함할 수 있다. 예시적인 예에서, 상기 주변 패드들(15)의 각각은 도전성 물질, 예를 들어 텅스텐 등과 같은 금속 물질을 포함할 수 있다.
상기 하부 구조물(3)은 각각의 상기 주변 패드들(15) 상에 형성되는 캐핑 층(17) 및 상기 캐핑 층(17) 상에 형성되는 식각 정지 층(19)을 더 포함할 수 있다. 예시적인 예에서, 상기 캐핑 층(17)은 실리콘 층으로 형성될 수 있고, 상기 식각 정지 층(19)은 절연성 물질, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
상기 하부 구조물(3) 상에 제1 개구부들(24a) 및 제2 개구부(24b)를 갖는 패턴 구조물(24)을 형성할 수 있다.
예시적인 예에서, 상기 패턴 구조물(24)은 단일 층, 예를 들어 실리콘 층으로 형성될 수 있다.
다른 예에서, 상기 패턴 구조물(24)은 차례로 적층될 수 있는 복수의 패턴 층들을 포함할 수 있다. 예를 들어, 상기 패턴 구조물(24)은 하부 패턴 층, 상기 하부 패턴 층 상의 중간 패턴 층 및 상기 중간 패턴 층 상의 상부 패턴 층을 포함할 수 있다. 상기 하부 패턴 층, 상기 중간 패턴 층 및 상기 상부 패턴 층 중 적어도 하나는 실리콘 층일 수 있다. 예를 들어, 상기 하부 패턴 층 및 상기 상부 패턴 층은 실리콘 층일 수 있고, 상기 중간 패턴 층은 실리콘 층과 다른 물질 층, 예를 들어 실리콘 산화물 층 및/또는 실리콘 질화물 층일 수 있다.
다른 예에서, 상기 패턴 구조물(24)은 금속 층 및 상기 금속 층 상의 실리콘 층을 포함할 수 있다.
예시적인 예에서, 상기 패턴 구조물(24)은 상기 패턴 구조물(24)의 하부면으로터 아래로 연장되어 상기 제4 주변 패드(15d)와 전기적으로 연결되는 패턴 비아(24v)를 포함할 수 있다. 상기 패턴 비아(24v)는 실리콘 층으로 형성될 수 있다.
상기 패턴 구조물(24)의 상기 제1 및 제2 개구부들(24a, 24b)을 채우며 상기 패턴 구조물(24)의 외측에 형성되는 중간 절연 층들을 형성할 수 있다. 상기 중간 절연 층들은 실리콘 산화물로 형성될 수 있다. 상기 중간 절연 층들은 상기 제1 개구부들(24a)을 채우는 제1 중간 절연 층들(33a), 상기 제2 개구부(24b)를 채우는 제2 중간 절연 층(33b) 및 상기 패턴 구조물(24)의 외측에 형성되는 외측 중간 절연 층(33c)을 포함할 수 있다.
상기 패턴 구조물(24) 상에 예비 하부 적층 구조물(LS)을 형성할 수 있다.
상기 예비 하부 적층 구조물(LS)은 교대로 반복적으로 적층되는 하부 층간 절연 층들(38) 및 하부 수평 층들(40)을 형성하고, 상기 하부 층간 절연 층들(38) 및 상기 하부 수평 층들(40)을 패터닝하여, 계단 모양으로 배열되는 상기 하부 수평 층들(40)의 하부 패드들을 형성하고, 상기 하부 수평 층들(40)의 상기 하부 패드들 상에 하부 패드 층들(42)을 형성하는 것을 포함할 수 있다.
상기 예비 하부 적층 구조물(LS)의 상부면과 공면을 이루는 상부면을 갖는 제1 캐핑 절연 층(47)을 형성할 수 있다. 상기 제1 캐핑 절연 층(47)은 실리콘 산화물로 형성할 수 있다. 상기 제1 캐핑 절연 층(47)은 계단 모양으로 배열되는 상기 하부 패드 층들(42)을 덮을 수 있다.
상기 예비 하부 적층 구조물(LS) 및 상기 제1 캐핑 절연 층(47)을 포함하는 구조물을 관통하는 하부 희생 패턴들을 형성할 수 있다. 상기 하부 희생 패턴들을 형성하는 것은 1회의 포토 공정 및 식각 공정을 포함하는 제1 반도체 공정을 진행하여 상기 예비 하부 적층 구조물(LS) 및 상기 제1 캐핑 절연 층(47)을 포함하는 구조물을 관통하는 하부 홀들을 형성하고, 상기 하부 홀들을 희생 물질로 채우는 것을 포함할 수 있다.
상기 하부 희생 패턴들은 하부 희생 메모리 수직 부분(50), 하부 희생 게이트 콘택 부분들(52a), 하부 희생 소스 콘택 부분(54a), 제1 하부 희생 주변 콘택 부분(56a), 제2 하부 희생 콘택 부분(58a) 및 하부 희생 지지대 수직 부분(60)을 포함할 수 있다.
상기 하부 희생 메모리 수직 부분(50), 상기 하부 희생 소스 콘택 부분(54a) 및 상기 하부 희생 지지대 수직 부분(60)은 상기 패턴 구조물(24)과 접촉할 수 있다.
상기 하부 희생 게이트 콘택 부분들(52a)은 상기 제1 개구부들(24a)을 채우는 상기 제1 중간 절연 층들(33a)을 관통하며 상기 제1 주변 패드들(15a)과 접촉하는 상기 캐핑 층들(17)과 접촉할 수 있다. 상기 제1 하부 희생 주변 콘택 부분(56a)은 상기 외측 중간 절연 층(33c)을 관통하며 상기 제2 주변 패드(15b) 상의 상기 캐핑 층(17)과 접촉할 수 있다. 상기 제2 하부 희생 주변 콘택 부분(58a)은 상기 제2 중간 절연 층(33b)을 관통하며 상기 제3 주변 패드(15c) 상의 상기 캐핑 층(17)과 접촉할 수 있다.
도 20a 및 도 20b를 참조하면, 상기 예비 하부 적층 구조물(LS) 및 상기 제1 캐핑 절연 층(47) 상에 예비 상부 적층 구조물(US)을 형성할 수 있다.
상기 예비 상부 적층 구조물(US)은 교대로 반복적으로 적층되는 상부 층간 절연 층들(62) 및 상부 수평 층들(64)을 형성하고, 상기 상부 층간 절연 층들(62) 및 상기 하부 수평 층들(64)을 패터닝하여, 계단 모양으로 배열되는 상기 상부 수평 층들(64)의 상부 패드들을 형성하고, 상기 상부 수평 층들(64)의 상기 상부 패드들 상에 상부 패드 층들(66)을 형성하는 것을 포함할 수 있다.
상기 예비 하부 적층 구조물(LS) 및 상기 예비 상부 적층 구조물(US)은 예비 적층 구조물(ST)을 구성할 수 있다. 상기 하부 층간 절연 층들(38) 및 상기 상부 층간 절연 층들(62)은 층간 절연 층들을 구성할 수 있다. 상기 하부 수평 층들(40) 및 상기 상부 수평 층들(64)은 예비 수평 층들을 구성할 수 있다. 예시적인 예에서, 상기 층간 절연 층들은 실리콘 산화물로 형성될 수 있고, 상기 하부 및 상부 수평 층들(40, 64)은 제1 실리콘 질화물로 형성할 수 있고, 상기 하부 및 상부 패드 층들(42, 66)은 제2 실리콘 질화물로 형성할 수 있다.
상기 상부 패드 층들(64)은 계단 모양으로 배열될 수 있다. 따라서, 상기 하부 및 상부 패드 층들(42, 64)은 계단 모양으로 배열될 수 있다. 상기 하부 및 상부 패드 층들(42, 64)은 상기 패턴 구조물(24)의 상기 제1 개구부들(24a)을 채우는 상기 제1 중간 절연 층들(33a)과 수직 방향(Z)으로 중첩할 수 있다.
상기 예비 적층 구조물(ST)의 상부면과 공면을 이루는 상부면을 갖는 제2 캐핑 절연 층(75)을 형성할 수 있다. 상기 제2 캐핑 절연 층(75)은 실리콘 산화물로 형성할 수 있다. 상기 제2 캐핑 절연 층(75)은 상기 제1 캐핑 절연 층(47)을 덮으며 계단 모양으로 배열되는 상기 상부 패드 층들(66)을 덮을 수 있다.
상기 예비 상부 적층 구조물(US) 및 상기 제2 캐핑 절연 층(75)을 포함하는 구조물을 관통하는 상부 희생 패턴들을 형성할 수 있다. 상기 상부 희생 패턴들을 형성하는 것은 1회의 포토 공정 및 식각 공정을 포함하는 제2 반도체 공정을 진행하여, 상기 예비 상부 적층 구조물(US) 및 상기 제2 캐핑 절연 층(75)을 포함하는 구조물을 관통하는 제1 상부 홀들을 형성하고, 상기 제1 상부 홀들을 희생 물질로 채우는 것을 포함할 수 있다.
상기 상부 희생 패턴들은 상부 희생 메모리 수직 부분(-도 20a의 81U1으로 지칭되는 부분-), 상부 희생 게이트 콘택 부분들(52b), 상부 희생 소스 콘택 부분(54b), 제1 상부 희생 주변 콘택 부분(56b), 제2 상부 희생 콘택 부분(58b) 및 상부 희생 지지대 수직 부분(-도 20b의 91U1으로 지칭되는 부분-)을 포함할 수 있다.
상기 상부 희생 메모리 수직 부분은 상기 하부 희생 메모리 수직 부분(도 19a 및 도 19b의 50) 상에 형성되고, 상기 상부 희생 소스 콘택 부분(54b)은 상기 하부 희생 소스 콘택 부분(54a) 상에 형성되고, 상기 상부 희생 지지대 수직 부분은 상기 하부 희생 지지대 수직 부분(도 19b의 60) 상에 형성되고, 상기 상부 희생 게이트 콘택 부분들(52b)은 상기 하부 희생 게이트 콘택 부분들(52a) 상에 형성되고, 상기 제1 상부 희생 주변 콘택 부분(56b)은 상기 제1 하부 희생 주변 콘택 부분(56a) 상에 형성되고, 상기 제2 상부 희생 주변 콘택 부분(58b)은 상기 제2 하부 희생 주변 콘택 부분(58a) 상에 형성될 수 있다.
상기 예비 적층 구조물(ST) 및 제2 캐핑 절연 층(75) 상에 제3 캐핑 절연 층(78)을 형성할 수 있다.
1회의 포토 공정 및 식각 공정을 포함하는 제3 반도체 공정을 진행하여, 상기 제3 캐핑 절연 층(78)을 관통하는 상기 상부 희생 메모리 수직 부분(-도 20a의 81U1으로 지칭되는 부분-) 및 상기 상부 희생 지지대 수직 부분(-도 20b의 91U1으로 지칭되는 부분-)을 노출시키는 제2 상부 홀들을 형성할 수 있다. 이어서, 상기 상부 희생 메모리 수직 부분(-도 20a의 81U1으로 지칭되는 부분-), 상기 하부 희생 메모리 수직 부분(도 20a 및 도 20b의 81L로 지칭되는 부분-), 상기 상부 희생 지지대 수직 부분(-도 20b의 91U1으로 지칭되는 부분-) 및 상기 하부 희생 지지대 수직 부분(-도 20b의 91L로 지칭되는 부분-)을 선택적으로 제거하여, 메모리 수직 홀들(81H) 및 지지대 수직 홀들(91H)을 형성할 수 있다.
예시적인 예에서, 상기 메모리 수직 홀들(81H) 및 상기 지지대 수직 홀들(91H)을 동시에 채우는 수직 구조물들을 형성할 수 있다. 예를 들어, 상기 메모리 수직 홀들(81H) 내에 메모리 수직 구조물들(81)을 형성할 수 있고, 상기 지지대 수직 홀들(91H) 내에 지지대 수직 구조물들(91)을 형성할 수 있다.
예시적인 예에서, 상기 메모리 수직 구조물들(81) 및 상기 지지대 수직 구조물들(91)을 형성하는 것은 각각의 상기 수직 홀들(81H)의 측면들 상에 유전체 구조물을 형성하고, 각각의 상기 수직 홀들(81H) 내에서 상기 유전체 구조물을 덮는 채널 층을 형성하고, 상기 채널 층 상에서 각각의 상기 수직 홀들(81H)을 부분적으로 채우는 코어 영역을 형성하고, 상기 코어 영역 상에서 각각의 상기 수직 홀들(81H)의 상부 영역을 채우는 패드 패턴을 형성하는 것을 포함할 수 있다.
도 21a 및 도 21b를 참조하면, 상기 제3 캐핑 절연 층(78) 상에 제4 캐핑 절연 층(103)을 형성할 수 있다.
1회의 포토 공정 및 식각 공정을 포함하는 제4 반도체 공정을 진행하여, 상기 제3 및 제4 캐핑 절연 층들(78, 103)을 관통하는 제3 상부 홀들을 형성할 수 있다. 상기 제3 상부 홀들은 상기 상부 희생 게이트 콘택 부분들(52b)을 노출시킬 수 있다.
이어서, 상기 상부 희생 게이트 콘택 부분들(52b) 및 상기 하부 희생 게이트 콘택 부분들(52a)을 차례로 식각하여, 상기 제3 상부 홀들을 포함하는 게이트 콘택 홀들(106)을 형성할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 게이트 콘택 홀들(106)에 의해 노출되는 상기 예비 수평 층들(72) 및 상기 하부 및 상부 패드 층들(44, 66)을 부분 식각하여 상기 게이트 콘택 홀들(106)로부터 연장되는 확장 홀들을 형성할 수 있다.
상기 하부 및 상부 패드 층들(44, 66) 및 상기 하부 및 상부 패드 층들(44, 66)과 접촉하는 상기 예비 수평 층들(72)의 부분들은 패드 부분들로 정의할 수 있다.
상기 패드 부분들의 각각의 두께는 상기 예비 수평 층들(72) 각각의 두께 보다 클 수 있다. 따라서, 상기 확장 홀들 중에서, 상기 패드 부분들은 식각 로딩 효과에 의해서 상기 예비 수평 층들(72) 보다 빨리 식각될 수 있다. 다른 예에서, 상기 하부 및 상부 패드 층들(44, 66)을 상기 예비 수평 층들(72)의 물질 보다 빠르게 식각되는 물질로 형성되는 경우에, 상기 패드 부분들은 상기 예비 수평 층들(72) 보다 빨리 식각될 수 있다.
상기 확장 홀들 중에서, 상기 패드 부분들이 식각되어 형성되는 확장 홀들은 패드 확장 홀들(106e)로 정의할 수 있다. 상기 패드 확장 홀들(106e)은 계단 모양으로 배열될 수 있다.
상기 게이트 콘택 홀들(106) 및 상기 확장 홀들이 형성된 구조물 상에 버퍼 절연 층(109)을 형성할 수 있다.
상기 버퍼 절연 층(109)은 상기 게이트 콘택 홀들(106)의 측벽을 덮고, 상기 확장 홀들 중 상기 패드 확장 홀들(106e)을 채우지 않으면서 상기 패드 확장 홀들(106e)의 내벽을 콘포멀하게 덮고, 나머지 확장 홀들을 채우고, 상기 제4 캐핑 절연 층의 상부를 덮을 수 있다. 상기 확장 홀들 중에서 상기 패드 확장 홀들(106e)을 제외한 나머지 확장 홀들을 채우는 상기 버퍼 절연 층(109)은 버퍼 절연 패턴들(109a)로 정의할 수 있다.
예시적인 예에서, 상기 버퍼 절연 층(109)은 실리콘 산화물로 형성될 수 있다.
다른 예에서, 상기 버퍼 절연 층(109)은 고유전체 물질(e.g., A1O, HfO 등)로 형성될 수 있다.
도 23을 참조하면, 상기 버퍼 절연 층(109) 상에서 상기 게이트 콘택 홀들(106) 및 상기 패드 확장 홀들(106e)을 채우는 희생 게이트 콘택 플러그들(110)을 형성할 수 있다.
도 24a 및 도 24b를 참조하면, 분리 트렌치들(112)을 형성할 수 있다. 상기 패턴 구조물(24) 상에서 상기 제4 캐핑 절연 층(103)까지 형성된 구조물을 관통할 수 있다. 상기 분리 트렌치들(112)에 의해 상기 예비 적층 구조물(ST)의 상기 하부 및 상부 수평 층들(40, 64)이 노출될 수 있다.
상기 분리 트렌치들(112)에 의해 노출되는 상기 하부 및 상부 수평 층들(40, 64)을 식각함과 아울러, 상기 하부 및 상부 패드 층들(42, 66)을 식각하여, 빈 공간들을 형성하고, 상기 빈 공간들 내에 게이트 층들(115g)을 형성할 수 있다. 상기 하부 수평 층들(40) 및 상기 하부 패드 층들(42)이 제거된 공간에 형성되는 게이트 층들은 하부 게이트 층들(115L)로 지칭할 수 있고, 상기 상부 수평 층들(64) 및 상기 상부 패드 층들(66)이 제거된 공간에 형성되는 게이트 층들은 상부 게이트 층들(115U)로 지칭할 수 있다.
예시적인 예에서, 상기 하부 및 상부 수평 층들(40, 64)은 잔존하여, 하부 및 상부 절연성 수평 층들(40a, 64a)로 형성될 수 있다. 상기 하부 및 상부 절연성 수평 층들(40a, 64a)은 절연성 수평 층들(115i)을 구성할 수 있다.
따라서, 상기 예비 하부 적층 구조물(LS)은 상기 하부 게이트 층들(115L)을 포함하는 하부 적층 구조물(LS')로 형성될 수 있다. 상기 예비 상부 적층 구조물(US)은 상기 상부 게이트 층들(115U)을 채우는 상부 적층 구조물(US')로 형성될 수 있다. 따라서, 상기 예비 적층 구조물(ST)은 적층 구조물(ST')로 형성될 수 있다.
상기 분리 트렌치들(112)을 채우는 분리 구조물들(118)을 형성할 수 있다. 예시적인 예에서, 상기 분리 구조물들(118)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 다른 예에서, 각각의 상기 분리 구조물들(118)은 상기 분리 트렌치들(112)의 측면들을 덮는 절연성 스페이서들 및 상기 분리 트렌치들(112)의 나머지 부분을 채우는 도전성 패턴들을 포함할 수 있다.
도 25a 및 도 25b를 참조하면, 상기 제4 캐핑 절연 층(103) 상에 제5 캐핑 절연 층(121)을 형성할 수 있다.
1회의 포토 공정 및 식각 공정을 포함하는 제5 반도체 공정을 진행하여, 상기 제5 캐핑 절연 층(121)을 관통하는 제4 상부 홀들을 형성할 수 있다. 상기 제4 상부 홀들은 상기 희생 게이트 콘택 플러그들(110), 상기 상부 희생 소스 콘택 부분(54b), 상기 제1 상부 희생 주변 콘택 부분(56b) 및 상기 제2 상부 희생 콘택 부분(58b)을 노출시킬 수 있다. 이어서, 상기 제4 상부 홀들은 상기 희생 게이트 콘택 플러그들(110), 상기 상부 희생 소스 콘택 부분(54b), 상기 제1 상부 희생 주변 콘택 부분(56b) 및 상기 제2 상부 희생 콘택 부분(58b)을 제거함과 아울러, 상기 하부 희생 소스 콘택 부분(54a), 상기 제1 하부 희생 주변 콘택 부분(56a) 및 상기 제2 하부 희생 콘택 부분(58a)을 식각하고, 이어서, 상기 캐핑 층(17)을 식각하여 상기 주변 패드들(15)을 노출시킬 수 있다. 따라서, 상기 제1 주변 패드들(15a)을 노출시키는 게이트 콘택 홀들(124), 상기 제2 주변 패드(15b)를 노출시키는 제1 주변 콘택 홀(128), 상기 제3 주변 패드(15c)를 노출시키는 제2 주변 콘택 홀(130), 및 상기 패턴 구조물(24)을 노출시키는 소스 콘택 홀(126)이 형성될 수 있다.
상기 게이트 확장 홀들(106E) 내에서 상기 게이트 층들(115g)의 도전성 물질 부분이 노출될때까지, 상기 버퍼 절연 패턴들(109a)을 부분 식각할 수 있다.
상기 버퍼 절연 패턴들(109a) 중에서, 상기 게이트 확장 홀들(106E) 내에 형성된 상기 버퍼 절연 패턴들(109a)은 제거될 수 있고, 상기 게이트 확장 홀들(106E) 아래에 형성된 상기 버퍼 절연 패턴들(109a)은 잔존할 수 있다.
도 26a 및 도 26b를 참조하면, 상기 게이트 콘택 홀들(124), 상기 제1 주변 콘택 홀(128), 상기 제2 주변 콘택 홀(130), 및 상기 소스 콘택 홀(126)을 각각 채우는 게이트 콘택 플러그들(136), 제1 주변 콘택 플러그(139), 제2 주변 콘택 플러그(142) 및 소스 콘택 플러그(145)를 동시에 형성할 수 있다.
상술한 실시예들에서, 상기 게이트 콘택 홀들(124)은 도 19a 및 도 19b에서 설명한 1회의 포토 공정 및 식각 공정을 포함하는 제1 반도체 공정, 도 20a 및 도 20b에서 설명한 1회의 포토 공정 및 식각 공정을 포함하는 제2 반도체 공정, 도 21a 및 도 21b에서 설명한 1회의 포토 공정 및 식각 공정을 포함하는 제4 반도체 공정, 도 25a 및 도 25b에서 설명한 1회의 포토 공정 및 식각 공정을 포함하는 제5 반도체 공정과 같이, 4회의 포토 공정을 이용하여 형성할 수 있다.
상술한 실시예들에서, 상기 제1 주변 콘택 홀(128), 상기 제2 주변 콘택 홀(130), 및 상기 소스 콘택 홀(126)은 상기 제1 반도체 공정, 상기 제2 반도체 공정, 상기 제5 반도체 공정과 같이, 3회의 포토 공정을 이용하여 형성할 수 있다.
서로 다른 단계에서 진행되는 포토 공정들에 의해서, 상기 게이트 콘택 홀들(124), 상기 제1 주변 콘택 홀(128), 상기 제2 주변 콘택 홀(130), 및 상기 소스 콘택 홀(126)의 측면 프로파일들이 결정될 수 있다. 따라서, 상기 게이트 콘택 홀들(124)은 어느 한 방향의 측면에서, 서로 다른 단계에서 진행되는 4회의 포토 공정에 의해 형성되는 3개의 변곡 부를 가질 수 있고, 상기 제1 주변 콘택 홀(128), 상기 제2 주변 콘택 홀(130), 및 상기 소스 콘택 홀(126)은 어느 한 방향의 측면에서, 서로 다른 단계에서 진행되는 3회의 포토 공정에 의해 2개의 변곡 부를 가질 수 있다. 상기 게이트 콘택 홀들(124), 상기 제1 주변 콘택 홀(128), 상기 제2 주변 콘택 홀(130), 및 상기 소스 콘택 홀(126)의 측면 프로파일들은 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142) 및 상기 소스 콘택 플러그(145)의 측면 프로파일들과 실질적으로 동일할 수 있다.
상술한 바와 같이, 여러 단계의 포토 공정 및 식각 공정을 걸쳐서 형성되는 상기 게이트 콘택 홀들(124), 상기 제1 주변 콘택 홀(128), 상기 제2 주변 콘택 홀(130), 및 상기 소스 콘택 홀(126)을 각각 채우는 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142) 및 상기 소스 콘택 플러그(145)를 동시에 형성함으로써, 상기 게이트 콘택 플러그들(136), 상기 제1 주변 콘택 플러그(139), 상기 제2 주변 콘택 플러그(142) 및 상기 소스 콘택 플러그(145)을 보다 안정적이고 보다 신뢰성 있게 형성할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 27은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 27을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 상기 데이터 저장 시스템(1000)은 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 상기 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
실시 예에서, 상기 데이터 저장 시스템(1000)은 테이터를 저장하는 전자 시스템일 수 있다.
상기 반도체 장치(1100)는 도 1 내지 도 18을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치 또는 도 19a 내지 도 26b를 참조하여 설명한 반도체 장치 형성 방법에 의해 제조된 반도체 장치일 수 있다. 상기 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
상기 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 예를 들어, 상기 제1 구조물(1100F)은 앞에서 상술한 상기 주변 회로(도 3a의 11 또는 도 17 및 도 18의 311)를 포함할 수 있다.
상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
앞에서 설명한 상기 패턴 구조물(24)은 N형의 도전형을 갖는 실리콘 층을 포함할 수 있으며, N형의 도전형을 갖는 실리콘 층은 상기 공통 소스 라인(CSL)일 수 있다.
상기 제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
앞에서 설명한 상기 게이트 층들(115g)은 상기 게이트 하부 라인들(LL1, LL2), 상기 워드라인들(WL) 및 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다.
예시적인 실시예들에서, 상기 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 하부 소거 제어 트랜지스터(LT1) 및 상기 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 상기 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다.
상기 비트라인들(BL)은 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 앞에서 설명한 상기 비트라인들(155b)일 수 있다.
상기 제1 구조물(1100F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 상기 반도체 장치(1000)는 상기 로직 회로(1130)와 전기적으로 연결되는 상기 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 반도체 장치들(1000)을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 반도체 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 반도체 장치(1100)를 제어하기 위한 제어 명령, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 반도체 장치(1100)를 제어할 수 있다.
도 28은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 28을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 데이터 저장 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 데이터 저장 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 반도체 칩들(2200) 각각은 도 1 내지 도 18을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치 또는 도 19a 내지 도 26b를 참조하여 설명한 반도체 장치 형성 방법에 의해 제조된 반도체 장치를 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 상기 반도체 칩들2200)은 입출력 패드(2210)를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 29는 본 발명의 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도들이다. 도 29은 도 28의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 28의 반도체 패키지(2003)를 절단선 V-V'선을 따라 절단한 영역을 개념적으로 나타낸다.
도 29를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)과 전기적으로 연결되는 게이트 연결 배선들(도 2a의 93b)을 포함할 수 있다. 상기 제1 구조물(3100)은 도 27의 상기 제1 구조물(1100F)을 포함할 수 있고, 상기 제2 구조물(3200)은 도 27의 상기 제2 구조물(1100S)을 포함할 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 29에서, 도면부호 1로 나타내는 반도체 장치(1)의 부분 확대 부분은 도 29의 반도체 칩들(2200)이 도 3a에서와 같은 단면 구조를 포함하도록 변형될 수 있다는 것을 설명하기 위한 것이다. 따라서, 상기 반도체 칩들(2200) 각각은 도 1 내지 도 18을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치(1) 또는 도 19a 내지 도 26b를 참조하여 설명한 반도체 장치 형성 방법에 의해 제조된 반도체 장치(1)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 패턴 구조물;
    상기 패턴 구조물 상의 제1 영역 내에서 수직 방향으로 서로 이격되며 적층되고 상기 패턴 구조물 상의 제2 영역 내로 연장되는 복수의 게이트 층들을 포함하는 적층 구조물;
    상기 제1 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물;
    상기 제2 영역 내에서, 상기 복수의 게이트 층들과 전기적으로 연결되는 복수의 게이트 콘택 플러그들; 및
    상기 복수의 게이트 층들과 이격되는 제1 주변 콘택 플러그를 포함하되,
    상기 복수의 게이트 층들은 제1 게이트 층을 포함하고,
    상기 복수의 게이트 콘택 플러그들은 상기 제1 게이트 층과 접촉하며 전기적으로 연결되는 제1 게이트 콘택 플러그를 포함하고,
    상기 복수의 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그의 각각은 도전성 갭필 패턴 및 상기 도전성 갭필 패턴의 측면 및 바닥면을 덮는 도전성 라이너 층을 포함하고,
    상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 게이트 콘택 플러그의 측면 및 상기 제1 주변 콘택 플러그의 측면 은 서로 다른 개수의 상부 변곡 부를 갖고,
    상기 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 게이트 콘택 플러그의 측면의 제1 방향에 위치하는 제1 측(side)의 상부 변곡 부 개수는 상기 제1 주변 콘택 플러그의 측면의 상기 제1 방향에 위치하는 제1 측(side)의 상부 변곡 부 개수 보다 많은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 게이트 콘택 플러그의 측면의 제1 방향에 위치하는 상기 제1 측(side)은 두 개의 상부 변곡 부들을 갖고,
    상기 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 주변 콘택 플러그의 측면의 상기 제1 방향에 위치하는 상기 제1 측(side)은 한 개의 상부 변곡 부를 갖는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 주변 콘택 플러그는 하부 주변 플러그 부분 및 상기 하부 주변 플러그 부분 상의 상부 주변 플러그 부분을 포함하고,
    각각의 상기 복수의 게이트 콘택 플러그들은 하부 게이트 플러그 부분 및 상기 하부 게이트 플러그 부분 상의 상부 게이트 플러그 부분을 포함하고,
    상기 제1 주변 콘택 플러그의 상기 측면은 상기 하부 주변 플러그 부분의 측면과 상기 상부 주변 플러그 부분의 측면 사이의 하부 변곡 부를 더 포함하고,
    상기 제1 게이트 콘택 플러그의 상기 측면은 상기 하부 게이트 플러그 부분의 측면과 상기 상부 게이트 플러그 부분의 측면 사이의 하부 변곡 부를 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 게이트 콘택 플러그의 상기 상부 게이트 플러그 부분은 상기 수직 방향으로 차례로 위치하는 제1 상부 게이트 플러그 부분, 제2 상부 게이트 플러그 부분 및 제3 상부 게이트 플러그 부분을 포함하고,
    상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 게이트 콘택 플러그의 상기 측면의 상기 제1 방향에 위치하는 상기 제1 측(side)의 상부 변곡 부는 상기 제1 상부 게이트 플러그 부분의 측면과 상기 제2 상부 게이트 플러그 부분의 측면 사이의 제1 상부 변곡 부 및 상기 제2 상부 게이트 플러그 부분의 측면과 상기 제3 상부 게이트 플러그 부분의 측면 사이의 제2 상부 변곡 부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1 주변 콘택 플러그의 상기 상부 주변 플러그 부분은 상기 수직 방향으로 차례로 위치하는 제1 상부 주변 플러그 부분 및 제2 상부 주변 플러그 부분을 포함하고,
    상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 주변 콘택 플러그의 상기 측면의 상기 제1 방향에 위치하는 상기 제1 측(side)의 상부 변곡 부는 상기 제1 상부 주변 플러그 부분의 측면과 상기 제2 상부 주변 플러그 부분의 측면 사이의 하나의 상부 변곡 부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 주변 콘택 플러그는 상기 복수의 게이트 콘택 플러그들의 상부면들과 공면을 이루는 상부면을 갖고,
    상기 제1 주변 콘택 플러그의 상기 측면의 상기 상부 변곡 부는 상기 제1 게이트 콘택 플러그의 상기 측면의 상기 제1 상부 변곡 부와 동일한 레벨에 배치되는 반도체 장치.
  7. 제 5 항에 있어서,
    주변 회로 및 상기 주변 회로와 전기적으로 연결되는 주변 패드들을 포함하는 하부 구조물을 더 포함하되,
    상기 패턴 구조물은 상기 하부 구조물 상에 배치되고,
    상기 패턴 구조물은 복수의 개구부들을 포함하고,
    상기 주변 패드들은 제1 주변 패드들 및 제2 주변 패드를 포함하고,
    상기 복수의 게이트 콘택 플러그들은 상기 적층 구조물을 관통하는 부분으로부터 하부로 연장되어 상기 복수의 개구부들을 통과하고 상기 제1 주변 패드들과 접촉하고,
    상기 제1 주변 콘택 플러그는 상기 제2 주변 패드와 접촉하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 주변 패드들 상의 캐핑 층들을 더 포함하되,
    상기 캐핑 층들은 실리콘 층을 포함하고,
    상기 복수의 게이트 콘택 플러그들은 상기 패턴 구조물과 이격되고,
    상기 복수의 게이트 콘택 플러그들은 상기 제1 주변 패드들 상의 상기 캐핑 층들을 관통하며, 상기 제1 주변 패드들과 접촉하고,
    상기 제1 주변 콘택 플러그는 상기 제2 주변 패드의 상의 상기 캐핑 층을 관통하며 상기 제2 주변 패드와 접촉하는 반도체 장치.
  9. 제 7 항에 있어서,
    제2 주변 콘택 플러그;
    상기 메모리 수직 구조물 상의 제1 비트라인 콘택 플러그;
    상기 제2 주변 콘택 플러그 상의 제2 비트라인 콘택 플러그; 및
    상기 제1 및 제2 비트라인 콘택 플러그들과 전기적으로 연결되는 비트라인을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 적층 구조물은 상기 복수의 게이트 층들과 동일한 레벨에 배치되는 절연성 수평 층들을 더 포함하고,
    상기 제2 주변 콘택 플러그는 상기 절연성 수평 층들을 관통하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 메모리 수직 구조물은 정보 저장 구조물 및 채널 물질 층을 포함하고,
    상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 메모리 수직 구조물의 측면은 적어도 하나의 상부 변곡 부를 갖고,
    상기 복수의 게이트 층들 중 상기 수직 방향으로 서로 인접하는 하부 게이트 층과 상부 게이트 층 사이의 높이 레벨에서, 상기 메모리 수직 구조물, 상기 복수의 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그의 각각의 측면들은 적어도 하나의 하부 변곡 부를 갖는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제2 영역 내에서, 상기 적층 구조물을 관통하는 지지대 수직 구조물을 더 포함하되,
    상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 지지대 수직 구조물의 측면은 적어도 하나의 상부 변곡 부를 갖고,
    상기 복수의 게이트 층들 중 상기 수직 방향으로 서로 인접하는 하부 게이트 층과 상부 게이트 층 사이의 높이 레벨에서, 상기 지지대 수직 구조물은 적어도 하나의 하부 변곡 부를 갖는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 복수의 게이트 층들과 이격되고, 상기 패턴 구조물과 접촉하는 소스 콘택 플러그를 더 포함하되,
    상기 소스 콘택 플러그는 상기 복수의 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그와 동일한 상기 도전성 갭필 패턴 및 상기 도전성 라이너 층을 포함하고,
    상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 주변 콘택 플러그의 측면은 상기 제1 주변 콘택 플러그의 측면과 동일한 개수의 상부 변곡 부를 갖는 반도체 장치.
  14. 패턴 구조물;
    상기 패턴 구조물 상의 제1 영역 내에서 수직 방향으로 서로 이격되며 적층되고 상기 패턴 구조물 상의 제2 영역 내로 연장되는 복수의 게이트 층들을 포함하는 적층 구조물;
    상기 제1 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물; 및
    상기 제2 영역 내에서, 상기 복수의 게이트 층들과 전기적으로 연결되는 복수의 게이트 콘택 플러그들을 포함하되,
    상기 적층 구조물은 하부 게이트 층들을 포함하는 하부 적층 구조물 및 상기 하부 적층 구조물 상에서 상부 게이트 층들을 포함하는 상부 적층 구조물을 포함하고,
    상기 복수의 게이트 콘택 플러그들의 각각은 도전성 갭필 패턴 및 상기 도전성 갭필 패턴의 측면 및 바닥면을 덮는 도전성 라이너 층을 포함하고,
    상기 복수의 게이트 콘택 플러그들은 상기 상부 게이트 층들 중 어느 하나의 제1 상부 게이트 층과 전기적으로 연결되는 제1 게이트 콘택 플러그 및 상기 하부 게이트 층들 중 어느 하나의 제1 하부 게이트 층과 전기적으로 연결되는 제2 게이트 콘택 플러그를 포함하고,
    상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 및 제2 게이트 콘택 플러그들 각각의 측면의 제1 방향에 위치하는 제1 측(side)은 서로 다른 높이 레벨에 위치하는 복수개의 상부 변곡 부들을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제1 게이트 콘택 플러그는 상기 제1 상부 게이트 층과 접촉하며 아래로 연장되어 상기 제1 상부 게이트 층 보다 낮은 레벨에 위치하는 게이트 층들을 관통하고,
    상기 복수의 게이트 층들 중 상기 수직 방향으로 서로 인접하는 하부 게이트 층과 상부 게이트 층 사이의 높이 레벨에서, 상기 제1 게이트 콘택 플러그의 측면은 하부 변곡 부를 갖는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제1 게이트 콘택 플러그는 수평 방향으로 연장되어 상기 제1 상부 게이트 층과 접촉하는 게이트 콘택 부분을 더 포함하고,
    상기 게이트 콘택 부분의 두께는 상기 제1 영역 내에서의 상기 게이트 층들 각각의 두께 보다 큰 반도체 장치.
  17. 제 16 항에 있어서,
    상기 게이트 콘택 부분 하부에 배치되는 버퍼 절연 패턴들을 더 포함하되,
    상기 버퍼 절연 패턴들은 상기 게이트 콘택 부분 보다 아래에 위치하는 상기 제1 게이트 콘택 플러그의 측면 상에 배치되며, 상기 게이트 콘택 부분 보다 아래에 위치하는 게이트 층들과 동일한 레벨에 배치되는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 복수의 게이트 층들과 이격되는 주변 콘택 플러그를 더 포함하되,
    상기 복수의 게이트 층들 중 상기 수직 방향으로 서로 인접하는 하부 게이트 층과 상부 게이트 층 사이의 높이 레벨에서, 상기 주변 콘택 플러그의 측면은 하부 변곡 부를 포함하고,
    상기 최상위 게이트 층 보다 높은 레벨에서, 상기 주변 콘택 플러그의 측면의 상기 제1 방향에 위치하는 제1 측(side)은 상부 변곡 부를 포함하고,
    상기 제1 및 제2 게이트 콘택 플러그들 각각의 측면의 상기 제1 방향에 위치하는 제1 측(side)의 상기 복수개의 상부 변곡 부들의 개수는 상기 주변 콘택 플러그의 측면의 상기 제1 방향에 위치하는 제1 측(side)의 상기 상부 변곡 부의 개수 보다 많은 반도체 장치.
  19. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 장치는,
    패턴 구조물;
    상기 패턴 구조물 상의 제1 영역 내에서 수직 방향으로 서로 이격되며 적층되고 상기 패턴 구조물 상의 제2 영역 내로 연장되는 복수의 게이트 층들을 포함하는 적층 구조물;
    상기 제1 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물; 및
    상기 제2 영역 내에서, 상기 복수의 게이트 층들과 전기적으로 연결되는 복수의 게이트 콘택 플러그들을 포함하고,
    상기 적층 구조물은 하부 게이트 층들을 포함하는 하부 적층 구조물 및 상기 하부 적층 구조물 상에서 상부 게이트 층들을 포함하는 상부 적층 구조물을 포함하고,
    상기 복수의 게이트 콘택 플러그들의 각각은 도전성 갭필 패턴 및 상기 도전성 갭필 패턴의 측면 및 바닥면을 덮는 도전성 라이너 층을 포함하고,
    상기 복수의 게이트 콘택 플러그들은 상기 상부 게이트 층들 중 어느 하나의 제1 상부 게이트 층과 전기적으로 연결되는 제1 게이트 콘택 플러그 및 상기 하부 게이트 층들 중 어느 하나의 제1 하부 게이트 층과 전기적으로 연결되는 제2 게이트 콘택 플러그를 포함하고,
    상기 복수의 게이트 층들 중 최상위 게이트 층 보다 높은 레벨에서, 상기 제1 및 제2 게이트 콘택 플러그들 각각의 측면의 제1 방향에 위치하는 제1 측(side)은 서로 다른 높이 레벨에 위치하는 복수개의 상부 변곡 부들을 포함하는 데이터 저장 시스템.
  20. 제 19 항에 있어서,
    상기 복수의 게이트 층들과 이격되는 주변 콘택 플러그를 더 포함하되,
    상기 제1 게이트 콘택 플러그는 상기 제1 상부 게이트 층과 접촉하며 아래로 연장되어 상기 제1 상부 게이트 층 보다 낮은 레벨에 위치하는 게이트 층들을 관통하고,
    상기 복수의 게이트 층들 중 상기 수직 방향으로 서로 인접하는 하부 게이트 층과 상부 게이트 층 사이의 높이 레벨에서, 상기 제1 게이트 콘택 플러그의 측면은 하부 변곡 부를 갖고,
    상기 복수의 게이트 층들 중 상기 수직 방향으로 서로 인접하는 하부 게이트 층과 상부 게이트 층 사이의 높이 레벨에서, 상기 주변 콘택 플러그의 측면은 하부 변곡 부를 포함하고,
    상기 최상위 게이트 층 보다 높은 레벨에서, 상기 주변 콘택 플러그의 측면의 상기 제1 방향에 위치하는 제1 측(side)은 상부 변곡 부를 포함하고,
    상기 제1 및 제2 게이트 콘택 플러그들 각각의 측면의 상기 제1 방향에 위치하는 제1 측(side)의 상기 복수개의 상부 변곡 부들의 개수는 상기 주변 콘택 플러그의 측면의 상기 제1 방향에 위치하는 제1 측(side)의 상기 상부 변곡 부의 개수 보다 많은 데이터 저장 시스템.
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