KR20210032920A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

반도체 장치 및 이를 포함하는 데이터 저장 시스템 Download PDF

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KR20210032920A
KR20210032920A KR1020200128725A KR20200128725A KR20210032920A KR 20210032920 A KR20210032920 A KR 20210032920A KR 1020200128725 A KR1020200128725 A KR 1020200128725A KR 20200128725 A KR20200128725 A KR 20200128725A KR 20210032920 A KR20210032920 A KR 20210032920A
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김호진
권영진
김준형
조성원
김정은
신중식
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삼성전자주식회사
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Abstract

반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공된다. 이 반도체 장치는 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물과 수직 방향으로 중첩하는 적층 구조물, 상기 적층 구조물은 제1 영역 내에 배치되고 및 상기 제1 영역과 인접하는 제2 영역 내로 연장되고, 상기 적층 구조물은 상기 제2 영역 내에서 계단 모양을 갖고; 상기 적층 구조물과 상기 수직 방향으로 중첩하는 패턴 구조물; 및 상기 제1 영역 내의 상기 적층 구조물을 관통하는 메모리 수직 구조물들을 포함한다. 상기 적층 구조물은 상기 제1 영역 내에서 교대로 반복적으로 적층되고, 상기 제1 영역으로부터 상기 제2 영역 내로 연장되는 층간 절연 층들 및 게이트 수평 층들을 포함하고, 상기 패턴 구조물은 상기 제1 영역 내의 상기 적층 구조물과 중첩하는 제1 패턴 및 상기 제2 영역 내의 상기 적층 구조물과 중첩하고 서로 이격되는 제2 패턴들을 포함하고, 상기 메모리 수직 구조물들은 상기 제1 패턴과 접촉하고, 상기 제2 패턴들과 이격된다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICE AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물과 수직 방향으로 중첩하는 적층 구조물, 상기 적층 구조물은 제1 영역 내에 배치되고 및 상기 제1 영역과 인접하는 제2 영역 내로 연장되고, 상기 적층 구조물은 상기 제2 영역 내에서 계단 모양을 갖고; 상기 적층 구조물과 상기 수직 방향으로 중첩하는 패턴 구조물; 및 상기 제1 영역 내의 상기 적층 구조물을 관통하는 메모리 수직 구조물들을 포함한다. 상기 적층 구조물은 상기 제1 영역 내에서 교대로 반복적으로 적층되고, 상기 제1 영역으로부터 상기 제2 영역 내로 연장되는 층간 절연 층들 및 게이트 수평 층들을 포함하고, 상기 패턴 구조물은 상기 제1 영역 내의 상기 적층 구조물과 중첩하는 제1 패턴 및 상기 제2 영역 내의 상기 적층 구조물과 중첩하고 서로 이격되는 제2 패턴들을 포함하고, 상기 메모리 수직 구조물들은 상기 제1 패턴과 접촉하고, 상기 제2 패턴들과 이격된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 반도체 기판 및 상기 반도체 기판 상의 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물 상에서, 제1 영역 내에 배치되며 상기 제1 영역과 인접하는 제2 영역으로 연장되는 적층 구조물, 상기 적층 구조물은 상기 제1 영역 내에서 교대로 반복적으로 적층되고, 상기 제1 영역으로부터 상기 제2 영역 내로 연장되는 층간 절연 층들 및 게이트 수평 층들을 포함하고, 상기 적층 구조물은 상기 제2 영역에서 계단 모양을 갖고; 상기 하부 구조물과 상기 적층 구조물 사이의 패턴 구조물; 및 상기 제1 영역 내의 상기 적층 구조물을 관통하는 메모리 수직 구조물들; 및 상기 제2 영역 내의 상기 적층 구조물을 관통하는 서포터 수직 구조물들을 포함한다. 상기 패턴 구조물은 제1 패턴 및 서로 이격되는 제2 패턴들을 포함하고. 상기 제1 패턴은 상기 메모리 수직 구조물들과 접촉하고, 상기 제2 패턴들 중 어느 하나는 상기 서포터 수직 구조물들 중 하나 또는 복수개의 서포터 수직 구조물들과 접촉한다.
본 발명의 기술적 사상의 일 실시 예에 따른 데이터 저장 시스템을 제공한다. 이 데이터 저장 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함한다. 상기 반도체 장치는, 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물과 수직 방향으로 중첩하는 적층 구조물, 상기 적층 구조물은 제1 영역 내에 배치되고 및 상기 제1 영역과 인접하는 제2 영역 내로 연장되고, 상기 적층 구조물은 상기 제2 영역 내에서 계단 모양을 갖고; 상기 적층 구조물과 상기 수직 방향으로 중첩하는 패턴 구조물; 및 상기 제1 영역 내의 상기 적층 구조물을 관통하는 메모리 수직 구조물들을 포함한다. 상기 적층 구조물은 상기 제1 영역 내에서 교대로 반복적으로 적층되고, 상기 제1 영역으로부터 상기 제2 영역 내로 연장되는 층간 절연 층들 및 게이트 수평 층들을 포함하고, 상기 패턴 구조물은 상기 제1 영역 내의 상기 적층 구조물과 중첩하는 제1 패턴 및 상기 제2 영역 내의 상기 적층 구조물과 중첩하고 서로 이격되는 제2 패턴들을 포함하고, 상기 메모리 수직 구조물들은 상기 제1 패턴과 접촉하고, 상기 제2 패턴들과 이격된다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도 및 신뢰도를 향상시킬 수 있는 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 부분 확대 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 부분 확대 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개략적으로 나타낸 부분 확대 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개략적으로 나타낸 부분 확대 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개략적으로 나타낸 부분 확대 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개략적으로 나타낸 단면도이다.
도 9a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 개략적으로 나타낸 단면도들이다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 13은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 14는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명하기로 한다.
도 1a, 도 1b, 도 2, 도 3a 및 도 3b를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다. 도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 보다 쉬운 이해를 위해서, 반도체 장치의 하나의 탑 뷰를 두 개로 나누어 나타낸 평면도들이다. 도 1a, 도 1b, 도 2, 도 3a 및 도 3b에서, 도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소들을 나타낸 평면도이고, 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소들을 나타낸 평면도이고, 도 2는 도 1a의 'A'로 표시된 부분을 확대한 영역에 도 1b의 제2 패턴들(16b)을 나타낸 부분 확대 평면도이고, 도 3a는 도 1a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3b는 도 2의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1a, 도 1b, 도 2, 도 3a 및 도 3b를 참조하면, 일 실시예에 따른 반도체 장치(1)는 하부 구조물(3), 패턴 구조물(16), 적층 구조물(29), 캐핑 절연 구조물(90), 복수의 메모리 수직 구조물들(47m), 복수의 서포터 수직 구조물들(47s), 및 복수의 분리 구조물들(71m, 71s)을 포함할 수 있다.
상기 하부 구조물(3)은 반도체 기판(5) 및 상기 반도체 기판(5) 상의 주변 회로(7), 주변 패드(11) 및 하부 절연 층(13)을 포함할 수 있다. 예를 들어, 상기 주변 회로(7)는 주변 소자(8), 상기 주변 소자(8)와 전기적으로 연결되는 주변 배선(10)을 포함할 수 있다. 상기 주변 패드(11)는 상기 주변 배선(10)과 전기적으로 연결될 수 있다. 상기 주변 소자(8)는 주변 게이트(8a) 및 주변 소스/드레인(8b)을 포함하는 트랜지스터일 수 있다.
상기 하부 절연 층(13)은 상기 반도체 기판(5) 상에서 상기 주변 소자(8), 상기 주변 배선(10) 및 상기 주변 패드(11)를 덮을 수 있다. 상기 패턴 구조물(16)은 제1 패턴(16a) 및 제2 패턴들(16b)을 포함할 수 있다. 상기 제2 패턴들(16b)은 서로 이격될 수 있다. 상기 제1 패턴(16a)은 각각의 상기 제2 패턴들(16b) 보다 큰 폭을 가질 수 있다.
일 예에서, 상기 제1 패턴(16a) 및 상기 제2 패턴들(16b)은 실리콘 층을 포함할 수 있다. 예를 들어, 상기 제1 패턴(16a) 및 상기 제2 패턴들(16b)은 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
일 예에서, 상기 제1 패턴(16a) 및 상기 제2 패턴들(16b)은 단일 층 또는 복수의 층들을 포함할 수 있다.
상기 제2 패턴들(16b)은 제1 수평 방향(X) 및 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 배열될 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제1 및 제2 패턴들(16a, 16b)의 측면들 상에 배치되는 갭필 절연 층(20)을 더 포함할 수 있다. 상기 갭필 절연 층(20)은 실리콘 산화물을 포함할 수 있다. 상기 갭필 절연 층(20)은 상기 제1 및 제2 패턴들(16a, 16b) 사이를 채울 수 있다.
상기 적층 구조물(29)은 상기 하부 구조물(3) 상에서, 제1 영역(MCA) 내에 배치되고, 상기 제1 영역(MCA)과 인접하는 제2 영역(SA)으로 연장될 수 있다.
상기 제1 영역(MCA)은 메모리 셀 어레이 영역일 수 있고, 상기 제2 영역(SA)은 계단 영역일 수 있다. 이하에서, 상기 제1 영역(MCA)은 메모리 셀 어레이 영역으로 지칭하여 설명하고, 상기 제2 영역(SA)은 계단 영역으로 지칭하여 설명하기로 한다.
상기 적층 구조물(29)은 교대로 반복적으로 적층되는 층간 절연 층들 및 수평 층들을 포함할 수 있다. 상기 적층 구조물(29)은 하부 적층 구조물(29L) 및 상기 하부 적층 구조물(29L) 상의 상부 적층 구조물(29U)을 포함할 수 있다. 예를 들어, 상기 하부 적층 구조물(29L)은 교대로 반복적으로 적층되는 하부 층간 절연 층들(32) 및 하부 수평 층들(33)을 포함할 수 있고, 상기 상부 적층 구조물(29U)은 교대로 반복적으로 적층되는 상부 층간 절연 층들(39) 및 상부 수평 층들(41)을 포함할 수 있다.
상기 적층 구조물(29)은 상기 계단 영역(SA) 내에서, 계단 모양으로 형성될 수 있다.
실시예들에서, 상기 적층 구조물(29)의 상기 계단 영역(SA) 내에서의 계단 모양은 다양한 형태일 수 있으며, 도면에 도시된 모양에 한정되지 않는다.
일 예에서, 상기 적층 구조물(29)은 게이트 적층 영역(29G) 및 복수의 절연체 적층 영역들(29I)을 포함할 수 있다. 상기 복수의 절연체 적층 영역들(29I)은 상기 적층 구조물(29)의 일부에 배치될 수 있고, 상기 적층 구조물(29)의 나머지 부분은 상기 게이트 적층 영역(29G)일 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 적층 구조물(29)을 관통하며 상기 캐핑 절연 구조물(90) 내로 연장되는 댐 구조물들(65)을 더 포함할 수 있다. 상기 댐 구조물들(65)은 상기 절연체 적층 영역들(29I)과 상기 게이트 적층 영역(29G) 사이에 개재된 부분을 포함할 수 있다. 따라서, 상기 댐 구조물들(65)은 상기 절연체 적층 영역들(29I)을 둘러쌀 수 있다.
상기 하부 수평 층들(33)은 하부 게이트 수평 층들(33G) 및 하부 절연성 수평 층들(33I)을 포함할 수 있고, 상기 상부 수평 층들(41)은 상부 게이트 수평 층들(41G) 및 상부 절연성 수평 층들(41I)을 포함할 수 있다. 상기 하부 게이트 수평 층들(33G) 및 상기 상부 게이트 수평 층들(41G)은 상기 적층 구조물(29)의 상기 게이트 적층 영역(29G) 내에 배치될 수 있고, 상기 하부 절연성 수평 층들(33I) 및 상기 상부 절연성 수평 층들(41I)은 상기 적층 구조물(29)의 상기 절연체 적층 영역들(29I) 내에 배치될 수 있다. 따라서, 상기 적층 구조물(29)에서, 상기 게이트 적층 영역(29G)은 교대로 반복적으로 적층되는 상기 층간 절연 층들(32, 39) 및 상기 게이트 수평 층들(33G, 41G)을 포함할 수 있고, 상기 절연체 적층 영역들(29I)의 각각은 교대로 반복적으로 적층되는 상기 층간 절연 층들(32, 39) 및 상기 절연성 수평 층들(33I, 41I)을 포함할 수 있다.
상기 캐핑 절연 구조물(90)은 상기 하부 구조물(3) 상에서 상기 적층 구조물(29)을 덮을 수 있다. 상기 캐핑 절연 구조물(90)은 실리콘 산화물을 포함할 수 있다.
상기 복수의 메모리 수직 구조물들(47m)은 상기 메모리 셀 영역(MCA) 내의 상기 적층 구조물(29)을 관통하고, 상기 패턴 구조물(16)의 상기 제1 패턴(16a)과 접촉할 수 있다. 상기 복수의 메모리 수직 구조물들(47m)은 상기 제1 패턴(16a)의 실리콘 층과 접촉할 수 있다.
상기 복수의 서포터 수직 구조물들(47s)은 상기 계단 영역(SA) 내의 상기 적층 구조물(29)을 관통할 수 있다. 상기 복수의 서포터 수직 구조물들(47s)은 상기 제2 패턴들(16b)의 실리콘 층과 접촉할 수 있다.
일 예에서, 상기 제2 패턴들(16b) 중 어느 하나의 제2 패턴(16b)은 상기 복수의 서포터 수직 구조물들(47s) 중 하나 또는 복수개와 접촉할 수 있다.
일 예에서, 상기 복수의 메모리 수직 구조물들(47m) 및 상기 복수의 서포터 수직 구조물들(47s)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 복수의 메모리 수직 구조물들(47m) 및 상기 복수의 서포터 수직 구조물들(47s)은 실질적으로 동일한 물질 층들을 포함할 수 있다. 다른 예에서, 상기 복수의 서포터 수직 구조물들(47s)은 상기 복수의 메모리 수직 구조물들(47m)과 다른 구조로 형성될 수 있다. 예를 들어, 상기 복수의 메모리 수직 구조물들(47m)은 채널 층을 포함하는 복수의 층들로 형성될 수 있고, 상기 복수의 서포터 수직 구조물들(47s)은 채널 층을 포함하지 않는 단일 층, 예를 들어 실리콘 산화물 기둥으로 형성될 수 있다.
상기 분리 구조물들(71m, 71s)은 상기 적층 구조물(29)을 수직 방향(Z)으로 관통하고, 상기 캐핑 절연 구조물(90) 내로 연장될 수 있다.. 상기 분리 구조물들(71m, 71s)은 주 분리 구조물들(71m) 및 보조 분리 구조물들(71s)을 포함할 수 있다. 상기 분리 구조물들(71m, 71s)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 분리 구조물들(71m, 71s)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 분리 구조물들(71m, 71s)의 각각은 도전성 패턴 및 상기 도전성 패턴의 측면 상의 절연성 패턴을 포함할 수 있다. 상기 분리 구조물들(71m, 71s)은 실질적으로 동일한 상기 제2 방향(Y)의 단면 구조를 가질 수 있다.
상기 주 분리 구조물들(71m)은 상기 메모리 셀 어레이 영역(MCA) 및 상기 계단 영역(SA)의 상기 적층 구조물(29)을 관통하며 상기 캐핑 절연 구조물(90) 내로 연장될 수 있다. 상기 주 분리 구조물들(71m)은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있고, 상기 제2 방향(Y)으로 인접할 수 있다.
상기 복수의 보조 분리 구조물들(71s)은 상기 주 분리 구조물들(71m) 중 서로 인접하며 서로 평행한 한 쌍의 주 분리 구조물들 사이에 배치될 수 있다. 각각의 상기 복수의 보조 분리 구조물들(71s)은 각각의 상기 주 분리 구조물들(71m) 보다 짧은 길이를 가질 수 있다.
상기 분리 구조물들(71m, 71s) 중 적어도 하나는 상기 갭필 절연 층(20)과 접촉할 수 있다. 상기 분리 구조물들(71m, 71s) 중 적어도 하나는 상기 제2 패턴들(16b)과 이격될 수 있다.
상기 댐 구조물들(65) 및 상기 분리 구조물들(71m, 71s)은 서로 동일한 상부면을 가질 수 있다. 상기 댐 구조물들(65)은 상기 분리 구조물들(71m, 71s)의 물질과 다른 물질을 포함할 수 있다. 예를 들어, 상기 분리 구조물들(71m, 71s)은 상기 댐 구조물들(65)은 실리콘 산화물로 형성될 수 있고, 상기 댐 구조물들(65)은 실리콘 질화물 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 다른 예에서, 상기 분리 구조물들(71m, 71s)은 상기 댐 구조물들(65)은 실질적으로 동일한 단면 구조를 가질 수 있다.
상기 게이트 수평 층들(29G, 41G)의 게이트 패드들(GP)과 접촉하여 상기 게이트 수평 층들(29G, 41G)과 전기적으로 연결되면서, 상기 캐핑 절연 구조물(90) 내로 연장되는 게이트 콘택 구조물들(86g)이 배치될 수 있다. 상기 게이트 콘택 구조물들(86g)의 각각은 하부 게이트 콘택 플러그(78g) 및 상기 하부 게이트 콘택 플러그(78g) 상의 상부 게이트 콘택 플러그(84g)를 포함할 수 있다. 상기 게이트 패드들(GP)은 상기 계단 영역(SA) 내에서 계단 모양으로 배열될 수 있다.
상기 캐핑 구조물(90) 및 상기 절연체 적층 영역들(29I)을 차례로 관통하는 주변 콘택 구조물들(86p)이 배치될 수 있다. 상기 주변 콘택 구조물들(86p)은 상기 제1 주변 패드들(11a)과 중첩할 수 있다. 상기 주변 콘택 구조물들(86p)은 상기 절연체 적층 영역들(29I)을 관통하는 부분으로부터 아래로 연장되어 상기 갭필 절연 층들(26b)을 관통하고 상기 제1 주변 패드들(11a)과 전기적으로 연결될 수 있다. 상기 주변 콘택 구조물들(86p)의 각각은 하부 주변 콘택 플러그(78p) 및 상기 하부 주변 콘택 플러그(78p) 상의 상부 주변 콘택 플러그(84p)를 포함할 수 있다.
상기 메모리 수직 구조물들(47m) 상에서 상기 메모리 수직 구조물들(47m)과 접촉하며 상부로 연장되어 상기 캐핑 구조물(90)을 관통하는 비트라인 콘택 플러그들(86b)이 배치될 수 있다.
상기 캐핑 절연 구조물(90) 상에서, 비트라인 콘택 플러그들(86b)과 전기적으로 연결되는 비트라인들(91b), 상기 주변 콘택 구조물들(86p) 및 상기 게이트 콘택 구조물들(86g)을 전기적으로 연결하는 게이트 연결 배선들(91g)이 배치될 수 있다.
다시, 도 2를 중심으로 참조하면, 상기 제2 패턴들(16b) 중 어느 하나는 상기 서포터 수직 구조물들(47s) 중 하나 또는 복수개의 서포터 수직 구조물들과 중첩할 수 있다. 상기 게이트 콘택 구조물들(86g) 중 어느 하나는 상기 제2 패턴들(16b) 중 서로 인접하는 한 쌍의 제2 패턴들 사이의 공간, 예를 들어 상기 갭필 절연 층(20)과 중첩할 수 있다. 상기 분리 구조물들(71m, 71s)은 상기 제2 패턴들(16b)과 중첩하지 않을 수 있다. 상기 분리 구조물들(71m, 71s)은 상기 갭필 절연 층(20)과 접촉할 수 있다.
실시 예에서, 상기 게이트 콘택 구조물들(86g) 중 어느 하나의 제1 게이트 콘택 구조물(86g1)은 복수개, 에를 들어 4개의 서포터 수직 구조물들(47sa, 47sb, 47sc, 47sd) 사이에 배치될 수 있다. 예를 들어, 4개의 서포터 수직 구조물들(47sa, 47sb, 47sc, 47sd) 사이의 가운데 부분에 상기 제1 게이트 콘택 구조물(86g1)이 배치될 수 있다.
반도체 공정을 진행하는 경우, 오정렬 등에 의해서 상기 게이트 콘택 구조물들(86g)은 원하는 위치에서 어느 한쪽으로 이동되어 형성될 수 있다. 예를 들어, 상기 제1 게이트 콘택 구조물(86g1)을 상기 4개의 서포터 수직 구조물들(47sa, 47sb, 47sc, 47sd) 사이의 정 가운데 형성하기 위한 포토 공정에서, 오정렬이 발생하는 경우에, 상기 제1 게이트 콘택 구조물(86g1)은 상기 4개의 서포터 수직 구조물들(47sa, 47sb, 47sc, 47sd) 사이의 정 가운데로부터 어느 한쪽으로 이동(shift)되어, 상기 4개의 서포터 수직 구조물들(47sa, 47sb, 47sc, 47sd) 중 어느 하나의 제1 서포터 수직 구조물(47sa)과 접촉하거나, 또는 두개의 제1 및 제2 서포터 수직 구조물들(47sa, 47sb)과 접촉할 수 있다. 이 경우에, 상기 서포터 수직 구조물들(47sa, 47sb, 47sc, 47sd)이 반도체 물질 층, 예를 상기 메모리 수직 구조물들(47m)의 채널 층과 동일한 물질 층을 포함하는 경우에, 상기 제1 게이트 콘택 구조물(86g1)과 상기 제1 서포터 수직 구조물(47sa)의 반도체 물질 층이 접촉될 수 있다. 여기서, 상기 제2 패턴들(16b) 중에서 상기 제1 서포터 수직 구조물(47sa)과 접촉하는 제2 패턴(16b1)은 상기 제1 서포터 수직 구조물(48sa)의 반도체 층을 통해서 상기 제1 게이트 콘택 구조물(86g1)과 전기적으로 연결될 수 있다. 상기 제2 패턴들(16b)은 서로 이격되므로, 상기 제1 게이트 콘택 구조물(86g1)은 다른 게이트 콘택 구조물들(86g)과 전기적으로 절연될 수 있다.
포토 공정의 오정렬 등에 의해서 상기 게이트 콘택 구조물들(86g)은 어느 한쪽으로 이동(shift)되어 형성됨으로써, 상기 게이트 콘택 구조물들(86g)이 상기 제2 패턴들(16b)과 접촉하는 상기 서포터 수직 구조물들(47s)과 전기적으로 단락(short)되더라도, 상기 제2 패턴들(16b)이 서로 이격되도록 배치됨으로써, 상기 게이트 콘택 구조물들(86g)은 서로 전기적으로 절연될 수 있다. 따라서, 상기 게이트 콘택 구조물들(86g)이 상기 제2 패턴들(16b)을 통하여 전기적으로 단락(short)되는 것을 방지할 수 있기 때문에, 포토 공정에서의 오정렬 등에 의해서 상기 게이트 콘택 구조물들(86g)이 어느 한쪽으로 이동(shift)되는 경우에도 반도체 장치(1)는 정상적으로 동작할 수 있다. 따라서, 반도체 장치(1)의 신뢰성을 향상시킬 수 있고, 반도체 장치(1)의 생산성을 향상시킬 수 있다.
다음으로, 도 4를 참조하여, 상기 메모리 수직 구조물(47m) 및 상기 적층 구조물(29)의 단면 구조에 대하여 설명하기로 한다. 도 4는 도 3a의 'B'로 표시된 부분을 확대한 부분 확대도이다.
도 4를 참조하면, 상기 복수의 메모리 수직 구조물(47m)은 하부 채널 층(48), 상기 하부 채널 층(48) 상의 코어 절연 패턴(55), 상기 코어 절연 패턴(55)의 측면 및 바닥면을 덮는 채널 층(53), 상기 채널 층(53)의 외측면 및 바닥면을 덮는 정보 저장 구조물(49) 및 상기 코어 절연 패턴(55) 상에서 상기 채널 층(53)과 접촉하는 패드 패턴(57)을 포함할 수 있다.
상기 하부 채널 층(48)은 에피택시얼 실리콘 층일 수 있다. 상기 하부 채널 층(48)은 상기 채널 층(53)과 접촉할 수 있다. 상기 하부 채널 층(48)은 상기 패턴 구조물(16)의 상기 제1 패턴(16a)과 접촉할 수 있다. 상기 하부 채널 층(48)의 상단은 상기 하부 게이트 수평 층들(33G) 중 최하위 하부 게이트 수평 층의 상부면 보다 높고, 차하위 하부 게이트 수평 층의 하부면 보다 낮을 수 있다.
상기 하부 채널 층(48)과 상기 하부 게이트 수평 층들(33G) 중 최하위 하부 게이트 수평 층 사이에 게이트 유전체 층(60)이 배치될 수 있다. 상기 게이트 유전체 층(60)은 실리콘 산화물로 형성될 수 있다.
상기 채널 층(53)은 반도체 물질 층으로 형성될 수 있다. 예를 들어, 상기 채널 층(53)은 실리콘 층으로 형성될 수 있다.
상기 코어 절연 패턴(55)은 실리콘 산화물 또는 저유전체(low-k dielectric)를 포함할 수 있다. 상기 코어 절연 패턴(55)은 보이드가 형성된 실리콘 산화물 또는 보이드가 형성된 저유전체(low-k dielectric)를 포함할 수 있다.
상기 정보 저장 구조물(49)은 제1 유전체 층(51a), 제2 유전체 층(51c), 및 상기 제1 유전체 층(51a)과 상기 제2 유전체 층(51c) 사이의 정보 저장 층(51b)을 포함할 수 있다. 상기 제2 유전체 층(51c)은 상기 채널 층(53)과 접촉할 수 있다. 상기 제1 유전체 층(51a)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(51b)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 정보 저장 층(51b)은 낸드 플래쉬 메모리 소자와 같은 반도체 장치에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(51b)은 차지(charge)를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 패드 패턴(57)은 도전성 물질, 예를 들어 도우프트 실리콘을 포함할 수 있다.
일 예에서, 상기 하부 게이트 수평 층들(33G) 및 상기 상부 게이트 수평 층들(41G)의 각각은 제1 게이트 층(30a) 및 제2 게이트 층(30b)를 포함할 수 있다. 상기 제1 게이트 층(30a)은 상기 제2 게이트 층(30b)의 상부면 및 하부면을 덮으며 상기 제2 게이트 층(30b)의 측면들 중 일부 측면을 덮을 수 있다. 예를 들어, 상기 제1 게이트 층(30a)은 상기 메모리 수직 구조물(47m)의 측면과 상기 제2 게이트 층(30b)의 측면 사이에 개재된 부분을 포함할 수 있다.
일 예에서, 상기 제1 게이트 층(30a)은 알루미늄 산화물 등과 같은 고유전체로 형성될 수 있고, 상기 제2 게이트 층(30b)은 도전성 물질, 예를 들어 도우프트 실리콘, 금속 질화물, 금속-반도체 화합물 또는 금속으로 형성될 수 있다.
다른 예에서, 상기 제1 게이트 층(30a)은 제1 도전성 층(e.g., TiN 등))으로 형성될 수 있고, 상기 제2 게이트 층(30b)은 상기 제1 도전성 층과 다른 제2 도전성 층(e.g., W 등)으로 형성될 수 있다.
다음으로, 도 5를 참조하여, 상기 메모리 수직 구조물(47m) 및 상기 패턴 구조물(16)의 변형 예를 설명하기로 한다. 도 5는 도 3a의 'B'로 표시된 부분을 확대한 부분 확대도이다.
변형 예에서, 도 5를 참조하면, 메모리 수직 구조물(47m')은 상기 게이트 수평 층들(33G, 41G)를 관통하는 코어 절연 패턴(55'), 상기 코어 절연 패턴(55')의 측면 및 바닥면을 덮는 채널 층(53'), 상기 채널 층(53')의 외측면 및 바닥면을 덮는 정보 저장 구조물(49')을 포함할 수 있다. 상기 채널 층(53')은 반도체 물질 층으로 형성될 수 있다. 예를 들어, 상기 채널 층(53')은 실리콘 층으로 형성될 수 있다. 상기 코어 절연 패턴(55')은 실리콘 산화물 또는 저유전체(low-k dielectric)를 포함할 수 있다. 상기 정보 저장 구조물(49')은 제1 유전체 층(51a), 제2 유전체 층(51c), 및 상기 제1 유전체 층(51a)과 상기 제2 유전체 층(51c) 사이의 정보 저장 층(51b)을 포함할 수 있다. 상기 제2 유전체 층(51c)은 상기 채널 층(53')과 접촉할 수 있다. 상기 제1 유전체 층(51a)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(51b)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 정보 저장 층(51b)은 낸드 플래쉬 메모리 소자와 같은 반도체 장치에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(51b)은 차지(charge)를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 정보 저장 구조물(49')은 수직 방향(Z)으로 이격되는 하부 정보 저장 구조물(49L) 및 상부 저장 구조물(49U)을 포함할 수 있다.
패턴 구조물(16')은 제1 패턴 층(15a), 상기 제1 패턴 층(15a) 상의 제2 패턴 층(15b) 및 상기 제2 패턴 층(15b) 상의 제3 패턴 층(15c)을 포함할 수 있다.
일 예에서, 각각의 상기 제1 패턴 층(15a), 상기 제2 패턴 층(15b) 및 상기 제3 패턴 층(15c)은 실리콘 층을 포함할 수 있다. 예를 들어, 상기 제1 패턴 층(15a), 상기 제2 패턴 층(15b) 및 상기 제3 패턴 층(15c) 중 적어도 하나는 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다.
상기 메모리 수직 구조물(47m')은 상기 제2 및 제3 패턴 층들(15b, 15c)을 관통하며 상기 제1 패턴 층(15a) 내로 연장될 수 있다. 상기 하부 정보 저장 구조물(49L)은 상기 제1 패턴 층(15a) 내에 배치될 수 있다.
상기 제2 패턴 층(15b)은 상기 메모리 수직 구조물(47m)의 상기 정보 저장 구조물(49')을 관통하며, 상기 정보 저장 구조물(49)을 상기 하부 정보 저장 구조물(49L) 및 상기 상부 정보 저장 구조물(49U)로 분할하고, 상기 채널 층(53')과 접촉할 수 있다.
다음으로, 도 6을 참조하여, 상기 제2 패턴들(16b) 및 상기 서포터 수직 구조물들(47s)의 변형 예를 설명하기로 한다. 도 6은 도 2와 같은 평면도에서, 상기 제2 패턴들(16b)의 변형 예를 나타낸 평면도이다.
변형 예에서, 도 6을 참조하면, 제2 패턴들(16b')은 상기 게이트 콘택 구조물들(86g)과 중첩하도록 배치될 수 있다. 예를 들어, 상기 제2 패턴들(16b') 중 어느 하나의 제2 패턴은 상기 콘택 구조물들(86g) 중 어느 하나의 콘택 구조물과 중첩할 수 있다. 서포터 수직 구조물들(47s)은 상기 제2 패턴들(16b')과 중첩하는 제1 서포터 수직 구조물들(47s1) 및 상기 제2 패턴들(16b') 사이의 공간과 중첩하는 제2 서포터 수직 구조물들(47s2)을 포함할 수 있다.
다음으로, 도 7을 참조하여, 상기 메모리 수직 구조물(47m) 및 상기 적층 구조물(29)의 변형 예를 설명하기로 한다. 도 7는 도 5에 대응하는 단면 구조의 변형 예를 나타낸 단면도이다.
변형 예에서, 도 7을 참조하면, 적층 구조물(29')은 하부 적층 구조물(29L) 및 상기 하부 적층 구조물(29L) 상에서, 차례로 적층되는 제1 상부 적층 구조물(29U1) 및 제2 상부 적층 구조물(29U2)을 포함하는 상부 적층 구조물(29U')을 포함할 수 있다. 예를 들어, 상기 하부 적층 구조물(29L)은 교대로 반복적으로 적층되는 하부 층간 절연 층들(32) 및 하부 수평 게이트 층들(33G)을 포함할 수 있고, 상기 제1 상부 적층 구조물(29U1)은 교대로 반복적으로 적층되는 제1 상부 층간 절연 층들(39) 및 제1 상부 수평 게이트 층들(41G)을 포함할 수 있고, 상기 제2 상부 적층 구조물(29U2)은 교대로 반복적으로 적층되는 제1 상부 층간 절연 층들(42) 및 제1 상부 수평 게이트 층들(43G)을 포함할 수 있다.
상기 적층 구조물(29')을 관통하는 메모리 수직 구조물(47m")은 상기 하부 적층 구조물(29L) 및 상기 제1 상부 적층 구조물(29U1)을 관통하는 하부 수직 부분(47L) 및 상기 제2 상부 적층 구조물(29U2)을 관통하는 상부 수직 부분(47U)을 포함할 수 있다.
상기 상부 수직 부분(47U)의 하부 영역의 폭은 상기 하부 수직 부분(47L)의 상부 영역의 폭 보다 작을 수 있다. 이와 같은 폭 크기 차이로 인하여, 상기 메모리 수직 구조물(47m)의 측면은 상기 상부 수직 부분(47U)과 상기 하부 수직 부분(47L)이 서로 인접하는 영역에서 휘어지는 부분, 즉 변곡 부(47V)를 가질 수 있다. 예를 들어, 상기 메모리 수직 구조물(47m)의 측면은 상기 하부 수직 부분(47L)의 측면과 상기 상부 수직 부분(47U)의 측면으로부터 휘어지는 부분을 가질 수 있다.
다음으로, 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기로 한다. 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 제1 구조물(101) 및 제2 구조물(201)을 포함할 수 있다. 상기 제1 구조물(101)과 상기 제2 구조물(201)은 접합되어 결합될 수 있다.
상기 제1 구조물(101)은 '하부 구조물'로 지칭될 수 있고, 상기 제2 구조물(201)은 '상부 구조물'로 지칭될 수 있다.
상기 제1 구조물(101)은 반도체 기판(105), 상기 반도체 기판(105) 상의 상기 주변 회로 및 제1 접합 패드들(160) 및 상기 반도체 기판(105) 상에서, 적어도 상기 제1 접합 패드들(160)의 측면들을 둘러싸는 제1 절연성 구조물(130)을 포함할 수 있다.
상기 주변 회로는 주변 소자들(115) 및 주변 배선(150)을 포함할 수 있다.
일 예에서, 상기 주변 소자들(115)은 상기 반도체 기판(105) 상의 활성 영역(110a) 상에 배치되는 주변 게이트(120a) 및 상기 주변 게이트(120a) 양 옆의 상기 활성 영역(110a) 내에 배치되는 주변 소스/드레인(120b)을 포함하는 트랜지스터들을 포함할 수 있다. 상기 주변 소자들(115)은 트랜지스터 등과 같은 능도 소자에 한정되지 않고, 저항 또는 커패시터 등과 같은 수동 소자를 더 포함할 수 있다. 상기 활성 영역(110a)은 상기 기판(105) 내의 소자분리 층(110s)에 의해 한정될 수 있다.
상기 주변 배선(150)은 상기 주변 소자들(115)과 상기 제1 접합 패드들(160)을 전기적으로 연결할 수 있다. 상기 제1 접합 패드들(160)은 도전성 물질, 예를 들어 구리(Cu)를 포함할 수 있다.
상기 제2 구조물(201)은 상기 제1 접합 패드들(160)과 접촉하며 접합되는 제2 접합 패드들(285) 및 상기 제1 절연성 구조물(130)과 접촉하고, 상기 제2 접합 패드들(285)의 측면들을 둘러싸는 제2 절연성 구조물(275)을 포함할 수 있다.
일 예에서, 상기 제2 구조물(201)은 패턴 구조물(209) 및 상기 패턴 구조물(209)의 측면 상의 갭필 절연 층(212)을 더 포함할 수 있다.
상기 패턴 구조물(209)은 제1 패턴(209a) 및 서로 이격되는 제2 패턴들(209b)을 포함할 수 있다. 상기 갭필 절연 층(212)은 상기 제1 및 제2 패턴들(209a, 209b) 사이를 채울 수 있다. 상기 제1 패턴(209a)은 앞에서 설명한 상기 제1 패턴(도 3a의 16a)와 실질적으로 동일할 수 있고, 상기 제2 패턴들(209b)은 앞에서 설명한 상기 제2 패턴들(도 3a의 16b)와 실질적으로 동일할 수 있다.ㅍ
상기 제2 구조물(201)은 수직 방향(Z)으로 교대로 적층되는 게이트 층들(277) 및 층간 절연 층들(224)을 포함하는 적층 구조물(221), 및 상기 적층 구조물(221)을 상기 수직 방향(Z)으로 관통하는 수직 구조물들(233)을 포함할 수 있다.
상기 적층 구조물(221)은 메모리 셀 영역(MCA) 내에 배치되고 상기 메모리 셀 영역(MCA)으로부터 상기 메모리 셀 영역(MCA)과 인접하는 계단 영역(SA)으로 연장될 수 있다.
상기 계단 영역(SA) 내의 상기 적층 구조물(221)은 계단 모양을 가질 수 있다. 예를 들어, 상기 계단 영역(SA) 내의 상기 적층 구조물(221)은 상기 제1 구조물(101)에서 상기 패턴 구조물(209)을 향하는 방향으로 낮아지는 계단 모양을 가질 수 있다. 예를 들어, 상기 계단 영역(SA) 내의 상기 적층 구조물(221)에서, 상기 게이트 층들(277)은 계단 모양으로 배열되는 게이트 패드들(GP)을 포함할 수 있다.
상기 수직 구조물들(233)은 상기 메모리 셀 영역(MCA) 내의 상기 적층 구조물(221)을 관통하는 메모리 수직 구조물들 및 상기 계단 영역(SA) 내의 상기 적층 구조물(221)을 관통하는 서포터 수직 구조물들을 포함할 수 있다.
일 예에서, 상기 수직 구조물들(233)은 도 4에서 설명한 상기 메모리 수직 구조물(47m)과 실질적으로 동일한 단면 구조 또는 도 5에서 설명한 상기 메모리 수직 구조물(47m')과 실질적으로 동일한 단면 구조일 수 있다.
일 예에서, 상기 제2 구조물(201)은 상기 적층 구조물(221)을 관통하는 분리 구조물들(248)을 더 포함할 수 있다. 상기 분리 구조물들(248)의 각각은 상기 제1 수평 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 분리 구조물들(248)은 앞에서 설명한 상기 분리 구조물들(71m, 71s)과 실질적으로 동일할 수 있다.
일 예에서, 상기 제2 구조물(201)은 비트라인 콘택 플러그(257) 및 게이트 콘택 구조물들(260)을 더 포함할 수 있다.
도 8의 도면을 기준으로 보았을 때, 상기 비트라인 콘택 플러그(257)는 상기 메모리 수직 구조물(223) 아래에서 상기 메모리 수직 구조물(223)과 전기적으로 연결될 수 있고, 상기 게이트 콘택 구조물들(260)은 상기 게이트 패드들(GP) 아래에서 상기 게이트 패드들(GP)과 전기적으로 연결될 수 있다. 상기 게이트 콘택 구조물들(260)의 각각은 제1 게이트 콘택 플러그(260a) 및 상기 제1 게이트 콘택 플러그(260a) 아래의 제2 게이트 콘택 플러그(260b)를 포함할 수 있다.
일 예에서, 상기 제2 구조물(201)은 비트라인(267) 및 게이트 배선들(269)을 더 포함할 수 있다. 상기 비트라인(267)은 상기 비트라인 콘택 플러그(257) 아래에서 상기 비트라인 콘택 플러그(257)과 전기적으로 연결될 수 있고, 상기 게이트 배선들(269)은 상기 게이트 콘택 구조물들(260) 아래에서 상기 게이트 콘택 구조물들(260)과 전기적으로 연결될 수 있다. 일 예에서, 상기 제2 구조물(201)은 비트라인 연결 배선(283a) 및 게이트 연결 배선들(283b)을 더 포함할 수 있다. 상기 비트라인 연결 배선(283a)은 상기 비트라인(267) 아래에서 상기 비트라인(267)과 전기적으로 연결될 수 있고, 상기 게이트 연결 배선들(283b)은 상기 게이트 배선들(269) 아래에서 상기 게이트 배선들(269)과 전기적으로 연결될 수 있다.
상기 제2 접합 패드들(285)은 제2 접합 패드들(285a, 285b, 285c, 285d)은 상기 비트라인 연결 배선(283a) 아래에서 상기 비트라인 연결 배선(283a)과 전기적으로 연결될 수 있고, 상기 게이트 연결 배선들(283b) 아래에서 상기 게이트 연결 배선들(283b)과 전기적으로 연결될 수 있다. . 상기 제1 접합 패드들(160) 및 상기 제2 접합 패드들(285)은 서로 동일한 도전성 물질, 예를 들어 구리(Cu)를 포함할 수 있다.
다음으로, 도 9a 내지 도 11b를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 설명하기로 한다. 도 9a 내지 도 11b에서, 도 9a, 도 10a 및 도 11a는 도 1a의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 9b, 도 10b 및 도 11b는 도 2의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 9a 및 도 9b를 참조하면, 하부 구조물(3)을 형성할 수 있다. 상기 하부 구조물(3)은 반도체 기판(5), 상기 반도체 기판(5) 상의 주변 회로(7) 및 상기 반도체 기판(5) 상에서 주변 회로(7)를 덮는 하부 절연 층(13)을 포함할 수 있다.
상기 하부 구조물(3) 상에 패턴 구조물(16)을 형성할 수 있다. 상기 패턴 구조물(16)을 형성하는 것은 실리콘 층을 포함하는 패턴 층을 형성하고, 상기 패턴 층을 패터닝하여 제1 패턴(16a) 및 제2 패턴들(16b)을 형성하는 것을 포함할 수 있다. 상기 제2 패턴들(16b)은 서로 이격될 수 있다. 상기 제1 패턴(16a)은 각각의 상기 제2 패턴들(16b) 보다 큰 폭을 가질 수 있다.
도 10a 및 도 10b를 참조하면, 상기 하부 구조물(3) 상에서 상기 패턴 구조물(16)을 덮는 절연 층을 형성하고, 상기 패턴 구조물(16)이 노출될때까지 상기 절연 층을 평탄화하여, 갭필 절연 층(20)을 형성할 수 있다.
상기 패턴 구조물(16) 및 상기 갭필 절연 층(20) 상에 예비 하부 적층 구조물(29La) 및 상기 예비 하부 적층 구조물(29La)을 덮는 제1 캐핑 절연 층을 형성할 수 있다. 상기 예비 하부 적층 구조물(29La)은 교대로 반복적으로 적층되는 하부 층간 절연 층들(32) 및 예비 하부 수평 층들(33a)을 포함할 수 있다. 상기 하부 구조물(3) 상에 예비 상부 적층 구조물(29U') 및 상기 예비 상부 적층 구조물(29Ua)을 덮는 제2 캐핑 절연 층을 형성할 수 있다. 상기 예비 상부 적층 구조물(29Ua)은 교대로 반복적으로 적층되는 상부 층간 절연 층들(39) 및 상부 수평 층들(41a)을 포함할 수 있다. 상기 제1 및 제2 캐핑 절연 층들은 서로 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 제1 및 제2 캐핑 절연 층들은 캐핑 절연 층(90a)을 구성할 수 있다.
상기 하부 및 상부 층간 절연 층들(32, 39)은 실리콘 산화물로 형성될 수 있고, 상기 예비 하부 및 상부 수평 층들(33a, 41a)은 상기 하부 및 상부 층간 절연 층들(32, 39)과 다른 절연성 물질(e.g., 실리콘 질화물 등) 또는 도전성 물질(e.g., 도우프트 실리콘, 금속 질화물, 금속-반도체 화 합물 또는 금속 등)로 형성될 수 있다.
상기 예비 하부 적층 구조물(29La) 및 상기 예비 상부 적층 구조물(29Ua)은 예비 적층 구조물(29a)을 구성할 수 있다. 상기 예비 적층 구조물(29a)의 모양은 앞에서 설명한 상기 적층 구조물(29)의 모양과 동일할 수 있다.
적어도 상기 예비 적층 구조물(29a)을 관통하는 수직 구조물들(47m, 47s)을 형성할 수 있다. 상기 수직 구조물들(47m, 47s)은 메모리 수직 구조물들(47m) 및 서포터 수직 구조물들(47s)을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b에서의 상기 캐핑 절연 층(90a) 상에 캐핑 절연 층을 추가로 형성하고, 높이가 높아진 캐핑 절연 층을 형성할 수 있다. 상기 캐핑 절연 층(90b)을 관통하며 상기 예비 적층 구조물(29a)을 관통하는 분리 트렌치들(71t)을 형성할 수 있다.
상기 분리 트렌치들(71t)은 상기 예비 적층 구조물(29a)의 상기 예비 하부 및 상부 수평 층들(33a, 41a)을 노출시킬 수 있다.
상기 분리 트렌치들(71t)에 의해 노출되는 상기 예비 하부 및 상부 수평 층들(33a, 41a)을 식각하여 빈 공간들을 형성하고, 상기 빈 공간들 내에 앞에서 설명한 것과 같은 상기 하부 및 상부 수평 게이트 층들(33G, 41G)을 형성할 수 있다.
상기 하부 및 상부 수평 게이트 층들(33G, 41G)을 형성하기 전에, 상기 예비 적층 구조물(29a)을 관통하는 댐 구조물들(65)을 형성할 수 있다. 상기 하부 및 상부 수평 게이트 층들(33G, 41G)을 형성하기 위하여, 상기 분리 트렌치들(71t)에 의해 노출되는 상기 예비 하부 및 상부 수평 층들(33a, 41a)을 식각하는 동안에, 상기 댐 구조물들(65)에 의해 둘러싸이는 상기 예비 하부 및 상부 수평 층들(33a, 41a)은 잔존하여, 하부 및 상부 절연성 수평 층들(33I, 41I)로 형성될 수 있다.
다시, 도 1a, 도 1b, 도 2, 도 3a 및 도 3b를 참조하면, 상기 분리 트렌치들(71t)을 채우는 분리 구조물들(71m, 71s)을 형성할 수 있다. 도 11a 및 도 11b에서의 상기 캐핑 절연 층(90b) 상에 캐핑 절연 층을 추가로 형성하고, 높이가 높아진 캐핑 절연 층을 형성하고, 상기 캐핑 절연 층을 관통하며 상기 하부 및 상부 수평 게이트 층들(33G, 41G)의 게이트 패드들과 전기적으로 연결되는 하부 게이트 콘택 플러그(78g)들 및 상기 주변 소자(8)의 주변 패드(11)와 전기적으로 연결되는 하부 주변 콘택 플러그(78p)를 형성할 수 있다. 이어서, 캐핑 절연 층을 형성하여, 높이가 높아진 캐핑 절연 구조물(90)을 형성할 수 있다.
상기 하부 게이트 콘택 플러그(78g) 상의 상부 게이트 콘택 플러그(84g), 상기 하부 주변 콘택 플러그(78p) 상의 상부 주변 콘택 플러그(84p), 및 상기 메모리 수직 구조물들(47m) 상의 비트라인 콘택 플러그들(86b)을 형성할 수 있다.
상기 캐핑 절연 구조물(90) 상에서, 비트라인 콘택 플러그들(86b)과 전기적으로 연결되는 비트라인들(91b), 상기 주변 콘택 구조물들(86p) 및 상기 게이트 콘택 구조물들(86g)을 전기적으로 연결하는 게이트 연결 배선들(91g)을 형성할 수 있다.
다음으로, 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 설명하기로 한다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 상기 데이터 저장 시스템(1000)은 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 상기 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
실시 예에서, 상기 데이터 저장 시스템(1000)은 테이터를 저장하는 전자 시스템일 수 있다.
상기 반도체 장치(1100)는 도 1 내지 도 11b를 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 상기 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다.
예시적인 실시예들에서, 상기 반도체 장치(1000)는 서로 접합된 두 개의 반도체 칩들을 포함할 수 있다. 예를 들어, 상기 반도체 장치(1000)에서, 상기 제1 구조물(1100F)은 하나의 반도체 칩일 수 있고, 상기 제2 구조물(1100S)은 상기 제1 구조물(1100F)과 웨이퍼 본딩 공정에 의해 접합된 하나의 반도체 칩일 수 있다. 예를 들어, 상기 제1 구조물(1100F)의 구리 물질로 형성되는 패드들과 상기 제2 구조물(1000S)의 구리 물질로 형성될 수 있는 패드들은 서로 접촉하면서 접합될 수 있다. 따라서, 상기 반도체 장치(1000)는 서로 접합된 상기 제1 및 제2 구조물들(1100F, 1100S), 즉 서로 접합된 두 개의 반도체 칩들을 포함할 수 있다.
상기 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
앞에서 설명한 상기 패턴 구조물(도 3a의 16 또는 도 8의 209)은 N형의 도전형을 갖는 실리콘 층을 포함할 수 있으며, N형의 도전형을 갖는 실리콘 층은 상기 공통 소스 라인(CSL)일 수 있다.
상기 제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
앞에서 설명한 상기 게이트 수평 층들, 예를 들어, 도 4에서와 같은 상기 게이트 수평 층들(33G, 41G)은 상기 게이트 하부 라인들(LL1, LL2), 상기 워드라인들(WL) 및 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다. 예시적인 실시예들에서, 상기 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 하부 소거 제어 트랜지스터(LT1) 및 상기 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 상기 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다.
상기 제1 연결 배선들(1115)은 앞에서 설명한 상기 게이트 콘택 구조물들(도 3a의 86g), 상기 게이트 연결 배선들(도 3a의 91g) 및 상기 주변 콘택 구조물들(도 3a의 86p)로 구성될 수 있다.
상기 비트라인들(BL)은 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 앞에서 설명한 상기 비트라인들(도 3a의 91b 및 도 8의 267)일 수 있다.
상기 제1 구조물(1100F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 상기 반도체 장치(1000)는 상기 로직 회로(1130)와 전기적으로 연결되는 상기 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 반도체 장치들(1000)을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 반도체 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 반도체 장치(1100)를 제어하기 위한 제어 명령, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 반도체 장치(1100)를 제어할 수 있다.
도 13은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 데이터 저장 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 데이터 저장 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 반도체 칩들(2200) 각각은 도 1 내지 도 11b를 참조하여 상술한 실시 예들 중 어느 하나의 실시예에 따른 반도체 장치를 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 상기 반도체 칩(들2200)은 입출력 패드(2210)를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 14는 본 발명의 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 14는 도 13의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 III-III'를 따라 절단한 영역을 개념적으로 나타낸다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 13과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
상기 반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 패턴 구조물(3205), 패턴 구조물(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(도 12의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 3a의 91a)을 포함할 수 있다. 상기 제1 구조물(3100)은 도 12의 상기 제1 구조물(1100F)을 포함할 수 있고, 상기 제2 구조물(3200)은 도 12의 상기 제2 구조물(1100S)을 포함할 수 있다. 따라서, 반도체 칩들(2200) 각각은 도 1 내지 도 11b를 참조하여 상술한 실시 예들 중 어느 하나의 실시예에 따른 반도체 장치를 포함할 수 있다.
상기 패턴 구조물(3205)은 제1 패턴(3205a) 및 서로 이격되는 제2 패턴들(3205b)을 포함할 수 있다. 상기 제1 패턴(3205a)은 도 3a에서의 상기 제1 패턴(16a)과 실질적으로 동일할 수 있고, 상기 제2 패턴들(3205b)은 도 3a에서의 상기 제2 패턴들(16b)와 실질적으로 동일할 수 있다.
상기 제1 패턴(3205a)은 공통 소스 라인(도 12의 CSL) 일 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치 MCA: 메모리 셀 영역
SA: 계단 영역 3: 하부 구조물
5: 반도체 기판 7: 주변 회로
8: 주변 트랜지스터 10: 주변 배선
11: 주변 패드 13: 하부 절연 층
16: 패턴 구조물 16a: 제1 패턴
16b: 제2 패턴들 20: 갭필 절연 층
29: 적층 구조물 29G: 게이트 적층 영역
29I: 절연체 적층 영역 33, 41: 수평 층
33G, 41G: 게이트 수평 층 33I, 41I: 절연성 수평 층
32, 39: 층간 절연 층 90: 캐핑 절연 구조물
47m: 메모리 수직 구조물 47s: 서포터 수직 구조물
71m, 71s: 분리 구조물 86g, 86p: 콘택 구조물
91a: 게이트 연결 배선 91b: 비트라인

Claims (10)

  1. 주변 회로를 포함하는 하부 구조물;
    상기 하부 구조물과 수직 방향으로 중첩하는 적층 구조물, 상기 적층 구조물은 제1 영역 내에 배치되고 및 상기 제1 영역과 인접하는 제2 영역 내로 연장되고, 상기 적층 구조물은 상기 제2 영역 내에서 계단 모양을 갖고;
    상기 적층 구조물과 상기 수직 방향으로 중첩하는 패턴 구조물; 및
    상기 제1 영역 내의 상기 적층 구조물을 관통하는 메모리 수직 구조물들을 포함하되,
    상기 적층 구조물은 상기 제1 영역 내에서 교대로 반복적으로 적층되고, 상기 제1 영역으로부터 상기 제2 영역 내로 연장되는 층간 절연 층들 및 게이트 수평 층들을 포함하고,
    상기 패턴 구조물은 상기 제1 영역 내의 상기 적층 구조물과 중첩하는 제1 패턴 및 상기 제2 영역 내의 상기 적층 구조물과 중첩하고 서로 이격되는 제2 패턴들을 포함하고,
    상기 메모리 수직 구조물들은 상기 제1 패턴과 접촉하고, 상기 제2 패턴들과 이격되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 패턴들은 실리콘 층을 포함하고,
    상기 메모리 수직 구조물들의 각각은 상기 제1 패턴의 상기 실리콘 층과 접촉하는 채널 층을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 패턴 구조물은 상기 적층 구조물과 상기 하부 구조물 사이에 배치되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 적층 구조물은 상기 패턴 구조물과 상기 하부 구조물 사이에 배치되는 부분을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제2 영역 내의 상기 적층 구조물을 관통하는 서포터 수직 구조물들을 더 포함하되,
    상기 제2 패턴들 중 어느 하나는 상기 서포터 수직 구조물들 중 하나 또는 복수개의 서포터 수직 구조물들과 접촉하는 반도체 장치.
  6. 제 1 항에 있어서,
    게이트 콘택 플러그들을 더 포함하되,
    상기 제2 영역 내의 상기 게이트 수평 층들은 계단 모양으로 배열되는 게이트 패드들을 포함하고,
    상기 게이트 콘택 플러그들은 상기 게이트 패드들 상에서 상기 게이트 패드들과 전기적으로 연결되고,
    상기 게이트 콘택 플러그들 중 어느 하나의 게이트 콘택 플러그는 상기 제2 패턴들 중 서로 인접하는 한 쌍의 제2 패턴들 사이의 공간과 중첩하는 반도체 장치.
  7. 제 1 항에 있어서,
    게이트 콘택 플러그들을 더 포함하되,
    상기 제2 영역 내의 상기 게이트 수평 층들은 계단 모양으로 배열되는 게이트 패드들을 포함하고,
    상기 게이트 콘택 플러그들은 상기 게이트 패드들 상에서 상기 게이트 패드들과 전기적으로 연결되고,
    상기 게이트 콘택 플러그들은 서로 인접하는 한 쌍의 제1 게이트 콘택 플러그 및 제2 게이트 콘택 플러그를 포함하고,
    상기 제2 패턴들은 상기 제1 및 제2 게이트 콘택 플러그들과 각각 중첩하며 서로 인접하는 한 쌍의 제2 패턴들을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 적층 구조물은 제1 적층 구조물 및 상기 제1 적층 구조물 상의 제2 적층 구조물을 포함하고,
    상기 메모리 수직 구조물은 상기 제1 적층 구조물을 관통하는 하부 수직 부분 및 상기 제2 적층 구조물을 관통하는 상부 수직 부분을 포함하고,
    상기 메모리 수직 구조물의 측면은 상기 하부 수직 부분의 측면과 상기 상부 수직 부분의 측면으로부터 휘어지는 부분을 갖는 반도체 장치.
  9. 반도체 기판 및 상기 반도체 기판 상의 주변 회로를 포함하는 하부 구조물;
    상기 하부 구조물 상에서, 제1 영역 내에 배치되며 상기 제1 영역과 인접하는 제2 영역으로 연장되는 적층 구조물, 상기 적층 구조물은 상기 제1 영역 내에서 교대로 반복적으로 적층되고, 상기 제1 영역으로부터 상기 제2 영역 내로 연장되는 층간 절연 층들 및 게이트 수평 층들을 포함하고, 상기 적층 구조물은 상기 제2 영역에서 계단 모양을 갖고;
    상기 하부 구조물과 상기 적층 구조물 사이의 패턴 구조물;
    상기 제1 영역 내의 상기 적층 구조물을 관통하는 메모리 수직 구조물들; 및
    상기 제2 영역 내의 상기 적층 구조물을 관통하는 서포터 수직 구조물들을 포함하되,
    상기 패턴 구조물은 제1 패턴 및 서로 이격되는 제2 패턴들을 포함하고.
    상기 제1 패턴은 상기 메모리 수직 구조물들과 접촉하고,
    상기 제2 패턴들 중 어느 하나는 상기 서포터 수직 구조물들 중 하나 또는 복수개의 서포터 수직 구조물들과 접촉하는 반도체 장치.
  10. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 장치는,
    주변 회로를 포함하는 하부 구조물;
    상기 하부 구조물과 수직 방향으로 중첩하는 적층 구조물, 상기 적층 구조물은 제1 영역 내에 배치되고 및 상기 제1 영역과 인접하는 제2 영역 내로 연장되고, 상기 적층 구조물은 상기 제2 영역 내에서 계단 모양을 갖고;
    상기 적층 구조물과 상기 수직 방향으로 중첩하는 패턴 구조물; 및
    상기 제1 영역 내의 상기 적층 구조물을 관통하는 메모리 수직 구조물들을 포함하고,
    상기 적층 구조물은 상기 제1 영역 내에서 교대로 반복적으로 적층되고, 상기 제1 영역으로부터 상기 제2 영역 내로 연장되는 층간 절연 층들 및 게이트 수평 층들을 포함하고,
    상기 패턴 구조물은 상기 제1 영역 내의 상기 적층 구조물과 중첩하는 제1 패턴 및 상기 제2 영역 내의 상기 적층 구조물과 중첩하고 서로 이격되는 제2 패턴들을 포함하고,
    상기 메모리 수직 구조물들은 상기 제1 패턴과 접촉하고, 상기 제2 패턴들과 이격되는 데이터 저장 시스템.
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