CN114188337A - 半导体器件和包括其的数据存储系统 - Google Patents

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CN114188337A CN202111079273.6A CN202111079273A CN114188337A CN 114188337 A CN114188337 A CN 114188337A CN 202111079273 A CN202111079273 A CN 202111079273A CN 114188337 A CN114188337 A CN 114188337A
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Abstract

本公开提供了一种半导体器件和包括其的数据存储系统。该半导体器件包括：堆叠结构，包括在下部结构上的层间绝缘层和水平层；垂直存储结构，在垂直方向上穿过堆叠结构；第一阻挡结构和第二阻挡结构，在垂直方向上穿过堆叠结构并且彼此平行；穿过堆叠结构的支撑物图案；以及穿过堆叠结构的贯穿接触插塞。第一阻挡结构包括在第一方向上排列并彼此间隔开的第一阻挡图案以及在第一方向上排列并彼此间隔开的第二阻挡图案。第一阻挡图案和第二阻挡图案中的每个包括在第一方向上延伸的线形形状。在彼此相邻的第一阻挡图案和第二阻挡图案中，第一阻挡图案的一部分在垂直于第一方向的第二方向上与第二阻挡图案的一部分相对。

Description

半导体器件和包括其的数据存储系统
技术领域
实施方式涉及半导体器件和包括其的数据存储系统。
背景技术
存储高容量数据的半导体器件可以用在数据存储系统中。为了增加半导体器件的数据存储容量，已经考虑了包括三维排列的存储单元的半导体器件。
发明内容
实施方式针对一种半导体器件，该半导体器件包括：包括外围电路的下部结构；堆叠结构，包括交替堆叠在下部结构上的层间绝缘层和水平层；垂直存储结构，在垂直方向上穿透堆叠结构；第一阻挡结构和第二阻挡结构，在垂直方向上穿透堆叠结构并且彼此平行；支撑物图案，在垂直方向上穿透堆叠结构并且与第一阻挡结构和第二阻挡结构间隔开；以及贯穿接触插塞，在第一阻挡结构和第二阻挡结构之间在垂直方向上穿透堆叠结构。第一阻挡结构可以包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在第一方向上排列并且彼此间隔开的第二阻挡图案。第一阻挡图案和第二阻挡图案中的每个包括在第一方向上延伸的线形形状。在第一阻挡图案和第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，第一阻挡图案的一部分在垂直于第一方向的第二方向上与第二阻挡图案的一部分相对。
实施方式还针对一种半导体器件，该半导体器件包括：包括外围电路的下部结构；堆叠结构，包括在下部结构上的层间绝缘层和水平层，其中层间绝缘层和水平层在堆叠结构的存储单元区域中交替堆叠，在堆叠结构的阶梯区域中从存储单元区域延伸，并且具有阶梯形状；第一主分离结构和第二主分离结构，在下部结构上穿透堆叠结构并且彼此平行；垂直存储结构，穿透堆叠结构的存储单元区域；支撑物图案，穿透堆叠结构的阶梯区域；第一阻挡结构和第二阻挡结构，在第一主分离结构和第二主分离结构之间穿透堆叠结构的阶梯区域并且彼此平行；以及贯穿接触插塞，在第一阻挡结构和第二阻挡结构之间穿透堆叠结构。水平层可以包括栅极水平层和绝缘水平层。支撑物图案可以穿过栅极水平层。贯穿接触插塞可以穿过绝缘水平层。第一阻挡结构和第二阻挡结构中的每个可以包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在第一方向上排列并且彼此间隔开的第二阻挡图案。第一阻挡图案和第二阻挡图案中的每个可以包括在第一方向上延伸的线形形状。在第一阻挡图案和第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，第一阻挡图案的一部分可以在第二方向上与第二阻挡图案的一部分相对。
实施方式还针对一种数据存储系统，该数据存储系统包括：主基板；在主基板上的控制器；以及半导体器件，在主基板上并且电连接到控制器，该半导体器件包括：下部结构，包括外围电路；堆叠结构，包括交替堆叠在下部结构上的层间绝缘层和水平层；垂直存储结构，在垂直方向上穿透堆叠结构；第一阻挡结构和第二阻挡结构，在垂直方向上穿透堆叠结构并且彼此平行；支撑物图案，在垂直方向上穿透堆叠结构并且与第一阻挡结构和第二阻挡结构间隔开；以及贯穿接触插塞，在第一阻挡结构和第二阻挡结构之间在垂直方向上穿透堆叠结构。第一阻挡结构可以包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在第一方向上排列并且彼此间隔开的第二阻挡图案。第一阻挡图案和第二阻挡图案中的每个可以包括在第一方向上延伸的线形形状。在第一阻挡图案和第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，第一阻挡图案的一部分可以在垂直于第一方向的第二方向上与第二阻挡图案的一部分相对。
附图说明
通过参照附图详细描述示例实施方式，特征对于本领域技术人员来说将变得显而易见，其中：
图1是根据一示例实施方式的半导体器件的平面图；
图2是图1所示的半导体器件的一部分的放大平面图；
图3是图2所示的半导体器件的一部分的放大平面图；
图4A是沿着图1中的线I-I'截取的截面图；
图4B是沿着图3中的线II-II'截取的截面图；
图5A是图4A所示的半导体器件的一部分的放大截面图；
图5B是图4B所示的半导体器件的一部分的放大截面图；
图5C是沿着图3中的线V-V'截取的截面图的一部分的放大截面图；
图5D是图4A所示的半导体器件的一部分的放大截面图；
图6A和图6B是图2所示的元件的一部分的平面图；
图7A至图7C是根据一示例实施方式的半导体器件的修改示例的一部分的放大平面图；
图8A至图8E是根据一示例实施方式的半导体器件的修改示例的一部分的放大平面图；
图9是根据一示例实施方式的半导体器件的修改示例的一部分的放大平面图；
图10和图11是图9所示的元件的一部分的平面图；
图12是根据一示例实施方式的半导体器件的修改示例的放大截面图；
图13是根据一示例实施方式的半导体器件的修改示例的放大截面图；
图14A是根据一示例实施方式的半导体器件的修改示例的放大平面图；
图14B是沿着图14A中的线III-III'截取的截面图；
图15是根据一示例实施方式的半导体器件的修改示例的截面图；
图16至图18B是根据一示例实施方式的制造半导体器件的方法的截面图；
图19是根据一示例实施方式的包括半导体器件的数据存储系统的示意图；
图20是根据一示例实施方式的包括半导体器件的数据存储系统的透视图；以及
图21是根据一示例实施方式的包括半导体器件的数据存储系统的截面图。
具体实施方式
下面，将参照图1至图4B描述根据一示例实施方式的半导体器件。
图1是根据一示例实施方式的半导体器件的平面图。图2是示出图1所示的部分“A”的放大平面图。图3是示出图2所示的部分“B”的放大平面图。图4A是沿着图1中的线I-I'截取的截面图。图4B是沿着图3中的线II-II'截取的截面图。
参照图1至图4B，根据一示例实施方式的半导体器件1可以包括下部结构3、堆叠结构ST、垂直存储结构54、阻挡结构68、支撑物图案65和贯穿接触插塞80。
下部结构3可以包括外围电路7。例如，下部结构3可以包括半导体基板5、在半导体基板5上的外围晶体管8、电连接到外围晶体管8的外围布线10、电连接到外围布线10的外围焊盘11、以及覆盖外围晶体管8、外围布线10和外围焊盘11的下绝缘层13。外围晶体管8可以包括外围栅极8a和外围源极/漏极8b。外围晶体管8、外围布线10和外围焊盘11可以包括在外围电路7中。
下部结构3可以进一步包括图案结构16。例如，图案结构16可以包括下图案层18、在下图案层18上彼此间隔开的第一中间图案层20和第二中间图案层21、以及在下图案层18上覆盖第一中间图案层20和第二中间图案层21的上图案层23。
在一示例实施方式中，下图案层18可以包括第一多晶硅，第一中间图案层20可以包括第二多晶硅，上图案层23可以包括第三多晶硅。例如，下图案层18、第一中间图案层20和上图案层23可以包括具有N型导电性的多晶硅。
在一示例实施方式中，上图案层23可以在第一中间图案层20和第二中间图案层21之间与下图案层18接触，并且可以部分地穿过第二中间图案层21并且可以与下图案层18接触。
在一示例实施方式中，第二中间图案层21可以包括至少两种类型的材料。例如，第二中间图案层21可以包括硅氮化物层以及覆盖硅氮化物层的上表面和下表面的硅氧化物层。在另一示例实施方式中，第二中间图案层21可以包括多晶硅层以及覆盖多晶硅层的上表面和下表面的硅氧化物层。
在一示例实施方式中，下部结构3可以包括穿过图案结构16的第一间隙填充绝缘层26a和第二间隙填充绝缘层26b以及设置在图案结构16的外侧表面上的外绝缘层26c。第一间隙填充绝缘层26a和第二间隙填充绝缘层26b以及外绝缘层26c可以包括硅氧化物。
堆叠结构ST可以包括层间绝缘层33、37和41以及水平层35、39和43。
层间绝缘层33、37和41以及水平层35、39和43可以交替堆叠在堆叠结构ST的第一区域MCA中，可以从堆叠结构ST的第一区域MCA延伸到第二区域SA，并且可以在第二区域SA中具有阶梯形状。因此，堆叠结构ST可以在第二区域SA中具有阶梯形状。
在示例实施方式中，第一区域MCA可以被称为存储单元区域，第二区域SA可以被称为阶梯区域、连接区域或接触区域。
堆叠结构ST可以包括下堆叠结构ST_L、在下堆叠结构ST_L上的第一上堆叠结构ST_U1以及在第一上堆叠结构ST_U1上的第二上堆叠结构ST_U2。
下堆叠结构ST_L可以包括交替堆叠的下层间绝缘层33和下水平层35。在下层间绝缘层33和下水平层35当中，最下面的层和最上面的层可以是下层间绝缘层33。在一示例实施方式中，在下层间绝缘层33当中，最上面的下层间绝缘层可以具有比每个其它下层间绝缘层的厚度大的厚度。
第一上堆叠结构ST_U1可以包括交替堆叠的第一上层间绝缘层37和第一上水平层39。在第一上层间绝缘层37和第一上水平层39当中，最下面的层和最上面的层可以是第一上层间绝缘层37。在一示例实施方式中，在第一上层间绝缘层37当中，最上面的第一上层间绝缘层可以具有比每个其它第一上层间绝缘层的厚度大的厚度。
第二上堆叠结构ST_U2可以包括交替堆叠的第二上层间绝缘层41和第二上水平层43。在第二上层间绝缘层41和第二上水平层43当中，最下面的层和最上面的层可以是第二上层间绝缘层41。在一示例实施方式中，在第二上层间绝缘层41当中，最上面的第二上层间绝缘层可以具有比每个其它第二上层间绝缘层的厚度大的厚度。
在一示例实施方式中，堆叠结构ST的阶梯区域SA可以包括从存储单元区域MCA在阶梯区域SA的方向上(例如，在第一方向X上)依次布置的第二上堆叠结构ST_U2的阶梯区域USa、ISa和LSa、第一上堆叠结构ST_U1的阶梯区域USb、ISb和LSb、以及下堆叠结构ST_L的阶梯区域SL2。
下堆叠结构ST_L的阶梯区域SL2可以具有在第一方向X上以第一高度差降低的阶梯形状。
在阶梯区域SA中，第一上堆叠结构ST_U1和第二上堆叠结构ST_U2可以具有基本相同的平面阶梯形状或相似的平面阶梯形状。例如，在阶梯区域SA中，第一上堆叠结构ST_U1和第二上堆叠结构ST_U2中的每个可以包括在第一方向X上依次布置的上阶梯区域USa和USb、中间阶梯区域ISa和ISb以及下阶梯区域LSa和LSb。
在第一上堆叠结构ST_U1和第二上堆叠结构ST_U2的每个中，上阶梯区域USa和USb可以包括具有在第一方向X上以第一高度差降低的阶梯形状的第一上阶梯区域US1a和US2a以及具有在第一方向X上从第一上阶梯区域US1a和US2a以第一高度差升高的阶梯形状的第二上阶梯区域US1b和US2b。
在第一上堆叠结构ST_U1和第二上堆叠结构ST_U2的每个中，下阶梯区域LSa和LSb可以包括在第一方向X上以第一高度差降低的阶梯形状。
在第一上堆叠结构ST_U1和第二上堆叠结构ST_U2的每个中，中间阶梯区域ISa和ISb可以包括在第一方向X上依次布置的第一中间阶梯区域IS1a和IS2a、阶梯连接区域CSa和CSb以及第二中间阶梯区域IS1b和IS2b。
在第一上堆叠结构ST_U1和第二上堆叠结构ST_U2的每个中，第一中间阶梯区域IS1a和IS2a可以具有设置在比第二中间阶梯区域IS1b和IS2b的水平高的水平的上表面。
第一中间阶梯区域IS1a和IS2a以及第二中间阶梯区域IS1b和IS2b可以具有在第一方向X上以比第一高度差大的第二高度差降低的阶梯形状。第一中间阶梯区域IS1a和IS2a以及第二中间阶梯区域IS1b和IS2b可以具有在垂直于第一方向X的第二方向Y上以第一高度差降低或升高的阶梯形状。
在第一上堆叠结构ST_U1和第二上堆叠结构ST_U2的每个中，阶梯连接区域CSa和CSb可以具有在第一方向X上基本上平坦且在第二方向Y上以第一高度差降低或升高的阶梯形状。
在堆叠结构ST中，下水平层35可以包括栅极水平层35G和绝缘水平层35I，第一上水平层39可以包括栅极水平层39G和绝缘水平层39I，第二上水平层43可以包括栅极水平层43G和绝缘水平层43I。例如，在一个高度水平上，水平层之一可以包括栅极水平层之一和连接到所述栅极水平层之一的至少一个绝缘水平层。
在堆叠结构ST中，在其中设置栅极水平层35G、39G和43G的区域可以被定义为栅极堆叠区域ST_G，在其中设置绝缘水平层35I、39I和43I的区域可以被定义为绝缘堆叠区域ST_I。
层间绝缘层33、37和41可以由硅氧化物形成。绝缘水平层35I、39I和43I可以由不同于层间绝缘层33、37和41的材料的绝缘材料(例如硅氮化物)形成。
阶梯区域SA可以包括绝缘堆叠区域ST_I。绝缘堆叠区域ST_I可以包括在第一方向X上依次设置并且彼此间隔开的第一绝缘堆叠区域ST_Ia和第二绝缘堆叠区域ST_Ib。
第一绝缘堆叠区域ST_Ia可以设置在下堆叠结构ST_L、第一上堆叠结构ST_U1和第二上堆叠结构ST_U2中。第二绝缘堆叠区域ST_Ib可以设置在下堆叠结构ST_L和第一上堆叠结构ST_U1中。
在下堆叠结构ST_L中，下绝缘水平层35I可以包括设置在第一绝缘堆叠区域ST_Ia中的下绝缘水平层35Ia和设置在第二绝缘堆叠区域ST_Ib中的下绝缘水平层35Ib。因此，下水平层35之一可以包括栅极水平层35G以及连接到栅极水平层35G的绝缘水平层35Ia和35Ib。
在第一上堆叠结构ST_U1中，绝缘水平层39I可以包括设置在第一绝缘堆叠区域ST_Ia中的第一上绝缘水平层39Ia和设置在第二绝缘堆叠区域ST_Ib中的第一上绝缘水平层39Ib。因此，第一上水平层39之一可以包括栅极水平层39G以及连接到栅极水平层39G的绝缘水平层39Ia和39Ib。
在第二上堆叠结构ST_U2中，绝缘水平层43I可以设置在第一绝缘堆叠区域ST_Ia中。
在堆叠结构ST的阶梯区域SA中，栅极水平层35G、39G和43G可以具有栅极焊盘区域35P、39P和43P。栅极焊盘区域35P、39P和43P可以不被另一栅极水平层覆盖。
盖绝缘结构90可以覆盖堆叠结构ST。盖绝缘结构90可以包括堆叠的硅氧化物层。
垂直存储结构54可以穿透堆叠结构ST的存储单元区域MCA。垂直存储结构54可以与图案结构16接触。垂直存储结构54可以穿过栅极水平层35G、39G和43G。
支撑物图案65可以穿透堆叠结构ST的阶梯区域SA并延伸到盖绝缘结构90中。支撑物图案65可以穿过堆叠结构ST的栅极堆叠区域ST_G的栅极水平层35G、39G和43G。
阻挡结构68可以穿透堆叠结构ST的阶梯区域SA并延伸到盖绝缘结构90中。
栅极接触插塞82可以设置成与栅极水平层35G、39G和43G的栅极焊盘区域35P、39P和43P接触，并延伸到盖绝缘结构90中。与栅极接触插塞82接触的栅极焊盘区域35P、39P和43P可以由导电材料形成。
一部分栅极接触插塞82可以是虚设栅极接触插塞82d。
贯穿接触插塞(在下文中，也被称为外围贯穿接触插塞)80可以穿透堆叠结构ST并延伸到盖绝缘结构90中。外围贯穿接触插塞80可以穿过堆叠结构ST的绝缘堆叠区域ST_I。外围贯穿接触插塞80可以包括穿过第一绝缘堆叠区域ST_Ia的外围贯穿接触插塞和穿过第二绝缘堆叠区域ST_Ib的外围贯穿接触插塞。
外围贯穿接触插塞80可以从穿过堆叠结构ST的部分向下延伸，可以穿过第一间隙填充绝缘层26a和第二间隙填充绝缘层26b，并且可以电连接到外围电路7的外围焊盘11。
在盖绝缘结构90中，可以设置电连接到垂直存储结构54的位线连接图案85a、电连接到栅极接触插塞82的栅极连接图案85b以及电连接到外围贯穿接触插塞80的外围连接图案85c。
位线93a可以设置在位线连接图案85a上。栅极连接布线93b可以设置在栅极连接图案85b和外围连接图案85c上。
垂直存储结构54可以电连接到位线93a。栅极水平层35G、39G和43G可以通过栅极接触插塞82、栅极连接布线93b和贯穿接触插塞80电连接到外围电路7。
分离结构77可以在垂直方向Z上穿透堆叠结构ST并延伸到盖绝缘结构90中。每个分离结构77可以具有在第一方向X上延伸的线形形状。
分离结构77可以包括在第二方向Y上彼此间隔开并彼此平行的第一主分离结构77m1和第二主分离结构77m2。
分离结构77可以包括设置在第一主分离结构77m1和第二主分离结构77m2之间并穿过堆叠结构ST的辅助分离结构77s。每个辅助分离结构77s可以具有比堆叠结构ST在第一方向X上的长度短的长度。辅助分离结构77s可以设置在堆叠结构ST的阶梯区域SA中，并且辅助分离结构77s中的至少一个可以延伸到堆叠结构ST的存储单元区域MCA中。
设置在分离结构77之间的上选择栅极分离图案50可以设置在存储单元区域MCA中。在栅极水平层35G、39G和43G当中，上选择栅极分离图案50可以允许栅极水平层(其可以是设置在比作为字线的栅极水平层的水平高的水平的上选择栅极线)在第二方向Y上彼此间隔开。
现在将参照图2和图3进一步描述阻挡结构68的平面形状。
参照图2和图3，阻挡结构68可以包括在第一方向X和第二方向Y上彼此间隔开的阻挡图案。一部分阻挡图案可以穿过栅极水平层35G、39G和43G。一部分阻挡图案可以穿过包括栅极水平层35G、39G和43G的栅极堆叠区域ST_G与包括绝缘水平层35I、39I和43I的绝缘堆叠区域ST_I之间的区域。
阻挡结构68可以包括彼此平行并且在第一方向X上延伸的第一阻挡结构68a和第二阻挡结构68b以及彼此平行并且在第二方向Y上延伸的第三阻挡结构68c和第四阻挡结构68d。第一至第四阻挡结构68a、68b、68c和68d可以具有四边形环形状。第一阻挡结构68a可以与第一主分离结构77m1相邻。第二阻挡结构68b可以与第二主分离结构77m2相邻。
第一阻挡结构68a可以包括在第一方向X上排列并且彼此间隔开的第一阻挡图案68a_1以及在第一方向X上排列并且彼此间隔开的第二阻挡图案68a_2。第一阻挡图案68a_1和第二阻挡图案68a_2可以以之字形图案排列。
第一阻挡图案68a_1和第二阻挡图案68a_2中的每个的至少一部分可以具有在第一方向X上延伸的线形形状。例如，第一阻挡图案68a_1和第二阻挡图案68a_2中的每个可以具有在第一方向X上延伸的条形状。
在一示例实施方式中，第一阻挡图案68a_1和第二阻挡图案68a_2可以在第二方向Y上具有相同的宽度W1。
在一示例实施方式中，第一阻挡图案68a_1中的至少一个在第一方向X上的长度L1可以与第二阻挡图案68a_2中的至少一个在第一方向X上的长度L2相同。
在第一阻挡图案68a_1和第二阻挡图案68a_2当中的彼此相邻的第一阻挡图案和第二阻挡图案中，第一阻挡图案68a_1可以包括第一部分L1a、第二部分L1b和第三部分L1c。在第一阻挡图案68a_1中，第一部分L1a和第三部分L1c可以在第二方向Y上与第二阻挡图案68a_2相对，并且第二部分L1b可以在第二方向Y上不与第二阻挡图案68a_2相对。
这里，第二部分L1b在第一方向X上的长度可以与在第一方向X上彼此相邻的第二阻挡图案68a_2之间的距离相同。
在一示例实施方式中，第一阻挡图案68a_1的与第二阻挡图案68a_2的一部分在第二方向Y上相对的部分在第一方向X上的长度可以大于支撑物图案65在第一方向X上的宽度。例如，在第一阻挡图案68a_1中，第一部分L1a和第三部分L1c中的至少一个在第一方向X上的长度可以大于支撑物图案65在第一方向X上的宽度。
在一示例实施方式中，在第一阻挡图案68a_1中，第一部分L1a和第三部分L1c中的至少一个在第一方向X上的长度可以是支撑物图案65在第一方向X上的宽度的两倍或更多倍。
在一示例实施方式中，在第一阻挡图案68a_1中，第一部分L1a和第三部分L1c中的至少一个在第一方向X上的长度可以与第二部分L1b的长度基本相同。
在一示例实施方式中，在第一阻挡图案68a_1中，第一部分L1a和第三部分L1c中的至少一个在第一方向X上的长度可以大于第二部分L1b的长度。
在一示例实施方式中，在第一阻挡图案68a_1中，第一部分L1a和第三部分L1c中的至少一个在第一方向X上的长度可以是第二部分L1b的长度的两倍或更多倍。
在一示例实施方式中，在第一阻挡图案68a_1中，第一部分L1a和第三部分L1c中的至少一个在第一方向X上的长度可以是第二部分L1b的长度的三倍或更多倍。
在一示例实施方式中，第一阻挡图案68a_1和第二阻挡图案68a_2之间的间隔d1b可以小于第一阻挡图案68a_1中的第一部分L1a和第三部分L1c中的至少一个在第一方向X上的长度。
在一示例实施方式中，第一阻挡图案68a_1和第二阻挡图案68a_2之间的间隔d1b可以小于第一阻挡图案68a_1中的第二部分L1b在第一方向X上的长度。
在一示例实施方式中，第一阻挡结构68a可以进一步包括在第一方向X上排列并且彼此间隔开的第一内部阻挡图案68a_3。第一内部阻挡图案68a_3可以与第二阻挡图案68a_2以之字形图案排列。
第二阻挡结构68b可以与第一阻挡结构68a镜像对称。例如，第二阻挡结构68b可以包括分别对应于第一阻挡结构68a的第一和第二阻挡图案68a_1和68a_2以及第一内部阻挡图案68a_3的第一和第二阻挡图案68b_1和68b_2以及第一内部阻挡图案68b_3。
第三阻挡结构68c可以设置在第一阻挡结构68a的一端与第二阻挡结构68b的一端之间。第三阻挡结构68c可以包括在第二方向Y上排列并且彼此间隔开的第一阻挡图案68c_1以及在第二方向Y上排列并且彼此间隔开的第二阻挡图案68c_2。在第三阻挡结构68c中，第一阻挡图案68c_1和第二阻挡图案68c_2可以以之字形图案排列。
这里，术语“阻挡图案”可以与术语“水平图案”互换使用。例如，在第三阻挡结构68c中，第一阻挡图案68c_1和第二阻挡图案68c_2可以分别被称为第一水平图案和第二水平图案。
第四阻挡结构68d可以与第三阻挡结构68c镜像对称。
在第三阻挡结构68c中，第一阻挡图案68c_1和第二阻挡图案68c_2中的每个可以包括在第二方向Y上延伸的线形部分。例如，在第三阻挡结构68c中，第一阻挡图案68c_1和第二阻挡图案68c_2中的每个可以具有在第二方向Y上延伸的条形状。
在第三阻挡结构68c中，第一阻挡图案68c_1可以邻近辅助分离结构77s的端部。辅助分离结构77s的端部可以与第三阻挡结构68c的第一阻挡图案68c_1的中心部分相对。例如，辅助分离结构77s之一的端部可以与第三阻挡结构68c的第一阻挡图案68c_1之一的中心部分相对。辅助分离结构77s中的至少两个具有与堆叠结构ST的设置在第一阻挡结构68a和第二阻挡结构68b之间的区域相对的端部。
阻挡结构68可以进一步包括设置在第一阻挡结构68a的边缘上的边缘阻挡图案68e。边缘阻挡图案68e可以在第一方向X上与第一阻挡结构68a的第一阻挡图案68a_1和第二阻挡图案68a_2间隔开。
下选择栅极分离图案36可以分离栅极水平层35G、39G和43G的栅极水平层35G(其可以是下选择栅极线)。下选择栅极分离图案36之一可以与辅助分离结构77s之一(例如，设置在中心部分中的辅助分离结构)的端部重叠，并且可以延伸到绝缘堆叠区域ST_I。下选择栅极分离图案36可以设置在比栅极水平层35G、39G和43G当中的栅极水平层39G和43G(其可以是字线)的水平低的水平。
在一示例实施方式中，第一阻挡图案68a_1可以与绝缘堆叠区域ST_I的绝缘水平层间隔开，并且可以与栅极堆叠区域ST_G的栅极水平层接触。
在一示例实施方式中，每个第二阻挡图案68a_2可以包括与绝缘堆叠区域ST_I的绝缘水平层接触的部分以及与栅极堆叠区域ST_G的栅极水平层接触的部分。
在一示例实施方式中，第一内部阻挡图案68a_3可以与绝缘堆叠区域ST_1的绝缘水平层接触，并且与栅极堆叠区域ST_G的栅极水平层间隔开。
与绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触的边界表面BR可以设置在阻挡结构68中，并且可以与阻挡图案之一接触。例如，边界表面BR可以包括设置在第一阻挡结构68a中并且与第二阻挡图案68a_2接触的边界表面BR1、设置在第二阻挡结构68b中并且与第二阻挡图案68b_2接触的边界表面BR2、以及设置在第三阻挡结构68c中并且与第一阻挡图案68c_1和第二阻挡图案68c_2接触的边界表面BR3。
下面，将参照图5A描述图案结构16、堆叠结构ST和垂直存储结构54的示例实施方式。
图5A是图4A所示的部分“A1a”的放大截面图。
参照图5A，在堆叠结构ST中，栅极水平层35G、39G和43G中的每个可以包括第一栅极层45和第二栅极层47。第一栅极层45可以覆盖第二栅极层47的上表面和下表面，并且可以插置于第二栅极层47和垂直存储结构54之间。
在一示例实施方式中，第一栅极层45可以包括电介质材料，第二栅极层47可以包括导电材料。例如，第一栅极层45可以包括诸如AlO的高k电介质，第二栅极层47可以包括诸如TiN、WN、Ti或W的导电材料。
在另一示例实施方式中，第一栅极层45可以包括第一导电材料(例如，TiN或W等)，第二栅极层47可以包括不同于第一导电材料的第二导电材料(例如，Ti、W等)。
在另一示例实施方式中，第一栅极层45和第二栅极层47中的每个可以由掺杂多晶硅、金属半导体化合物(例如，TiSi、TaSi、CoSi、NiSi或WSi)、金属氮化物(例如，TiN、TaN或WN)或金属(例如，Ti或W)形成。
在一示例实施方式中，在栅极水平层35G、39G和43G当中，最下面的第一下栅极水平层35g_La可以是下擦除控制栅电极，在第一下栅极水平层35g_La上的第二下栅极水平层35g_Lb可以是下选择栅电极，例如接地选择栅电极。在栅极水平层35G、39G和43G当中，第一上栅极水平层43g_Ua可以是上选择栅电极，例如串选择栅电极，在第一上栅极水平层43g_Ua上的第二上栅极水平层43g_Ub可以是上擦除控制栅电极。可以提供单个第一下栅极水平层35g_La，或者多个第一下栅极水平层35g_La可以被提供并在垂直方向Z上堆叠。可以提供单个第二上栅极水平层43g_Ub，或者多个第二上栅极水平层43g_Ub可以被提供并在垂直方向Z上堆叠。
在一示例实施方式中，在栅极水平层35G、39G和43G当中，设置在第二下栅极水平层35g_Lb和第一上栅极水平层43g_Ua之间的栅极水平层39G和43M的至少一部分可以是字线。
垂直存储结构54可以包括绝缘芯图案60、覆盖绝缘芯图案60的侧表面和底表面的沟道层58、设置在沟道层58的外侧表面和底表面上的数据存储结构56、以及在绝缘芯图案60上与沟道层58接触的焊盘图案62。
绝缘芯图案60可以包括硅氧化物。沟道层58可以包括多晶硅。焊盘图案62可以包括掺杂多晶硅、金属氮化物(例如，TiN等)、金属(例如，W等)和金属半导体化合物(例如，TiSi等)中的至少一种。
数据存储结构56可以包括第一电介质层56a、第二电介质层56c以及设置在第一电介质层56a和第二电介质层56c之间的数据存储层56b。第二电介质层56c可以与沟道层58接触，数据存储层56b可以与沟道层58间隔开。第一电介质层56a可以包括硅氧化物或掺有杂质的硅氧化物。第二电介质层56c可以包括硅氧化物和高k材料中的至少一种。数据存储层56b可以包括可在诸如闪存器件的半导体器件中存储数据的区域。例如，数据存储层56b可以包括可捕获电荷的材料，例如硅氮化物。
可由多晶硅层形成的第一中间图案层20可以穿过数据存储结构56并且可以与沟道层58接触。因此，数据存储结构56可以被第一中间图案层20分成下部56L和上部56U。
垂直存储结构54的侧表面可以在第二上堆叠结构ST_U2与第一上堆叠结构ST_U1相邻的区域中具有弯折部分54V。例如，垂直存储结构54可以包括设置在第一上堆叠结构ST1_U1中的下垂直部分54L和设置在第二上堆叠结构ST_U2中的上垂直部分54U。上垂直部分54U的下部区域的宽度可以小于下垂直部分54L的上部区域的宽度。由于宽度的差异，垂直存储结构54的侧表面可以在上垂直部分54U与下垂直部分54L相邻的区域中具有弯曲部分，即弯折部分54V。
在一示例实施方式中，垂直存储结构54可以依次穿过上图案层23和第一中间图案层20，并且可以延伸到下图案层18中。
位线连接图案85a可以与垂直存储结构54的焊盘图案62接触。
下面，将参照图5B描述阻挡结构68的示例实施方式。
图5B是图4B所示的部分“A1b”的放大截面图。
参照图5B，在阻挡结构68的阻挡图案当中，阻挡图案之一，例如第二阻挡图案68a_2，可以与堆叠结构ST的绝缘水平层35I、39I和43I以及栅极水平层35G、39G和43G接触。阻挡结构68可以依次穿过上图案层23和第二中间图案层21，并且可以延伸到下图案层18中。
在一示例实施方式中，第二中间图案层21可以包括依次堆叠的第一层19a、第二层19b和第三层19c。第二层19b可以是多晶硅层或硅氮化物层。第一层19a和第三层19c可以是硅氧化物层。
在一示例实施方式中，阻挡结构68可以由绝缘材料层形成。例如，阻挡结构68可以由硅氧化物层形成。因此，垂直存储结构54(图5A中)可以具有与阻挡结构68的截面结构不同的截面结构的材料层。
下面，将参照图5C描述支撑物图案65的示例实施方式。图5C中的支撑物图案65可以邻近图3所示的阻挡结构68设置。
图5C是沿着图3中的线V-V'截取的截面图的一部分的放大截面图。
参照图5C，支撑物图案65可以穿过堆叠结构ST的栅极水平层35G、39G和43G。支撑物图案65可以依次穿过上图案层23和第二中间图案层21，并且可以延伸到下图案层18中。
在一示例实施方式中，支撑物图案65可以由与阻挡结构68的材料相同的材料形成。例如，支撑物图案65和阻挡结构68可以包括硅氧化物。
在一示例实施方式中，支撑物图案65和阻挡结构68可以同时形成。因此，支撑物图案65和阻挡结构68可以具有设置在同一水平的上表面。
下面，将参考图5D描述外围贯穿接触插塞80的示例实施方式。
图5D是图4A所示的部分“A2”的放大截面图。
参照图5D，外围贯穿接触插塞80可以穿过堆叠结构ST的绝缘水平层35I、39I和43I，可以向下延伸，并且可以电连接到外围电路7的外围焊盘11。
现在将参照图6A描述第二下栅极水平层35g_Lb的示例实施方式，其可以是图5A中描述的下选择栅电极，例如接地选择栅电极。
图6A示出了在与图2中的平面图相对应的位置的第二下栅极水平层35g_Lb和连接到第二下栅极水平层35g_Lb的绝缘水平层35I'。
参照图6A，第二下栅极水平层35g_Lb可以包括彼此物理分离的第一接地选择栅电极层GSL_1和第二接地选择栅电极层GSL_2。彼此间隔开并电分离的第一接地选择栅电极层GSL_1和第二接地选择栅电极层GSL_2可以连接到绝缘水平层35I'。
在一示例实施方式中，第二下栅极水平层35g_Lb可以由导电材料形成，并且第一接地选择栅电极层GSL_1和第二接地选择栅电极层GSL_2可以与绝缘水平层35I'接触。
在一示例实施方式中，第二下栅极水平层35g_Lb可以包括第一栅极层45(其可以是电介质材料层)和第二栅极层47(其可以是如图5A中所描述的导电材料层)，并且第一栅极层45可以插置在第一接地选择栅电极层GSL_1和第二接地选择栅电极层GSL_2与绝缘水平层35I'(绝缘层)之间。因此，第一接地选择栅电极层GSL_1和第二接地选择栅电极层GSL_2可以通过第一栅极层45(其可以是电介质材料层)连接到绝缘水平层35I'。因此，在对应于图2中的示例的平面形状中，第二下栅极水平层35g_Lb可以被分成彼此间隔开的两个栅极水平层GSL_1和GSL_2，并且彼此间隔开的两个栅极水平层GSL_1和GSL_2可以与绝缘水平层35I'接触并连接。因此，可以在两个栅极水平层GSL_1和GSL_2与绝缘水平层35I'之间形成边界表面BR。彼此间隔开并电分离的两个栅极水平层GSL_1和GSL_2可以与第一绝缘堆叠区域ST_Ia(图1中)的绝缘水平层35I'之一和第二绝缘堆叠区域ST_Ib(图1中)的绝缘水平层35I'之一接触。因此，下堆叠结构ST_L的水平层之一，例如最上面的水平层35，可以包括彼此间隔开的栅极水平层GSL_1和GSL_2、第一绝缘堆叠区域ST_Ia(图1中)的绝缘水平层35I'和第二绝缘堆叠区域ST_Ib(图1中)的绝缘水平层35I'。
图3中描述的阻挡结构68、支撑物图案65、分离结构77和下选择栅极分离图案36可以形成为穿过第二下栅极水平层35g_Lb的开口68h、65h、77h和36h。因此，在选择栅电极层当中，第一选择栅电极层GSL_1可以围绕第一阻挡结构68a的每个第一阻挡图案68a_1(图3中)的侧表面，第二选择栅电极层GSL_2可以围绕第二阻挡结构68b的每个第一阻挡图案68b_1的侧表面。
在一示例实施方式中，在两个栅极水平层GSL_1和GSL_2与绝缘水平层35I'之间的边界表面BR可以与由穿过第二下栅极水平层35g_Lb的阻挡结构68形成的开口68h之一接触。
图6B示出了(可以是字线的栅极水平层39G和43M中的)栅极水平层43M以及与栅极水平层43M接触并连接到栅极水平层43M的绝缘水平层43I'中的一个绝缘水平层。栅极水平层43M之一可以是第n个字线层WLn。
参照图6B，栅极水平层之一WLn可以连接到绝缘水平层43I'之一，并且可以围绕绝缘水平层43I'的侧表面。栅极水平层WLn可以设置在比第一接地选择栅电极层GSL_1和第二接地选择栅电极层GSL_2的水平高的水平。
在一示例实施方式中，栅极水平层WLn可以由导电材料形成，并且栅极水平层WLn(其可以是字线)可以与绝缘水平层43I'接触。
在一示例实施方式中，栅极水平层WLn包括第一栅极层45(其可以是电介质材料层)和第二栅极层47(其可以是如图5A中描述的导电材料层)。第二栅极层47可以被定义为字线，第一栅极层45可以插置于字线和绝缘水平层43I'之间。
图3所示的阻挡结构68、支撑物图案65和分离结构77可以是穿过栅极水平层WLn的开口68h、65h和77h。
在一示例实施方式中，栅极水平层WLn和绝缘水平层43I'之间的边界表面BR可以与通过阻挡结构68的穿过而形成的开口68h之一接触。
栅极水平层WLn可以在第一方向X上的一端上具有栅极焊盘区域GP。栅极焊盘区域GP可以电连接到栅极接触插塞82。
因此，栅极水平层之一(即，字线层之一WLn)可以在垂直方向Z上与可以是接地选择栅电极的两个栅极水平层GSL_1和GSL_2重叠。
在一示例实施方式中，栅极水平层39G之一是设置在第一上堆叠结构ST_U1的下部区域中的字线。在这种情况下，水平层39的绝缘水平层39I可以包括第一绝缘堆叠区域ST_Ia(图1中)的绝缘水平层39I和第二绝缘堆叠区域ST_Ib(图1)的绝缘水平层39I。
在一示例实施方式中，栅极水平层之一是设置在第一上堆叠结构ST_U1的上部区域中或第二上堆叠结构ST_U2中的字线。在这种情况下，包括字线的水平层39或43可以包括字线层WLn和第一绝缘堆叠区域ST_Ia(图1)的绝缘水平层39I或43I。因此，在设置在第一主分离结构77m1和第二主分离结构77m2之间的水平层35、39和43当中，设置在第一水平的第一水平层35可以包括栅极水平层GSL_1和GSL_2(图6A中)(其可以是选择栅电极)、第一绝缘堆叠区域ST_Ia(图1中)的绝缘水平层35I(图4A中)和第二绝缘堆叠区域ST_Ib(图1中)的绝缘水平层35I(图4A中)。设置在高于第一水平的第二水平的第二水平层39可以包括栅极水平层39G(图4A中的栅极水平层39G当中的设置在下部区域中的栅极水平层39G)(其可以是第一字线之一)、第一绝缘堆叠区域ST_Ia(图1中)的绝缘水平层39I(图4A中)和第二绝缘堆叠区域ST_Ib(图1中)的绝缘水平层39I(图4A中)。设置在高于第二水平的第三水平的第三水平层43可以包括栅极水平层43G(图4A中的栅极水平层43G当中的可以是字线的栅极水平层43G)(其可以是第二字线之一)、第一绝缘堆叠区域ST_Ia(图1中)的绝缘水平层43I(图4A中)和第二绝缘堆叠区域ST_Ib(图1中)的绝缘水平层43I(图4A中)。
下面，将参照图7A至图7C描述与图3中描述的绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触的边界表面BR的修改示例。
图7A至图7C是根据一示例实施方式的半导体器件的修改示例的一部分的放大平面图。
在一修改示例中，参照图7A，边界表面BRa(其与绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触)可以设置在第一阻挡结构68a的第二阻挡图案68a_2与第一内部阻挡图案68a_3之间。
在另一修改示例中，参照图7B，边界表面BRb(其与绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触)可以设置在第一内部阻挡图案68a_3中的相邻第一内部阻挡图案之间。
在另一修改示例中，参照图7C，边界表面BRc(其与绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触)可以与第一内部阻挡图案68a_3中的相邻第一内部阻挡图案的侧表面接触，并且可以朝向贯穿接触插塞80凹入。
在一示例实施方式中，栅极堆叠区域ST_G的栅极水平层可以填充阻挡结构68的阻挡图案之间的区域，可以穿过阻挡结构68，并且可以从阻挡结构68在朝向贯穿接触插塞80的方向上突出。
下面，将参照图8A至图8E描述图3中描述的阻挡结构68的各种修改示例。
图8A至图8E是根据一示例实施方式的半导体器件的修改示例的一部分的放大平面图。
在一修改示例中，参照图8A，第一阻挡结构168a可以包括分别对应于图3中描述的第一阻挡结构68a的第一阻挡图案68a_1和第二阻挡图案68a_2的第一阻挡图案168a_1和第二阻挡图案168a_2。
第二阻挡结构168b可以与第一阻挡结构168a镜像对称。第三阻挡结构168c可以包括第一阻挡图案168c_1(具有在第二方向Y上延伸的条形状)和第二阻挡图案168c_2(具有在第二方向Y上延伸的条形状并且与第一阻挡图案168c_1以之字形图案排列)。
图3中描述的边缘阻挡图案68e当中的边缘阻挡图案之一168e1可以连接到第三阻挡结构168c的阻挡图案之一，并且另一边缘阻挡图案168e2可以与第三阻挡结构168c间隔开。
边界表面BRd(其与绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触)可以与第一至第三阻挡结构168a、168b和168c接触。
在一修改示例中，参照图8B，第一阻挡结构68a'可以包括分别对应于第一阻挡结构68a的第一阻挡图案68a_1、第二阻挡图案68a_2和第一内部阻挡图案68a_3的第一阻挡图案68a_1'、第二阻挡图案68a_2'和第一内部阻挡图案68a_3'。第二阻挡图案68a_2'和第一内部阻挡图案68a_3'中的每个可以具有比第一阻挡图案68a_1'中的每个的长度大的长度。
第二阻挡结构68b'可以与第一阻挡结构68a'镜像对称。第三阻挡结构68c'可以包括第一阻挡图案68c_1'(具有在第二方向Y上延伸的条形状)和第二阻挡图案68c_2'(具有在第二方向Y上延伸的条形状并且与第一阻挡图案68c_1'以之字形图案排列)。
边界表面BR'(其与绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触)可以与第一至第三阻挡结构68a'、68b'和68c'接触。
在一修改示例中，参照图8C，第一阻挡结构268a可以包括在第一方向X上排列的第一阻挡图案268a_1、在第一方向X上排列的第二阻挡图案268a_2、在第一方向X上排列的第三阻挡图案268a_3和在第一方向X上排列的第四阻挡图案268a_4。
第一阻挡图案268a_1和第一主分离结构77m1之间的间距可以与第二阻挡图案268a_2和第一主分离结构77m1之间的间距基本相同。第三阻挡图案268a_3和第一主分离结构77m1之间的间距可以与第四阻挡图案268a_4和第一主分离结构77m1之间的间距基本相同。第一阻挡图案268a_1和第一主分离结构77m1之间的间距可以小于第三阻挡图案268a_3和第一主分离结构77m1之间的间距。
在彼此相邻的第一阻挡图案268a_1和第二阻挡图案268a_2中，第一阻挡图案268a_1可以包括具有在第一方向X上延伸的条形状的第一水平部分268H1和从第一水平部分268H1的一部分在第二方向Y上延伸以与第一主分离结构77m1间隔开的第二水平部分268V1。第一水平部分268H1可以包括在第二方向Y上与第二阻挡图案268a_2相对的第一部分268H1a和在第二方向Y上不与第二阻挡图案268a_2相对的第二部分268H1b。第二水平部分268V1可以从第二部分268H1b延伸。
第二阻挡图案268a_2可以包括具有在第一方向X上延伸的条形状的第一水平部分268H2和在第二方向Y上从第一水平部分268H2的一部分朝向第一主分离结构77m1延伸的第二水平部分268V2。第一水平部分268H2可以包括在第二方向Y上与第一阻挡图案268a_1相对的第一部分268H2a和在第二方向Y上不与第一阻挡图案268a_1相对的第二部分268H2b。第二水平图案268V2可以从第二部分268H2b延伸。
在彼此相邻的第三阻挡图案268a_3和第四阻挡图案268a_4中，第三阻挡图案268a_3可以包括具有在第一方向X上延伸的条形状的第一水平部分268H3和从第一水平部分268H3的一部分在第二方向Y上延伸以与第一主分离结构77m1间隔开的第二水平部分268V3。第一水平部分268H3可以包括在第二方向Y上与第四阻挡图案268a_4相对的第一部分268H3a和在第二方向Y上不与第四阻挡图案268a_4相对的第二部分268H3b。第二水平图案268V3可以从第二部分268H3b延伸。
第四阻挡图案268a_4可以包括具有在第一方向X上延伸的条形状的第一水平部分268H4和在第二方向Y上从第一水平部分268H4的一部分朝向第一主分离结构77m1延伸的第二水平部分268V4。第一水平部分268H4可以包括在第二方向Y上与第三阻挡图案268a_3相对的第一部分268H4a和在第二方向Y上不与第三阻挡图案268a_3相对的第二部分268H4b。第二水平图案268V4可以从第二部分268H4b延伸。
第一阻挡图案268a_1的第二水平部分268V1可以与第三阻挡图案268a_3的第一部分268H3a相对。第四阻挡图案268a_4的第二水平部分268V4可以与第二阻挡图案268a_2的第一部分268H2a相对。
第二阻挡结构268b可以与第一阻挡结构268a镜像对称。第三阻挡结构268c可以包括第一阻挡图案268c_1和第二阻挡图案268c_2，分别对应于图3中描述的第三阻挡结构68c的第一阻挡图案68c_1和第二阻挡图案68c_2。
在第一阻挡结构268a的边缘上在第一方向X上设置的边缘阻挡图案268e中的至少一个可以连接到第三阻挡结构268c的第一阻挡图案268c_1和第二阻挡图案268c_2中的至少一个。
边界表面BRe(其与绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触)可以与第一至第三阻挡结构268a、268b和268c接触。
在修改示例中，参照图8D，第一阻挡结构368a可以包括在第一方向X上排列的第一阻挡图案368a_1、在第一方向X上排列的第二阻挡图案368a_2、在第一方向X上排列的第三阻挡图案368a_3和在第一方向X上排列的第四阻挡图案368a_4。
第一阻挡图案368a_1和第一主分离结构77m1之间的间距可以与第二阻挡图案368a_2和第一主分离结构77m1之间的间距基本相同。第三阻挡图案368a_3和第一主分离结构77m1之间的间距可以与第四阻挡图案368a_4和第一主分离结构77m1之间的间距基本相同。第一阻挡图案368a_1和第一主分离结构77m1之间的间距可以小于第三阻挡图案368a_3和第一主分离结构77m1之间的间距。
第一阻挡图案368a_1之一可以包括具有在第一方向X上延伸的条形状的第一水平部分368H1和从第一水平部分368H1的一部分在第二方向Y上延伸以与第一主分离结构77m1间隔开的第二水平部分368V1。第一水平部分368H1可以包括在第二方向Y上与第二阻挡图案368a_2相对的第一部分368H1a和第三部分368H1c以及在第二方向Y上不与第二阻挡图案368a_2相对的第二部分368H1b。第二水平部分368V1可以从第二部分368H1b延伸。第二部分368H1b可以设置在第一部分368H1a和第三部分368H1c之间。
第二阻挡图案368a_2之一可以包括具有在第一方向X上延伸的条形状的第一水平部分368H2和在第二方向Y上从第一水平部分368H2的一部分朝向第一主分离结构77m1延伸的第二水平部分368V2。第一水平部分368H2可以包括在第二方向Y上与第一阻挡图案368a_1相对的第一部分368H2a和第三部分368H2c以及在第二方向Y上不与第一阻挡图案368a_1相对的第二部分368H2b。第二水平部分368V2可以从第二部分368H2b延伸。第二部分368H2b可以设置在第一部分368H2a和第三部分368H2c之间。
第三阻挡图案368a_3可以具有与第一阻挡图案368a_1的形状相同的形状，第四阻挡图案368a_4可以具有与第二阻挡图案368a_2的形状相同的形状。
第二阻挡结构368b可以与第一阻挡结构368a镜像对称。第三阻挡结构368c可以包括分别与图3中描述的第三阻挡结构68c的第一阻挡图案68c_1和第二阻挡图案68c_2对应的第一阻挡图案368c_1和第二阻挡图案368c_2。
在第一阻挡结构368a的边缘上在第一方向X上设置的边缘阻挡图案368e中的至少一个可以连接到第三阻挡结构368c的第一阻挡图案368c_1和第二阻挡图案368c_2中的至少一个。
与绝缘堆叠区域ST_I的绝缘水平层和栅极堆叠区域ST_G的栅极水平层接触的边界表面BRf可以与第一至第三阻挡结构368a、368b和368c接触。
在一修改示例中，参照图8E，第一阻挡结构468a可以包括在第一方向X上排列的第一阻挡图案468a_1和在第一方向X上排列的第二阻挡图案468a_2
第一阻挡图案468a_1之一可以包括具有条形状并且彼此平行的第一水平部分468H1和468H2以及将第一水平部分468H1和468H2彼此连接的第二水平部分468V。
第一水平部分468H1和468H2可以具有在第一方向X上延伸的条形状，并且可以在第二方向Y上间隔开。第二水平部分468V可以具有从第一水平部分468H1和468H2的中心部分在第二方向Y上延伸的条形状。
第二阻挡图案468a_2可以具有条形状，包括不与第一阻挡图案468a_1相对的第一部分和延伸到第一水平部分468H1和468H2之间的区域并与第二水平部分468V相对的第二部分。
每个第一水平部分468H1和468H2可以包括与第二阻挡图案468a_2相对的第一部分468H1a和第三部分468H1c以及不与第二阻挡图案468a_2相对并且设置在第一部分468H1a和第三部分468H1c之间的第二部分468H1b。第二水平部分468V可以从第二部分468H1b延伸。
第二阻挡结构468b可以与第一阻挡结构468a镜像对称。第三阻挡结构468c可以包括分别与图3中描述的第三阻挡结构68c的第一阻挡图案68c_1和第二阻挡图案68c_2对应的第一阻挡图案468c_1和第二阻挡图案468c_2。
在第一阻挡结构468a的边缘上在第一方向X上设置的边缘阻挡图案468e中的至少一个可以连接到第三阻挡结构468c的第一阻挡图案468c_1和第二阻挡图案468c_2中的至少一个。
边界表面BRg(其与绝缘堆叠区域ST_I的绝缘水平层以及栅极堆叠区域ST_G的栅极水平层接触)可以与第一至第三阻挡结构468a、468b和468c接触。
下面，将参照图9描述图2所示的平面形状的修改示例。
图9是与图2中的平面图对应的平面图。
参照图9，辅助分离结构177s可以设置在第一主分离结构77m1和第二主分离结构77m2之间。栅极堆叠区域ST_G和由栅极堆叠区域ST_G围绕的绝缘堆叠区域ST_I可以设置在第一主分离结构77m1和第二主分离结构77m2之间。
辅助分离结构177s之一可以延伸到绝缘堆叠区域ST_I和第一主分离结构77m1之间的区域。其它辅助分离结构177s可以具有与绝缘堆叠区域ST_I相对的端部。
阻挡结构568可以设置在第一辅助分离结构177sa和第二主分离结构77m2之间。阻挡结构568可以与具有如图2和图8A至图8E中描述的各种形状的阻挡结构之一相同。
附加支撑物图案165可以设置在第一辅助分离结构177sa和第一主分离结构77m1之间。每个附加支撑物图案165可以具有在第一方向X上延伸的条形状。每个附加支撑物图案165可以具有比每个支撑物图案65在第一方向X上的宽度大的长度。
类似于图2和图3中描述的下选择栅极分离图案36，可以设置下选择栅极分离图案136(其可以将栅极水平层35G(即，栅极水平层35G、39G和43G当中的下选择栅极线)分成三层)。下选择栅极分离图案136之一可以与辅助分离结构177s之一(即，设置在中心部分中的辅助分离结构)的端部重叠，并且可以延伸到绝缘堆叠区域ST_I。下选择栅极分离图案136可以设置在比栅极水平层35G、39G和43G当中的栅极水平层39G和43G(其可以是字线)的水平低的水平。
现在将参照图10描述第二下栅极水平层35g_Lb的示例实施方式，其可以是参照图5A描述的接地选择栅电极。
图10示出了在对应于图9的平面图中的示例的位置的第二下栅极水平层35g_Lb和连接到第二下栅极水平层35g_Lb的绝缘水平层35I”。
参照图10，第二下栅极水平层35g_Lb可以包括第一接地选择栅电极GSL_1a、第二接地选择栅电极GSL_1b和第三接地选择栅电极GSL_1c，其可以彼此物理分离。第二接地选择栅电极GSL_1b和第三接地选择栅电极GSL_1c(彼此间隔开并且彼此分离)可以连接到绝缘水平层35I”。第一接地选择栅电极GSL_1a可以与绝缘水平层35I”间隔开。
在一示例实施方式中，第二下栅极水平层35g_Lb可以由导电材料形成。在这种情况下，第二接地选择栅电极GSL_1b和第三接地选择栅电极GSL_1c可以与绝缘水平层35I”接触。
在一示例实施方式中，第二下栅极水平层35g_Lb包括第一栅极层45(其可以是电介质材料层)和第二栅极层47(其可以是如图5A中描述的导电材料层)。第一栅极层45可以插置在第二接地选择栅电极GSL_1b和第三接地选择栅电极GSL_1c与绝缘水平层35I”之间。因此，第二接地选择栅电极GSL_1b和第三接地选择栅电极GSL_1c可以通过第一栅极层45连接到绝缘水平层35I”，第一栅极层45可以是电介质材料层。
图9中的阻挡结构568、支撑物图案65、附加支撑物图案165、辅助分离结构177s和下选择栅极分离图案136可以是穿透第二下栅极水平层35g_Lb的开口568h、65h、165h、177h和136h。
图11是示出栅极水平层39G和43M(其可以是字线)当中的栅极水平层43M之一以及与栅极水平层43M接触并连接到栅极水平层43M的绝缘水平层43I'之一的平面图。栅极水平层43M可以是第n个字线层WLn'。
参照图11，栅极水平层WLn'可以连接到绝缘水平层43I'并且可以围绕绝缘水平层43I'的侧表面。
在一示例实施方式中，栅极水平层WLn'可以由导电材料形成。在这种情况下，栅极水平层WLn'(其可以是字线)可以与绝缘水平层43I'接触。
在一示例实施方式中，栅极水平层WLn'可以包括第一栅极层45(其可以是电介质材料层)和第二栅极层47(其可以是如图5A中描述的导电材料层)。在这种情况下，第二栅极层47可以被定义为字线，并且第一栅极层45可以插置于字线与所述绝缘水平层43I'之一之间。
图9中描述的阻挡结构568、支撑物图案65、附加支撑物图案165和辅助分离结构177s可以是穿过栅极水平层WLn'的开口168h、65h、165h和177h。
栅极水平层WLn'可以在第一方向X上的一端具有栅极焊盘区域GP。栅极焊盘区域GP可以电连接到栅极接触插塞82。
因此，栅极水平层之一(即，字线WLn'之一)可以与三个栅极水平层(即，三个接地选择栅电极GSL_1a、GSL_1b和GSL_1c)重叠。
现在将参照图12描述图5B中描述的阻挡结构68的修改示例。
图12是图5B的放大截面图中示出的阻挡结构68的修改示例的放大截面图。
参照图12，图5B中的阻挡结构68的截面的形状可以被修改为类似于垂直存储结构54的截面的形状。因此，修改的阻挡结构668可以包括与垂直存储结构54的材料相同的材料。例如，阻挡结构668可以包括虚设绝缘芯图案60d、覆盖虚设绝缘芯图案60d的侧表面和底表面的虚设沟道层58d、设置在虚设沟道层58d的外侧表面和底表面上的虚设数据存储结构56d、以及在虚设绝缘芯图案60d上与虚设沟道层58d接触的虚设焊盘图案62d。阻挡结构668的侧表面可以具有与垂直存储结构54(图5A中)的侧表面的弯折部分54V(图5A中)对应的弯折部分668V。阻挡结构668可以包括下垂直部分668L、在下垂直部分668L上的上垂直部分668U以及设置在下垂直部分668L和上垂直部分668U之间的弯折部分668V。
下面，将参照图13描述参照图5C描述的支撑物图案65的修改示例。
图13是图5C所示的支撑物图案65的修改示例的放大截面图。
参照图13，图5C中的支撑物图案65的截面的形状可以被修改为类似于垂直存储结构54的截面的形状。因此，修改的支撑物图案665可以包括与垂直存储结构54的材料相同的材料。例如，支撑物图案665可以包括虚设绝缘芯图案60d'、覆盖虚设绝缘芯图案60d'的侧表面和底表面的虚设沟道层58d'、设置在虚设沟道层58d'的外侧表面和底表面上的虚设数据存储结构56d'、以及在虚设绝缘芯图案60d'上与虚设沟道层58d'接触的虚设焊盘图案62d'。支撑物图案665的侧表面可以具有与垂直存储结构54(图5A中)的侧表面的弯折部分54V(图5A中)对应的弯折部分665V。支撑物图案665可以包括下垂直部分665L、在下垂直部分665L上的上垂直部分665U以及设置在下垂直部分665L和上垂直部分665U之间的弯折部分665V。
下面，将参照图14A和图14B描述半导体器件的示例实施方式。
图14A是根据一示例实施方式的半导体器件的平面图。图14B是沿着图14A中的线III-III'截取的截面图。
参照图14A和图14B，根据一示例实施方式的半导体器件1可以进一步包括相对于存储单元区域MCA在第二方向Y上设置的贯穿区域BA。贯穿区域BA可以设置在相邻的存储单元区域MCA之间。
贯穿区域BA可以由主分离结构77m限定。主分离结构77m中的至少一个可以从图1所示的第一主分离结构77m1和第二主分离结构77m2中的至少一个延伸。
与如上所述相同的堆叠结构ST可以设置在贯穿区域BA中。在贯穿区域BA中，堆叠结构ST的栅极堆叠区域ST_G可以设置在与主分离结构77m相邻的区域中，并且堆叠结构ST的绝缘堆叠区域ST_I可以设置在贯穿区域BA的中心区域中。在堆叠结构ST中，存储单元区域MCA中的上表面的水平和贯穿区域BA中的上表面的水平可以相同。
在贯穿区域BA中，阻挡结构768可以穿过邻近主分离结构77m的堆叠结构ST。
阻挡结构768可以包括彼此平行并且在第二方向Y上彼此间隔开的第一阻挡结构768a和第二阻挡结构768b。第一阻挡结构768a和第二阻挡结构768b中的每个可以与如参照图2和图8A至图8E描述的各种形状的第一阻挡结构之一相同。例如，第一阻挡结构768a和第二阻挡结构768b中的每个可以包括与图3所示的第一阻挡结构68a的阻挡图案相同的阻挡图案。
在贯穿区域BA中，外围贯穿接触插塞680可以穿过堆叠结构ST的绝缘堆叠区域ST_I，向下延伸，并穿过间隙填充绝缘层26d(其穿过图案结构16)，以与外围电路7的外围焊盘11接触。贯穿区域BA中的堆叠结构ST的绝缘堆叠区域ST_I可以被定义为第三绝缘堆叠区域ST_Ic。
在贯穿区域BA中，栅极堆叠区域ST_G和绝缘堆叠区域ST_I之间的边界表面可以与阻挡结构768接触。
如上所述，位线93a可以设置在设置于存储单元区域MCA中的垂直存储结构54上。位线93a可以具有在第二方向Y上延伸的线形形状。位线93a可以跨过贯穿区域BA的上部。
位线93a可以电连接到外围贯穿接触插塞680。因此，垂直存储结构54可以通过位线93a和外围贯穿接触插塞680电连接到外围电路7。
下面，将参照图15描述半导体器件的一修改示例。
图15是沿着图1中的线I-I'截取的截面图。
在一修改示例中，参照图15，半导体器件1a可以包括第一结构900F和第二结构900S。第一结构900F可以包括参照图1至图4B描述的半导体基板5和外围电路7。外围电路7可以包括参照图1至图4B描述的外围晶体管8、外围布线10和外围焊盘11。第一结构900F可以进一步包括覆盖半导体基板5上的外围电路7的下绝缘层13'，该下绝缘层13'具有与外围焊盘11的上表面共面的上表面。
第二结构900S可以包括参照图1至图4B描述的图案结构16、堆叠结构ST、盖绝缘结构90、垂直存储结构54、支撑物图案65、阻挡结构68、栅极接触插塞82、外围贯穿接触插塞80、位线93a和栅极连接布线93b。
第二结构900S可以进一步包括设置在图案结构16和第一结构900F之间的中间绝缘层14以及与第一结构900F的外围焊盘11接触并接合的接合焊盘12。在一示例实施方式中，外围焊盘11和接合焊盘12可以由铜材料形成。中间绝缘层14可以覆盖外围焊盘11，并且可以与第一结构900F的下绝缘层13'接触。
第一结构900F可以是单个半导体芯片，第二结构900S可以是单个半导体芯片。通过晶片接合工艺，作为半导体芯片的第一结构900F的外围焊盘11可以与作为半导体芯片的第二结构900S的接合焊盘12接触并接合。因此，半导体器件1a可以包括彼此接合的第一结构900F和第二结构900S，即，彼此接合的两个半导体芯片。
在一示例实施方式中，第一结构900F的外围电路7可以设置在第二结构900S的堆叠结构ST的下部，但是其示例实施方式不限于此。例如，在示例实施方式中，参考第二结构900S的堆叠结构ST，对应于外围电路7的外围电路可以设置在第二结构900S的堆叠结构ST的上部中。在这种情况下，对应于外围电路7的外围电路和对应于半导体基板5的半导体基板可以依次设置在第二结构900S的堆叠结构ST上。
图16至图18B是根据一示例实施方式的制造半导体器件的方法的截面图。
参照图16，可以形成下部结构3。下部结构3可以包括半导体基板5、在半导体基板5上的外围电路7、覆盖半导体基板5上的外围电路7的下绝缘层13、在下绝缘层13上的图案结构16、穿过图案结构16的第一间隙填充绝缘层26a和第二间隙填充绝缘层26b、以及覆盖图案结构16的外侧表面的外绝缘层26c。外围电路7可以包括外围晶体管8、外围布线10和外围焊盘11。外围晶体管8可以包括外围栅极8a和外围源极/漏极8b。图案结构16可以包括下图案层18、在下图案层18上的中间图案层19和在中间图案层19上的上图案层23。中间图案层19可以包括依次堆叠的硅氧化物层、硅氮化物层和硅氧化物层。下图案层18和上图案层23可以是多晶硅层。
可以在下部结构3上形成初步下堆叠结构ST_L'。初步下堆叠结构ST_L'可以包括交替堆叠的下层间绝缘层33和初步下水平层35'。可以形成盖绝缘层以覆盖初步下堆叠结构ST_L'。
可以在初步下堆叠结构ST_L'上形成第一初步上堆叠结构ST_U1'。第一初步上堆叠结构ST_U1'可以包括交替堆叠的第一上层间绝缘层37和第一初步上水平层39'。初步下水平层35'和第一初步上水平层39'可以由硅氮化物形成。可以形成盖绝缘层90a以覆盖第一初步上堆叠结构ST_U1'。
可以形成下垂直结构54L'以穿过初步下堆叠结构ST_L'和第一初步上堆叠结构ST_U1'。
参照图17，可以在第一初步上堆叠结构ST_U1'上形成第二初步上堆叠结构ST_U2'。第二初步上堆叠结构ST_U2'可以包括交替堆叠的第二上层间绝缘层41和第二初步上水平层43'。第二初步上水平层43'可以由硅氮化物形成。可以形成盖绝缘层90b以覆盖第二初步上堆叠结构ST_U2'。由于盖绝缘层90b可以由与图16所示的盖绝缘层90a的材料相同的材料形成，所以在盖绝缘层90b和图16中形成的盖绝缘层90a之间的边界可以是不清晰的或者在它们之间没有边界。下面，由于被称为“盖绝缘层”的元件之间的边界可以是不清晰的，所以这些元件可以不通过边界表面彼此区分，现在将被描述为单一层。
初步下堆叠结构ST_L'、第一初步上堆叠结构ST_U1'和第二初步上堆叠结构ST_U2'可以形成初步堆叠结构ST'。可以形成初步沟道孔以穿过第二初步上堆叠结构ST_U2'并暴露下垂直结构54L'，并且可以去除下垂直结构54L'，从而形成穿过初步堆叠结构ST'的沟道孔。垂直存储结构54可以形成在沟道孔中。
参照图18A和图18B，可以形成阻挡结构68和支撑物图案65(图2和图3中)以穿过初步堆叠结构ST'。在一示例实施方式中，阻挡结构68和支撑物图案65(图2和图3中)可以同时形成。例如，阻挡结构68和支撑物图案65(图2和图3中)可以由硅氧化物形成。可以形成盖绝缘层90c，并且可以形成用于形成分离结构77的分离沟槽。分离沟槽可以穿过初步堆叠结构ST'，并且可以延伸到图案结构16中。存储单元区域MCA的由分离沟槽暴露的中间图案层可以用第一中间图案层20代替。第一中间图案层20可以由多晶硅层形成，并且剩余的中间图案层可以被称为第二中间图案层21。
可以通过执行蚀刻工艺部分地蚀刻由分离沟槽暴露的初步下水平层35'、第一初步上水平层39'和第二初步上水平层43'来形成空的空间。可以形成栅极水平层来填充空的空间。栅极水平层35G、39G和43G可以与图5A所示的示例相同。在初步下水平层35'、第一初步上水平层39'和第二初步上水平层43'当中，剩余的水平层可以被称为绝缘水平层35I、39I和43I。因此，水平层可以形成为包括栅极水平层35G、39G和43G以及绝缘水平层35I、39I和43I。因此，可以形成包括水平层的堆叠结构ST。此后，可以形成分离结构77m1和77m2以填充分离沟槽。
再次参照图4A和图4B，可以形成附加的盖绝缘层，并且可以形成贯穿接触插塞80和栅极接触插塞82。此后，可以通过形成附加的盖绝缘层来形成盖绝缘结构90。此后，可以形成位线连接图案85a、85b和85c，并且可以形成位线93a和栅极连接布线93b。
在形成阻挡结构68的一示例实施方式中，如参照图18A和图18B所述，在用于通过部分蚀刻初步下水平层35'、第一初步上水平层39'和第二初步上水平层43'(其被分离沟槽暴露)来形成空的空间的蚀刻工艺中，蚀刻气体或蚀刻溶液通过其移动(用于蚀刻初步下水平层35'、第一初步上水平层39'和第二初步上水平层43')的路径可以被延长。因此，可以防止初步下水平层35'、第一初步上水平层39'和第二初步上水平层43'(其设置在由阻挡结构68围绕的区域中)被蚀刻。因此，可以充分确保在第一主分离结构77m1和第二主分离结构77m2(图2和图3中)之间限定的绝缘堆叠区域ST_I的平面(planar)区域。因此，由于阻挡结构68，可以在不增加整体面积的情况下充分确保在其中设置贯穿接触插塞80的空间。因此，可以提高半导体器件1的集成密度。
在一示例性实施方式中，支撑物图案65可以防止层间绝缘层33、37和41在通过部分蚀刻由分离沟槽暴露的初步下水平层35'、第一初步上水平层39'和第二初步上水平层43'而形成空的空间的蚀刻工艺中弯曲或变形。因此，由于支撑物图案65可以防止栅极水平层35G、39G和43G的一部分的厚度减小或短路，所以可以提高半导体器件1的可靠性。
图19是根据一示例实施方式的包括半导体器件的数据存储系统的图。
参照图19，根据一示例实施方式的数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以被实现为包括半导体器件1100的存储器件，或者包括存储器件的电子器件。例如，数据存储系统1000可以由可包括半导体器件1100的固态驱动器件(SSD)、通用串行总线(USB)、计算系统、医疗器件或通信器件来实现。
在一示例实施方式中，数据存储系统1000可以被配置为用于存储数据的电子系统。
半导体器件1100可以通过参照图1至图15在前述示例实施方式之一中描述的半导体器件实现。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。
在示例实施方式中，第一结构1100F可以邻近第二结构1100S设置。
在示例实施方式中，半导体器件1100可以包括彼此接合的两个半导体芯片。例如，在半导体器件1100中，第一结构1100F可以被配置为单个半导体芯片，第二结构1100S可以被配置为通过晶片接合工艺接合到第一结构1100F的单个半导体芯片。例如，第一结构1100F的由铜材料形成的焊盘和第二结构1100S的由铜材料形成的焊盘可以彼此接触并接合。因此，半导体器件1100可以包括彼此接合的第一结构1100F和第二结构1100S，即，彼此接合的两个半导体芯片。
第一结构1100F可以被配置为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。例如，第一结构1100F可以包括上述外围电路7(图4A或图15中)。
第二结构1100S可以被配置为包括位线BL、公共源极线CSL、字线WL、第一栅极上部线UL1和第二栅极上部线UL2、第一栅极下部线LL1和第二栅极下部线LL2以及设置在位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元结构。
上述图案结构16(图4A中)可以包括具有N型导电性的硅层18、20和23，并且具有N型导电性的硅层可以是公共源极线CSL。
在第二结构1100S中，每个存储单元串CSTR可以包括邻近公共源极线CSL的下晶体管LT1和LT2、邻近位线BL的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的存储单元晶体管MCT。在示例实施方式中，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以变化。
在示例实施方式中，上晶体管UT1和UT2可以包括串选择晶体管，下晶体管LT1和LT2可以包括接地选择晶体管。栅极下部线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极。栅极上部线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
上述栅极水平层35G、39G和43G可以形成栅极下部线LL1和LL2、字线WL以及栅极上部线UL1和UL2。例如，如图5A中的第一下栅极水平层35g_La和第二下栅极水平层35g_Lb可以形成栅极下部线LL1和LL2，栅极水平层39G和43M可以形成字线WL，第一上栅极水平层43g_Ua和第二上栅极水平层43g_Ub可以形成栅极上部线UL1和UL2。
在示例实施方式中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于擦除操作，该擦除操作使用栅致漏极泄漏(GIDL)电流现象来删除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一栅极下部线LL1和第二栅极下部线LL2、字线WL以及第一栅极上部线UL1和第二栅极上部线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接布线1115电连接到解码器电路1110。
第一连接布线1115可以包括上述栅极接触插塞82、栅极连接布线93b和贯穿接触插塞80。
位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接布线1125电连接到页缓冲器1120。位线BL可以是上述位线93a(图4A、图4B和图15)。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对至少一个存储单元晶体管MCT执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在示例实施方式中，数据存储系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制所述多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括用于处理与半导体器件1100的通信的NAND接口1221。通过NAND接口1221，可以传输用于控制半导体器件1100的控制命令、将被写入半导体器件1100的存储单元晶体管MCT的数据以及将被从半导体器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
图20是根据一示例实施方式的包括半导体器件的数据存储系统的透视图。
参照图20，根据一示例实施方式的数据存储系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或更多个半导体封装2003和动态随机存取存储器(DRAM)2004。半导体封装2003和DRAM 2004可以通过形成在主基板2001上的布线图案2005连接到控制器2002。
主基板2001可以包括连接器2006，连接器2006包括用于联接到外部主机的引脚。连接器2006中的引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施方式中，数据存储系统2000可以通过诸如通用串行总线(USB)、外围组件互连高速(PCI-Express)、串行高级技术附件(SATA)和通用闪存(UFS)的M-Phy的接口之一与外部主机通信。在示例实施方式中，数据存储系统2000可以通过经连接器2006从外部主机供应的电力来操作。数据存储系统2000可以进一步包括电源管理集成电路(PMIC)，用于将从外部主机供应的电力分配给控制器2002和半导体封装2003。
控制器2002可以将数据写入半导体封装2003或者可以从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以被配置为缓冲存储器，用于减轻半导体封装2003、数据存储空间和外部主机之间的速度差异。包括在数据存储系统2000中的DRAM 2004也可以用作高速缓冲存储器，并且可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了用于控制半导体封装2003的NAND控制器之外，控制器2002可以进一步包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以被配置为包括多个半导体芯片2200的半导体封装。每个半导体芯片2200可以包括参照图1至图15在前述示例实施方式之一中描述的半导体器件。
第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、分别设置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及覆盖封装基板2100上的半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以被配置为包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。
在示例实施方式中，连接结构2400可以被配置为将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在示例实施方式中，在第一半导体封装2003a和第二半导体封装2003b中的每个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是接合线方法的连接结构2400彼此电连接。
在示例实施方式中，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在不同于主基板2001的中介基板(interposersubstrate)上，并且控制器2002可以通过形成在中介基板上的布线而连接到半导体芯片2200。
图21是根据一示例实施方式的包括半导体器件的数据存储系统的截面图。图21示出了图20所示的半导体封装2003的沿线IV-IV'截取的截面图。
参照图21，在半导体封装2003中，封装基板2100可以被配置为印刷电路板。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的上表面上的封装上焊盘2130、设置在封装基板主体部分2120的下表面上或通过下表面暴露的下焊盘2125、以及在封装基板主体部分2120中的将封装上焊盘2130电连接到下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图20中那样的数据存储系统2000的主基板2001的布线图案2005。
每个半导体芯片2200可以包括半导体基板3010和依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围布线3110。第二结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的存储沟道结构3220和分离结构3230、电连接到存储沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(图19中)的栅极连接布线93b(图4A中)。第一结构3100可以包括图19所示的第一结构1100F，第二结构3200可以包括图19所示的第二结构1100S。因此，每个半导体芯片2200可以包括参照图1至图15在前述示例实施方式之一中描述的半导体器件1。
每个半导体芯片2200可以包括电连接到第一结构3100的外围布线3110并延伸到第二结构3200中的贯穿布线3245。贯穿布线3245可以穿过栅极堆叠结构3210，并且可以进一步设置在栅极堆叠结构3210的外侧。贯穿布线3245可以是参照图15描述的外围贯穿接触插塞680。
每个半导体芯片2200可以进一步包括电连接到第一结构3100的外围布线3110并延伸到第二结构3200中的输入/输出连接布线3265、以及电连接到输入/输出连接布线3265的输入/输出焊盘2210。
通过总结和回顾，实施方式可以提供具有提高的集成密度和可靠性的半导体器件。实施方式可以提供包括半导体器件的数据存储系统。
这里已经公开了示例实施方式，尽管使用了特定术语，但是它们仅在一般性和描述性意义上被使用和说明，而不是为了限制目的。在一些情况下，对于提交本申请时的本领域普通技术人员来说明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其它实施方式描述的特征、特性和/或元件结合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如在权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
2020年9月15日在韩国知识产权局提交且发明名称为“Semiconductor Deviceand Data Storage System Including the Same(半导体器件和包括其的数据存储系统)”的韩国专利申请第10-2020-0118177号通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包括：
包括外围电路的下部结构；
堆叠结构，包括交替堆叠在所述下部结构上的层间绝缘层和水平层；
垂直存储结构，在垂直方向上穿透所述堆叠结构；
第一阻挡结构和第二阻挡结构，在所述垂直方向上穿透所述堆叠结构并且彼此平行；
支撑物图案，在所述垂直方向上穿透所述堆叠结构并且与所述第一阻挡结构和所述第二阻挡结构间隔开；以及
贯穿接触插塞，在所述第一阻挡结构和所述第二阻挡结构之间在所述垂直方向上穿透所述堆叠结构，其中：
所述第一阻挡结构包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在所述第一方向上排列并且彼此间隔开的第二阻挡图案，
所述第一阻挡图案和所述第二阻挡图案中的每个包括在所述第一方向上延伸的线形形状，以及
在所述第一阻挡图案和所述第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，所述第一阻挡图案的一部分在垂直于所述第一方向的第二方向上与所述第二阻挡图案的一部分相对。
2.如权利要求1所述的半导体器件，其中所述第一阻挡图案的在所述第二方向上与所述第二阻挡图案的所述一部分相对的所述一部分在所述第一方向上的长度大于所述支撑物图案在所述第一方向上的宽度。
3.如权利要求1所述的半导体器件，其中所述第一阻挡图案的在所述第二方向上与所述第二阻挡图案的所述一部分相对的所述一部分在所述第一方向上的长度是所述支撑物图案在所述第一方向上的宽度的两倍或更多倍。
4.如权利要求1所述的半导体器件，其中：
所述第二阻挡结构包括在所述第一方向上排列并且彼此间隔开的第三阻挡图案以及在所述第一方向上排列并且彼此间隔开的第四阻挡图案，
所述第三阻挡图案和所述第四阻挡图案中的每个包括在所述第一方向上延伸的线形形状，以及
在所述第三阻挡图案和所述第四阻挡图案当中的彼此相邻的第三阻挡图案和第四阻挡图案中，所述第三阻挡图案的一部分在所述第二方向上与所述第四阻挡图案的一部分相对。
5.如权利要求1所述的半导体器件，其中：
所述第一阻挡结构包括在所述第一方向上排列并且彼此间隔开的内部阻挡图案，
每个所述内部阻挡图案包括在所述第一方向上延伸的线形形状，以及
在所述内部阻挡图案和所述第二阻挡图案当中的彼此相邻的内部阻挡图案和第二阻挡图案中，所述内部阻挡图案的一部分在所述第二方向上与所述第二阻挡图案的一部分相对。
6.如权利要求1所述的半导体器件，进一步包括设置在所述第一阻挡结构的一端和所述第二阻挡结构的一端之间的第三阻挡结构，其中：
所述第三阻挡结构包括水平图案，以及
每个所述水平图案包括在所述第二方向上延伸的线形形状。
7.如权利要求6所述的半导体器件，其中所述水平图案在所述第二方向上具有与所述第一阻挡结构相对的端部。
8.如权利要求6所述的半导体器件，其中所述水平图案中的任一个连接到所述第一阻挡图案和所述第二阻挡图案中的任一个。
9.如权利要求1所述的半导体器件，其中，在彼此相邻的所述第一阻挡图案和所述第二阻挡图案中，所述第二阻挡图案在所述第一方向上的长度大于所述第一阻挡图案在所述第一方向上的长度。
10.如权利要求1所述的半导体器件，进一步包括在所述垂直方向上穿透所述堆叠结构的分离结构，所述分离结构包括：
彼此平行的第一主分离结构和第二主分离结构；以及
在所述第一主分离结构和所述第二主分离结构之间的辅助分离结构，其中：
所述第一阻挡结构和所述第二阻挡结构设置在所述第一主分离结构和所述第二主分离结构之间，以及
所述辅助分离结构中的至少两个具有与所述堆叠结构的设置在所述第一阻挡结构和所述第二阻挡结构之间的区域相对的端部。
11.如权利要求1所述的半导体器件，其中：
所述水平层包括设置在第一水平的第一水平层和设置在高于所述第一水平的第二水平的第二水平层，
所述第一水平层包括彼此间隔开的选择栅电极层和连接到所述选择栅电极层的第一绝缘水平层，
所述第二水平层包括第一字线层和连接到所述第一字线层的第二绝缘水平层，
所述第一字线层在所述垂直方向上与所述选择栅电极层重叠，
所述第二绝缘水平层在所述垂直方向上与所述第一绝缘水平层重叠，以及
所述贯穿接触插塞穿过所述第一绝缘水平层和所述第二绝缘水平层。
12.如权利要求11所述的半导体器件，其中：
所述第一水平层进一步包括设置在所述选择栅电极层和所述第一绝缘水平层之间的第一绝缘层，以及
所述第二水平层进一步包括设置在所述第一字线层和所述第二绝缘水平层之间的第二绝缘层。
13.如权利要求11所述的半导体器件，其中所述第一字线层和所述选择栅电极层中的第一选择栅电极层围绕每个所述第一阻挡图案的侧表面。
14.如权利要求11所述的半导体器件，其中所述第一阻挡结构的一部分与所述第一绝缘水平层和所述第二绝缘水平层中的至少一个接触。
15.如权利要求11所述的半导体器件，其中：
所述水平层进一步包括设置在比所述第二水平高的水平的第三水平层，
所述第一水平层进一步包括连接到所述选择栅电极层的第三绝缘水平层，
所述第二水平层进一步包括连接到所述第一字线层的第四绝缘水平层，
所述第三水平层包括第二字线层和连接到所述第二字线层的第五绝缘水平层，
所述第一绝缘水平层、所述第二绝缘水平层和所述第五绝缘水平层在所述垂直方向上重叠，
所述第三绝缘水平层和所述第四绝缘水平层在所述垂直方向上重叠，以及
所述第三绝缘水平层和所述第四绝缘水平层在所述垂直方向上不与所述第一绝缘水平层、所述第二绝缘水平层和所述第五绝缘水平层重叠。
16.如权利要求1所述的半导体器件，其中：
所述贯穿接触插塞电连接到所述外围电路的外围焊盘，以及
所述垂直存储结构包括绝缘芯图案、至少覆盖所述绝缘芯图案的侧表面的沟道层、以及在所述沟道层的外侧表面上的数据存储结构。
17.一种半导体器件，包括：
包括外围电路的下部结构；
堆叠结构，包括在所述下部结构上的层间绝缘层和水平层，其中所述层间绝缘层和所述水平层在所述堆叠结构的存储单元区域中交替堆叠，在所述堆叠结构的阶梯区域中从所述存储单元区域延伸，并且具有阶梯形状；
第一主分离结构和第二主分离结构，在所述下部结构上穿透所述堆叠结构并且彼此平行；
垂直存储结构，穿透所述堆叠结构的所述存储单元区域；
支撑物图案，穿透所述堆叠结构的所述阶梯区域；
第一阻挡结构和第二阻挡结构，在所述第一主分离结构和所述第二主分离结构之间穿透所述堆叠结构的所述阶梯区域并且彼此平行；以及
贯穿接触插塞，在所述第一阻挡结构和所述第二阻挡结构之间穿透所述堆叠结构，其中：
所述水平层包括栅极水平层和绝缘水平层，
所述支撑物图案穿过所述栅极水平层，
所述贯穿接触插塞穿过所述绝缘水平层，
所述第一阻挡结构和所述第二阻挡结构中的每个包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在所述第一方向上排列并且彼此间隔开的第二阻挡图案，
所述第一阻挡图案和所述第二阻挡图案中的每个包括在所述第一方向上延伸的线形形状，以及
在所述第一阻挡图案和所述第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，所述第一阻挡图案的一部分在第二方向上与所述第二阻挡图案的一部分相对。
18.如权利要求17所述的半导体器件，其中所述第一阻挡图案的在所述第二方向上与所述第二阻挡图案的所述一部分相对的所述一部分在所述第一方向上的长度是所述支撑物图案在所述第一方向上的宽度的两倍或更多倍。
19.一种数据存储系统，包括：
主基板；
控制器，在所述主基板上；以及
半导体器件，在所述主基板上并且电连接到所述控制器，所述半导体器件包括：
下部结构，包括外围电路；
堆叠结构，包括交替堆叠在所述下部结构上的层间绝缘层和水平层；
垂直存储结构，在垂直方向上穿透所述堆叠结构；
第一阻挡结构和第二阻挡结构，在所述垂直方向上穿透所述堆叠结构并且彼此平行；
支撑物图案，在所述垂直方向上穿透所述堆叠结构并且与所述第一阻挡结构和所述第二阻挡结构间隔开；以及
贯穿接触插塞，在所述第一阻挡结构和所述第二阻挡结构之间在所述垂直方向上穿透所述堆叠结构，其中：
所述第一阻挡结构包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在所述第一方向上排列并且彼此间隔开的第二阻挡图案，
所述第一阻挡图案和所述第二阻挡图案中的每个包括在所述第一方向上延伸的线形形状，以及
在所述第一阻挡图案和所述第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，所述第一阻挡图案的一部分在垂直于所述第一方向的第二方向上与所述第二阻挡图案的一部分相对。
20.如权利要求19所述的数据存储系统，其中：
所述第一阻挡图案的在所述第二方向上与所述第二阻挡图案的所述一部分相对的所述一部分在所述第一方向上的长度大于所述支撑物图案在所述第一方向上的宽度，
所述水平层包括设置在第一水平的第一水平层和设置在高于所述第一水平的第二水平的第二水平层，
所述第一水平层包括彼此间隔开的选择栅电极层和连接到所述选择栅电极层的第一绝缘水平层，
所述第二水平层包括第一字线层和连接到所述第一字线层的第二绝缘水平层，
所述第一字线层在所述垂直方向上与所述选择栅电极层重叠，
所述第二绝缘水平层在所述垂直方向上与所述第一绝缘水平层重叠，
所述贯穿接触插塞穿过所述第一绝缘水平层和所述第二绝缘水平层，并电连接到所述外围电路的外围焊盘，以及
所述垂直存储结构包括绝缘芯图案、至少覆盖所述绝缘芯图案的侧表面的沟道层、以及在所述沟道层的外侧表面上的数据存储结构。
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