CN115696918A - 半导体装置及包括其的数据存储系统 - Google Patents

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李泰坤
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Abstract

提供一种半导体装置及包括其的数据存储系统，所述半导体装置包括衬底结构、堆叠结构、垂直存储结构、垂直虚设结构和上分隔图案，其中，当在高于所述上分隔图案的最下端的高度水平的第一高度水平的平面上观察时，所述虚设沟道层包括面对所述虚设数据存储层的第一虚设沟道区域和面对所述虚设数据存储层的第二虚设沟道区域，所述第一虚设沟道区域的厚度不同于所述第二虚设沟道区域的厚度。

Description

半导体装置及包括其的数据存储系统
相关申请的交叉引用
本申请要求于2021年7月23日在韩国知识产权局提交的韩国专利申请No.10-2021-0096984的优先权的权益，通过引用将该韩国专利申请的全部公开内容整体并入本文。
技术领域
实施例涉及半导体装置及包括其的数据存储系统。
背景技术
已经考虑了用于在需要数据存储的电子系统中存储高容量数据的半导体装置。因此，已经考虑了用于增加半导体装置的数据存储容量的措施。例如，作为增加半导体装置的数据存储容量的一种方法，已经考虑了包括三维布置的存储单元而不是二维布置的存储单元的半导体装置。
发明内容
实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：衬底结构；堆叠结构，所述堆叠结构位于所述衬底结构上并且包括沿垂直方向交替且重复堆叠的层间绝缘层和栅电极，所述垂直方向垂直于所述衬底结构的上表面；垂直存储结构，所述垂直存储结构沿所述垂直方向穿透所述堆叠结构；垂直虚设结构，所述垂直虚设结构沿所述垂直方向穿透所述堆叠结构；以及上分隔图案，所述上分隔图案位于所述堆叠结构上并且包括沿第一方向延伸的第一部分和第二部分，所述第一方向平行于所述衬底结构的所述上表面，所述第一部分与所述垂直虚设结构相交，并且所述第二部分从所述第一部分延伸并穿透所述堆叠结构的一部分，其中：所述上分隔图案的所述第二部分穿透多个所述栅电极，所述垂直存储结构包括绝缘区域、位于所述绝缘区域的侧表面上的沟道层、位于所述沟道层的外侧表面上的第一电介质层、位于所述第一电介质层的外侧表面上的数据存储层、位于所述数据存储层的外侧表面上的第二电介质层和位于所述绝缘区域上的焊盘图案，所述垂直虚设结构包括虚设绝缘区域、位于所述虚设绝缘区域的侧表面上的虚设沟道层、位于所述虚设沟道层的外侧表面上的第一虚设电介质层、位于所述第一虚设电介质层的外侧表面上的虚设数据存储层、位于所述虚设数据存储层的外侧表面上的第二虚设电介质层和位于所述虚设绝缘区域上的虚设焊盘图案，并且当在高于所述上分隔图案的最下端的高度水平的第一高度水平的平面上观察时，所述虚设沟道层包括面对所述虚设数据存储层的第一虚设沟道区域和面对所述虚设数据存储层的第二虚设沟道区域，所述第一虚设沟道区域的厚度不同于所述第二虚设沟道区域的厚度。
实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：衬底结构；堆叠结构，所述堆叠结构位于所述衬底结构上并且包括沿垂直方向交替且重复堆叠的层间绝缘层和栅电极，所述垂直方向垂直于所述衬底结构的上表面；垂直存储结构，所述垂直存储结构沿所述垂直方向穿透所述堆叠结构；垂直虚设结构，所述垂直虚设结构沿所述垂直方向穿透所述堆叠结构；上分隔图案，所述上分隔图案位于所述堆叠结构上并且包括沿第一方向延伸的第一部分和第二部分，所述第一方向平行于所述衬底结构的所述上表面，所述第一部分与所述垂直虚设结构相交，并且所述第二部分从所述第一部分延伸并且穿透所述堆叠结构的一部分；接触插塞，所述接触插塞与所述垂直存储结构接触并且位于所述垂直存储结构上；以及位线，所述位线电连接到所述接触插塞并且位于所述接触插塞上，其中：所述上分隔图案的所述第二部分穿透所述栅电极中的多个上栅电极，所述垂直存储结构包括绝缘区域、位于所述绝缘区域的侧表面上的沟道层、位于所述沟道层的外侧表面上的第一电介质层、位于所述第一电介质层的外侧表面上的数据存储层、位于所述数据存储层的外侧表面上的第二电介质层和位于所述绝缘区域上的焊盘图案，所述垂直虚设结构包括虚设绝缘区域、位于所述虚设绝缘区域的侧表面上的虚设沟道层、位于所述虚设沟道层的外侧表面上的第一虚设电介质层、位于所述第一虚设电介质层的外侧表面上的虚设数据存储层、位于所述虚设数据存储层的外侧表面上的第二虚设电介质层和位于所述虚设绝缘区域上的虚设焊盘图案，并且当在高于所述多个上栅电极中的最下面的上栅电极的最下表面的高度水平且低于所述焊盘图案的最下表面的高度水平的第一高度水平的平面上观察时，所述垂直虚设结构的所述虚设沟道层的厚度小于所述垂直存储结构的所述沟道层的厚度。
实施例可以通过提供一种数据存储系统来实现，所述数据存储系统包括：半导体装置，所述半导体装置包括输入/输出焊盘；以及控制器，所述控制器通过所述输入/输出焊盘电连接到所述半导体装置并且被配置为控制所述半导体装置，其中：所述半导体装置包括：衬底结构，堆叠结构，所述堆叠结构位于所述衬底结构上并且包括沿垂直方向交替且重复堆叠的层间绝缘层和栅电极，所述垂直方向垂直于所述衬底结构的上表面，垂直存储结构，所述垂直存储结构沿所述垂直方向穿透所述堆叠结构，垂直虚设结构，所述垂直虚设结构沿所述垂直方向穿透所述堆叠结构，上分隔图案，所述上分隔图案位于所述堆叠结构上并且包括沿第一方向延伸的第一部分和第二部分，所述第一方向平行于所述衬底结构的所述上表面，所述第一部分与所述垂直虚设结构相交，并且所述第二部分从所述第一部分延伸且穿透所述堆叠结构的一部分，接触插塞，所述接触插塞与所述垂直存储结构接触并位于所述垂直存储结构上，以及位线，所述位线电连接到所述接触插塞并且位于所述接触插塞上，所述上分隔图案的所述第二部分穿透所述栅电极中的多个上栅电极，所述垂直存储结构包括绝缘区域、位于所述绝缘区域的侧表面上的沟道层、位于所述沟道层的外侧表面上的第一电介质层、位于所述第一电介质层的外侧表面上的数据存储层、位于所述数据存储层的外侧表面上的第二电介质层和位于所述绝缘区域上的焊盘图案，所述垂直虚设结构包括虚设绝缘区域、位于所述虚设绝缘区域的侧表面上的虚设沟道层、位于所述虚设沟道层的外侧表面上的第一虚设电介质层、位于所述第一虚设电介质层的外侧表面上的虚设数据存储层、位于所述虚设数据存储层的外侧表面上的第二虚设电介质层以及位于所述虚设绝缘区域上的虚设焊盘图案，当在高于所述多个上栅电极中的最下面的上栅电极的最下表面的高度水平且低于所述焊盘图案的最下表面的高度水平的第一高度水平的平面上观察时，所述垂直虚设结构的所述虚设沟道层包括具有第一最小厚度的第一虚设沟道区域和具有第一最大厚度的第二虚设沟道区域，当在所述第一高度水平的平面上观察时，所述沟道层具有基本上均匀的厚度，并且所述第二虚设沟道区域的所述第一最大厚度小于所述垂直存储结构的所述沟道层的厚度。
附图说明
通过参考附图详细描述示例性实施例，对于本领域技术人员而言特征将是显而易见的，在附图中：
图1是根据示例实施例的半导体装置的示意性俯视图。
图2、图3A、图3B、图4、图5和图6是根据示例实施例的半导体装置的示意图。
图7A、图7B、图7C和图7D是根据示例实施例的半导体装置的示意性俯视图。
图8是根据示例实施例的半导体装置的修改示例的示意性俯视图。
图9是根据示例实施例的半导体装置的修改示例的示意性截面图。
图10是根据示例实施例的半导体装置的修改示例的示意性截面图。
图11是根据示例实施例的半导体装置的修改示例的示意性截面图。
图12是根据示例实施例的半导体装置的修改示例的示意性俯视图。
图13是根据示例实施例的半导体装置的修改示例的示意性截面图。
图14A和图14B是根据示例实施例的半导体装置的修改示例的示意图。
图15是根据示例实施例的半导体装置的修改示例的示意性截面图。
图16是根据示例实施例的半导体装置的修改示例的示意性截面图。
图17是根据示例实施例的制造半导体装置的方法的流程图。
图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B和图22C是根据示例实施例的制造半导体装置的方法中的各阶段的示意性截面图。
图23是根据示例实施例的包括半导体装置的电子系统的示意图。
图24是根据示例实施例的包括半导体装置的数据存储系统的示意性透视图。
图25是根据示例实施例的包括半导体装置的数据存储系统的示意性截面图。
具体实施方式
在下文中，诸如“上”、“上部”、“上表面”、“下”、“下部”、“下表面”、“侧表面”等术语可以被理解为是基于附图被提及的。诸如“上”、“中”和“下”的术语可以替换为其他术语，例如“第一”、“第二”和“第三”等，以用于描述说明书中的元件。诸如“第一”和“第二”的术语可以用于描述各种元件，但元件不受术语的限制，例如，术语仅用于区分，并不旨在暗示或要求顺序包含，并且“第一元件”可以被称为“第二元件”。
将参考图1至图6描述根据示例实施例的半导体装置的示例。图1是根据示例实施例的半导体装置的示意性俯视图，并且图2是根据示例实施例的半导体装置的示例的沿着图1的线I-I'截取的截面图，图3A是图2的区域“A”的局部放大图，图3B是图2的区域“B”的局部放大图，图4是根据示例实施例的半导体装置的示例的沿着图1的线II-II'截取的截面图，图5是图4的区域“C”的局部放大图，并且图6是根据示例实施例的半导体装置的示例的沿着图1的线III-III'截取的截面图。
参考图1至图6，根据示例实施例的半导体装置1可以包括衬底结构3、堆叠结构ST、垂直存储结构15m、垂直虚设结构15d和上分隔图案45。
半导体装置1还可以包括分隔结构66、上绝缘层48和69、接触插塞72和位线75。
衬底结构3可以是半导体衬底。衬底结构3可以是硅衬底。在一种实施方式中，衬底结构3可以是单晶硅衬底。衬底结构3的至少一部分可以是掺杂有杂质的区域，例如，具有N型导电类型或P型导电类型的掺杂区域。
堆叠结构ST可以位于衬底结构3上。堆叠结构ST可以包括在垂直于衬底结构3的上表面的垂直方向Z上交替且重复堆叠的层间绝缘层8和栅电极63。
可以在垂直方向Z上彼此间隔开的层间绝缘层8可以包括最下层间绝缘层8L1、次最下层间绝缘层8L2、最上层间绝缘层8U和位于次最下层间绝缘层8L2与最上层间绝缘层8U之间的中间层间绝缘层8M。次最下层间绝缘层8L2的厚度可以大于最下层间绝缘层8L1和中间层间绝缘层8M中的每一者的厚度。最上层间绝缘层8U的厚度可以大于最下层间绝缘层8L1和中间层间绝缘层8M中的每一者的厚度。
栅电极63可以包括：下栅电极63L，上栅电极63U1、63U2和63U3，以及位于下栅电极63L与上栅电极63U1、63U2和63U3之间的中间栅电极63M。
下栅电极63L可以是下选择栅电极。上栅电极63U1、63U2和63U3中的至少一些上栅电极可以是上选择栅电极。至少多个中间栅电极63M可以是字线。
上栅电极63U1、63U2和63U3可以包括位于最上部或位于最上部处的第一上栅电极63U1、位于第一上栅电极63U1下方的第二上栅电极63U2和位于第二上栅电极63U2下方的第三上栅电极63U3。
层间绝缘层8可以由氧化硅形成。栅电极63可以包括例如掺杂硅层、金属层、金属氮化物层或金属半导体化合物层。在一种实施方式中，栅电极63可以包括例如掺杂硅、钨(W)、钌(Ru)、钼(Mo)、镍(Ni)、镍硅(NiSi)、钴(Co)、钴硅(CoSi)、钛(Ti)、氮化钛(TiN)或氮化钨(WN)。如本文所用，术语“或”不是排他性术语，例如，“A或B”将包括A、B或者A和B。
垂直存储结构15m可以包括多个垂直存储结构15m。在下文中，将主要描述多个垂直存储结构15m之一。
垂直存储结构15m可以穿透堆叠结构ST。垂直存储结构15m可以穿透堆叠结构ST并且可以与衬底结构3接触。
垂直存储结构15m可以包括绝缘区域21m、位于绝缘区域21m的侧表面上的沟道层24m、位于沟道层24m的外侧表面上的电介质结构27m、以及位于绝缘区域21m上的焊盘图案39m。电介质结构27m可以包括位于沟道层24m的外侧表面上的第一电介质层30m、位于第一电介质层30m的外侧表面上的数据存储层33m以及位于数据存储层33m的外侧表面上的第二电介质层36m。数据存储层33m可以位于第一电介质层30m与第二电介质层36m之间。第一电介质层30m可以与沟道层24m接触。焊盘图案39m可以位于比栅电极63中的最上栅电极(例如，63U1)的水平高度(例如，在Z方向上与衬底结构3的距离)高的水平高度(例如，焊盘图案39m在Z方向上与衬底结构3的距离更远)上或位于比栅电极63中的最上栅电极(例如，63U1)的水平高度(例如，在Z方向上与衬底结构3的距离)高的水平高度(例如，焊盘图案39m在Z方向上与衬底结构3的距离更远)处。
沟道层24m可以覆盖焊盘图案39m的侧表面。沟道层24m可以与焊盘图案39m接触。电介质结构27m可以包括与焊盘图案39m位于相同高度水平上或与焊盘图案39m位于相同高度水平处的部分。
沟道层24m可以包括硅层。绝缘区域21m可以包括氧化硅。第一电介质层30m可以包括氧化硅或掺杂有杂质的氧化硅。第二电介质层36m可以包括氧化硅或高k电介质材料。数据存储层33m可以包括俘获电荷以存储数据的材料，例如，氮化硅。数据存储层33m可以包括在诸如闪存装置的半导体装置中存储数据的区域。焊盘图案39m可以包括掺杂多晶硅、金属氮化物(例如，氮化钛(TiN)等)、金属(例如，钨(W)等)或金属半导体化合物(例如，TiSi(钛硅)等)。
垂直存储结构15m还可以包括沟道图案18m。
沟道图案18m可以与衬底结构3接触，可以穿透最下层间绝缘层8L1和最下栅电极63L，并且可以向次最下层间绝缘层8L2的内部延伸或相对于次最下层间绝缘层8L2延伸。沟道图案18m可以包括埋置在衬底结构3中的部分。沟道图案18m可以由从衬底结构3外延生长的外延材料层(例如，外延硅层)形成。沟道图案18m的上表面可以位于比最下栅电极63L的水平高度高的水平高度上，并且可以位于比次最下层间绝缘层8L2的上表面的水平高度低的水平高度上。
电介质结构27m、沟道层24m和绝缘区域21m可以位于沟道图案18m上。沟道层24m可以覆盖绝缘区域21m的外表面并且可以覆盖绝缘区域21m的底表面。沟道层24m可以与沟道图案18m接触。
垂直虚设结构15d可以包括多个垂直虚设结构15d。在一种实施方式中，多个垂直虚设结构15d可以在平行于衬底结构3的上表面的第一方向Y上彼此间隔开。在下文中，将主要描述多个垂直虚设结构15d之一。
垂直虚设结构15d可以穿透堆叠结构ST。垂直虚设结构15d可以穿透堆叠结构ST并与衬底结构3接触。
垂直虚设结构15d可以包括：虚设绝缘区域21d、位于虚设绝缘区域21d的侧表面上的虚设沟道层24d、位于虚设沟道层24d的外侧表面上的虚设电介质结构27d、以及位于虚设绝缘区域21d上的虚设焊盘图案39d。虚设电介质结构27d可以包括：位于虚设沟道层24d的外侧表面上的第一虚设电介质层30d、位于第一虚设电介质层30d的外侧表面上的虚设数据存储层33d、以及位于虚设数据存储层33d的外侧表面上的第二虚设电介质层36d。虚设数据存储层33d可以位于第一虚设电介质层30d与第二虚设电介质层36d之间。第一虚设电介质层30d可以与虚设沟道层24d接触。虚设焊盘图案39d可以位于比栅电极63当中的最上栅电极(例如，63U1)的水平高度高的水平高度上。
虚设沟道层24d可以覆盖虚设焊盘图案39d的侧表面。虚设沟道层24d可以与虚设焊盘图案39d接触。虚设电介质结构27d可以包括与虚设焊盘图案39d位于相同高度水平上的部分。
垂直虚设结构15d还可以包括虚设沟道图案18d。虚设沟道图案18d可以与衬底结构3接触，可以穿透最下层间绝缘层8L1和最下栅电极63L，并且可以向次最下层间绝缘层8L2的内部延伸或相对于次最下层间绝缘层8L2延伸。
在一种实施方式中，垂直虚设结构15d可以与垂直存储结构15m同时形成，并且可以包括与垂直存储结构15m相同的材料层。垂直虚设结构15d的虚设绝缘区域21d、虚设沟道层24d、虚设电介质结构27d、虚设焊盘图案39d和虚设沟道图案18d可以分别对应于垂直存储结构15m的绝缘区域21m、沟道层24m、电介质结构27m、焊盘图案39m和沟道图案18m。在一种实施方式中，虚设绝缘区域21d可以由与绝缘区域21m相同的材料形成，虚设沟道层24d可以由与沟道层24m相同的材料形成，虚设电介质结构27d可以由与电介质结构27m相同的材料形成，虚设焊盘图案39d可以由与焊盘图案39m相同的材料形成，并且虚设沟道图案18d可以由与沟道图案18m相同的材料形成。
半导体装置1还可以包括第一氧化物层57a和第二氧化物层57b，第一氧化物层57a在最下栅电极63L与沟道图案18m之间与沟道图案18m接触，第二氧化物层57b在最下栅电极63L与虚设沟道图案18d之间与虚设沟道图案18d接触。
上分隔图案45可以在平行于衬底结构3的上表面的第一方向Y上(例如，纵向)延伸，并且可以包括与垂直虚设结构15d相交的第一部分45a以及从第一部分45a延伸并穿透堆叠结构ST的一部分的第二部分45b。上分隔图案45还可以包括覆盖堆叠结构ST的上表面的上部45c。在上分隔图案45中，第一部分45a、第二部分45b和上部45c可以彼此一体化(例如，可以具有一体式结构、单片结构)。
上分隔图案45的第二部分45b可以穿透上栅电极63U1、63U2和63U3。在一种实施方式中，如图4和图5所示，上分隔图案45的第二部分45b可以穿透三个上栅电极63U1、63U2和63U3。在一种实施方式中，上分隔图案45的第二部分45b可以穿透三个以上的上栅电极。
半导体装置1还可以包括栅极电介质层60，该栅极电介质层60覆盖每个栅电极63的上表面和下表面并且位于垂直存储结构15m与栅电极63之间、位于垂直虚设结构15d与栅电极63之间以及位于上栅电极63U1、63U2和63U3与上分隔图案45之间。栅极电介质层60可以包括例如氧化硅或高k电介质材料。
上绝缘层48和69可以包括位于上分隔图案45的上部45c上的第一上绝缘层48和位于第一上绝缘层48上的第二上绝缘层69。
分隔结构66可以穿透第一上绝缘层48和堆叠结构ST。当在俯视图中观察时，分隔结构66可以具有在第一方向Y上延伸的线形。
每个分隔结构66可以包括分隔图案66b和位于分隔图案66b的侧表面上的分隔间隔物66a。分隔间隔物66a可以由绝缘材料形成。分隔图案66b可以由导电材料形成。在一种实施方式中，分隔图案66b可以由绝缘材料形成。
接触插塞72可以穿透第一上绝缘层48和第二上绝缘层69以及上部45c，并且可以与垂直存储结构15m的焊盘图案39m接触。
位线75可以在第二上绝缘层69上电连接到接触插塞72。位线75可以具有平行于衬底结构3的上表面的线形，并且可以在垂直于第一方向Y的第二方向X上延伸。
数据存储层33m和虚设数据存储层33d可以具有基本上相同的厚度。
第一电介质层30m和第一虚设电介质层30d可以具有基本上相同的厚度。
第二电介质层36m和第二虚设电介质层36d可以具有基本上相同的厚度，例如，如在与至少一个中间栅电极63M相同的高度水平处或在与至少一个中间栅电极63M相同的高度水平上测量的。
沟道层24m和虚设沟道层24d可以具有基本上相同的厚度，例如，如在与至少一个中间栅电极63M相同的高度水平处或在与至少一个中间栅电极63M相同的高度水平上测量的。
在高于上分隔图案45的下端的高度水平(例如，在Z方向上比上分隔图案45的下端的高度水平距衬底结构3更远)的任一高度水平处，虚设数据存储层33d可以被上分隔图案45划分成在第二方向X上彼此间隔开的虚设数据存储部分。
在高于上分隔图案45的下端的高度水平的任一高度水平处，虚设焊盘图案39d的一部分可以被上分隔图案45的第一部分45a划分成在第二方向X上彼此间隔开的焊盘部分。
虚设沟道层24d可以包括厚度不同于沟道层24m的厚度的部分，如在高于上分隔图案45的下端的水平高度的高度水平处或在高于上分隔图案45的下端的高度水平上测量的。在一种实施方式中，沟道层24m和虚设沟道层24d可以在与上栅电极63U1、63U2和63U3中的至少一个上栅电极相同的高度水平处具有不同的厚度。在一种实施方式中，在与上栅电极63U1、63U2和63U3中的至少一个上栅电极相同的高度水平处，虚设沟道层24d的厚度可以小于沟道层24m的厚度。
虚设沟道层24d可以包括厚度在沿着垂直方向Z从上分隔图案45的下端朝向上分隔图案45的上端减小的部分。沟道层24m可以在沿着垂直方向Z从上分隔图案45的下端朝向上分隔图案45的上端具有基本上均匀的厚度。
第二虚设电介质层36d可以包括在高于上分隔图案45的下端的高度水平的高度水平处具有厚度与第二电介质层36m的厚度不同的部分。在一种实施方式中，第二虚设电介质层36d和第二电介质层36m可以在与上栅电极63U1、63U2和63U3中的至少一个上栅电极相同的高度水平处具有不同的厚度。在一种实施方式中，第二虚设电介质层36d的厚度可以大于第二电介质层36m的厚度。
第二虚设电介质层36d可以包括厚度在沿着垂直方向Z从上分隔图案45的下端朝向上分隔图案45的上端增大的部分。第二电介质层36m可以在沿着垂直方向Z从上分隔图案45的下端朝向上分隔图案45的上端具有基本上均匀的厚度。
虚设沟道层24d可以包括具有不同厚度的虚设沟道区域，并且第二虚设电介质层36d可以包括在高于上分隔图案45的下端的高度水平处具有不同厚度的虚设电介质区域。
接下来，将参考图7A、图7B、图7C和图7D描述根据示例实施例的半导体装置在不同高度水平处的平面形状。图7A、图7B、图7C和图7D是图1的区域“D”在不同高度水平处的平面形状的俯视图。例如，图7A是图1的区域“D”在上分隔图案45的第一部分45a的高度水平P处的示意性俯视图，图7B是图1的区域“D”在第一上栅电极63U1的第一高度水平L1处的示意性俯视图，图7C是图1的区域“D”在第三上栅电极63U3的第二高度水平L2处的示意性俯视图，并且图7D是图1的区域“D”在中间栅电极63M的第三高度水平L3处的示意性俯视图。
参考图7A，当在俯视图中观察时，垂直虚设结构15d可以在上分隔图案45的第一部分45a的高度水平处(例如，在位于第一部分45a的上端与下端之间的高度水平P处)被上分隔图案45的第一部分45a分开。在高度水平P处，第一部分45a在第二方向X上的最大宽度可以大于第二部分45b在第二方向X上的最大宽度。
当在俯视图中观察时，虚设沟道层24d可以包括在高度水平P处具有不同厚度的虚设沟道区域24d_u1和24d_u2。在具有不同厚度的虚设沟道区域24d_u1和24d_u2当中，具有相对较小厚度的虚设沟道区域24d_u1可以与第一部分45a相邻。
当在俯视图中观察时，在高度水平P处，虚设沟道层24d的厚度可以小于沟道层24m的厚度。
当在俯视图中观察时，在高度水平P处，第二虚设电介质层36d的厚度可以大于第二电介质层36m的厚度。
当在俯视图中观察时，在高度水平P处，虚设数据存储层33d可以具有与数据存储层33m基本上相同的厚度。
参考图7B，当在高于上分隔图案45的下端的高度水平的第一高度水平L1的平面上观察时，上分隔图案45可以将虚设数据存储层33d和第一虚设电介质层30d中的每一者分开。在一种实施方式中，虚设数据存储层33d可以被上分隔图案45的第一部分45a划分为在第二方向X上彼此间隔开的虚设数据存储部分。
在一种实施方式中，第一高度水平Ll可以与第一上栅电极63Ul的高度水平相同。在一种实施方式中，第一高度水平L1可以低于第一上栅电极63U1的高度水平或者高于第一上栅电极63U1的高度水平。
当在第一高度水平Ll的平面上观察时，栅极电介质层60可以位于垂直存储结构15m与第一上栅电极63Ul之间，位于垂直虚设结构15d与第一上栅电极63Ul之间，以及位于上分隔图案45与第一上栅电极63U1之间。
当在第一高度水平Ll的平面上观察时，虚设数据存储层33d可以具有基本上均匀的厚度。
当在第一高度水平Ll的平面上观察时，虚设数据存储层33d和数据存储层33m可以具有基本上相同的厚度。
当在第一高度水平Ll的平面上观察时，虚设沟道层24d可以包括具有不同厚度的第一虚设沟道区域24d_L1a和第二虚设沟道区域24d_L1b(例如，在面对虚设数据存储层33d的区域或者与虚设数据存储层33d径向对齐的区域中)。第一虚设沟道区域24d_L1a的厚度t2可以小于第二虚设沟道区域24d_L1b的厚度t1。第一虚设沟道区域24d_L1a与上分隔图案45之间的距离可以小于第二虚设沟道区域24d_L1b与上分隔图案45之间的距离。
当在第一高度水平Ll的平面上观察时，虚设沟道层24d的第一虚设沟道区域24d_L1a可以包括具有逐渐增大或增加的宽度的部分。
当在第一高度水平Ll的平面上观察时，第二虚设电介质层36d可以包括位于第一虚设沟道区域24d_L1a与虚设数据存储层33d之间的第一虚设电介质区域36d_L1a以及位于第二虚设沟道区域24d_L1b与虚设数据存储层33d之间的第二虚设电介质区域36d_L1b。第一虚设电介质区域36d_L1a的厚度可以大于第二虚设电介质区域36d_L1b的厚度。
当在第一高度水平Ll的平面上观察时，虚设沟道层24d还可以包括面对上分隔图案45(例如，与上分隔图案45径向对齐)的虚设沟道区域24d_L1c。虚设沟道区域24d_L1c可以在虚设沟道层24d中具有最小厚度t3。在一种实施方式中，虚设沟道区域24d_L1c的厚度t3可以小于第一虚设沟道区域24d_L1a的厚度t2和第二虚设沟道区域24d_L1b的厚度t1。
当在第一高度水平Ll的平面上观察时，虚设沟道层24d可以具有环形形状。
当在第一高度水平Ll的平面上观察时，具有非均匀厚度的虚设沟道层24d的最小厚度或最大厚度可以小于具有基本上均匀厚度的沟道层24m的厚度。在一种实施方式中，当在第一高度水平L1的平面上观察时，虚设沟道层24d的最大厚度(例如，第二虚设沟道区域24d_L1b的最大厚度)可以小于沟道层24m的厚度。
当在第一高度水平Ll的平面上观察时，第二虚设电介质层36d的最大厚度可以大于具有基本上均匀厚度的第二电介质层36m的厚度。
当在第一高度水平Ll的平面上观察时，虚设沟道层24d可以具有环形形状，并且在虚设沟道层24d中，虚设沟道区域24d_L1c在垂直虚设结构15d在第一方向Y上的中心处的厚度t3可以小于第二虚设沟道区域24d_L1b在垂直虚设结构15d在第二方向X上的中心处的厚度t1。
参考图7C，当在高于上分隔图案45的下端且低于第一高度水平L1的第二高度水平L2的平面上观察时，上分隔图案45可以将虚设数据存储层33d和第一虚设电介质层30d中的每一者分开。在一种实施方式中，虚设数据存储层33d可以被上分隔图案45的第一部分45a划分为在第二方向X上彼此间隔开的第一虚设数据存储部分和第二虚设数据存储部分。
在一种实施方式中，第二高度水平L2可以与第三上栅电极63U3的高度水平相同。在一种实施方式中，第二高度水平L2可以是位于高于第三上栅电极63U3的高度水平且低于第一上栅电极63U1的高度水平的位置处的高度水平。
当在第二高度水平L2的平面上观察时，栅极电介质层60可以位于垂直存储结构15m与第三上栅电极63U3之间、位于垂直虚设结构15d与第三上栅电极63U3之间、以及位于上分隔图案45与第三上栅电极63U3之间。
当在第二高度水平L2的平面上观察时，虚设数据存储层33d可以具有基本上均匀的厚度。
当在第二高度水平L2的平面上观察时，虚设数据存储层33d和数据存储层33m可以具有基本上相同的厚度。
当在第二高度水平L2的平面上观察时，虚设沟道层24d可以包括具有不同厚度的第三虚设沟道区域24d_L2a和第四虚设沟道区域24d_L2b(例如，在面对虚设数据存储层33d的区域或者与虚设数据存储层33d径向对齐的区域中)。第三虚设沟道区域24d_L2a的厚度t5可以小于第四虚设沟道区域24d_L2b的厚度t4。第三虚设沟道区域24d_L2a与上分隔图案45之间的距离可以小于第四虚设沟道区域24d_L2b与上分隔图案45之间的距离。
当在第二高度水平L2的平面上观察时，在第二虚设电介质层36d中，第三虚设沟道区域24d_L2a与虚设数据存储层33d之间的厚度可以大于第四虚设沟道区域24d_L2b与虚设数据存储层33d之间的厚度。
当在第二高度水平L2的平面上观察时，虚设沟道层24d还可以包括面对上分隔图案45的虚设沟道区域24d_L2c。虚设沟道区域24d_L2c可以在虚设沟道层24d中具有最小厚度，例如，最小厚度t6。在一种实施方式中，虚设沟道区域24d_L2c的厚度t6可以小于第三虚设沟道区域24d_L2a的厚度t5和第四虚设沟道区域24d_L2b的厚度t4。
当在第二高度水平L2的平面上观察时，虚设沟道层24d可以具有环形形状。
当在第二高度水平L2的平面上观察时，虚设沟道层24d的最小厚度或最大厚度可以小于沟道层24m的厚度(例如，沟道层24m可以具有基本上均匀的厚度)。
当在第二高度水平L2的平面上观察时，第二虚设电介质层36d的最大厚度可以大于第二电介质层36m的厚度(第二电介质层36m可以具有基本上均匀的厚度)。
虚设沟道层(图7C的24d)在第二高度水平L2的最小厚度t6可以大于虚设沟道层(图7B的24d)在第一高度水平L1的最小厚度t3。
第二虚设电介质层36d在第二高度水平L2的最大厚度可以小于第二虚设电介质层36d在第一高度水平L1的最大厚度。
当在第二高度水平L2的平面上观察时，虚设沟道层24d可以具有环形形状，并且在虚设沟道层24d中，虚设沟道区域24d_L2c在垂直虚设结构15d在第一方向Y上的中心处的厚度t6可以小于第四虚设沟道区域24d_L2b在垂直虚设结构15d在第二方向X上的中心处的厚度t4。
参考图7D，在低于上分隔图案45的下端的高度水平的高度水平处，例如，在与中间栅电极63M之一相同的高度水平L3处，虚设沟道层24d和沟道层24m可以具有基本上相同的厚度，第二虚设电介质层36d和第二电介质层36m可以具有基本上相同的厚度，并且虚设数据存储层33d和数据存储层33m可以具有基本上相同的厚度。
接下来，将参考图8描述根据示例实施例的半导体装置的修改示例。图8是图1的区域“D”在第一上栅电极63U1的第一高度水平L1处的示意性俯视图。
参考图8，当在参考图7B所述的第一高度水平L1的平面上观察时，虚设数据存储层33d可以包括在第二方向X上彼此间隔开的虚设数据存储部分。
当在第一高度水平Ll的平面上观察时，虚设沟道层24d可以包括在第二方向X上彼此间隔开的虚设沟道部分。
当在第一高度水平Ll的平面上观察时，虚设沟道层24d的每一个虚设沟道部分可以包括具有第一厚度t2'的第一虚设沟道区域24d_L1a'和具有第二厚度t1'的第二虚设沟道区域24d_L1a'。第二厚度t1'可以大于第一厚度t2'。
当在第一高度水平L1的平面上观察时，第一厚度t2'可以是虚设沟道层24d的最小厚度，并且第二厚度t1'可以是虚设沟道层24d的最大厚度。
当在第一高度水平Ll的平面上观察时，虚设沟道层24d的至少一个虚设沟道部分可以包括具有逐渐增加的宽度的虚设沟道区域。在一种实施方式中，第一虚设沟道区域24d_L1a'可以包括具有逐渐增大或增加的宽度的部分。
在一种实施方式中，当在第一高度水平Ll的平面上观察时，可以不存在如图7B所示的环形虚设沟道层24d，而是可以包括如图8所示的包括在第二方向X上彼此间隔开的部分的虚设沟道层24d。在一种实施方式中，当在图3B的局部放大截面图中观察时，在如图3B所示的位于高于第一高度水平L1的水平高度且低于虚设焊盘图案39d的下端的水平高度的水平高度处的虚设沟道层24d中，包括在第二方向X上彼此间隔开的部分的虚设沟道层24d的平面形状可以呈现为如图8所示。在一种实施方式中，参考图1至图6描述的虚设沟道层24d可以具有参考图8描述的平面形状或参考图7A至图7D描述的平面形状。
接下来，将描述根据示例实施例的上述半导体装置1的各种修改示例。在下文中，在对上述半导体装置1的各种修改示例的描述中，将主要描述上述半导体装置1的组件当中的修改或替换组件，并且可以省略对从内容或附图中能够容易理解的与上述一个或多个组件基本上相同的组件的描述。
图9是沿着图1的线I-I'截取的根据示例实施例的半导体装置1的修改示例的截面图。
在一种实施方式中，参考图9，如参考图2和图3B描述的上分隔图案45的第一部分45a可以在垂直方向Z上穿透虚设焊盘图案39d的同时将虚设焊盘图案39d划分为在第二方向X上彼此间隔开的焊盘部分，并且可以被替换为具有位于比第一上栅电极63U1的水平高度高的水平高度处的下表面的第一部分45a'。
图10是沿着图1的线I-I'截取的根据示例实施例的半导体装置1的修改示例的截面图。
在一种实施方式中，参考图10，如参考图2和图3B描述的上分隔图案45的第一部分45a可以在垂直方向上穿透虚设焊盘图案39d的同时将虚设焊盘图案39d划分为在第二方向X上彼此间隔开的焊盘部分，并且可以被替换为具有位于与第一上栅电极63U1或第二上栅电极63U2的水平高度相同的水平高度处或者位于比第一上栅电极63U1或第二上栅电极63U2的水平高度低的水平高度处的下表面的第一部分45a”。
图11是沿着图1的线II-II'截取的根据示例实施例的半导体装置1的修改示例的截面图。
在一种实施方式中，参考图11，如参考图4和图5描述的上分隔图案45的第二部分45b可以被替换为在垂直方向Z上穿透栅电极63当中的多于三个栅电极的更大数目的上栅电极(例如，63U1、63U2、63U3、63U4和63U5)的第二部分45b'。在通过上分隔图案45的第二部分45b在第二方向X上彼此分隔开的同时彼此间隔开的上栅电极63U1、63U2、63U3、63U4和63U5当中，相对上部的单个或多个上栅电极63U1和63U2可以是擦除控制栅电极，并且相对下部的单个或多个上栅电极63U3和63U4可以是串选择栅电极。
图12是图1的区域“D”在与图11的上栅电极63U1、63U2、63U3、63U4和63U5当中的位于最下水平高度处的第五上栅电极63U5具有相同高度的第四高度水平处的示意性俯视图。
参考图11和图12，当在第四高度水平L4的平面上观察时，上分隔图案45可以与第一虚设电介质层30d接触，并且虚设数据存储层33d可以具有环形形状。
当在第四高度水平L4的平面上观察时，虚设沟道层24d可以具有基本上均匀的厚度，并且第二虚设电介质层36d可以具有基本上均匀的厚度。
当在第四高度水平L4的平面上观察时，虚设沟道层24d可以具有与沟道层24m基本上相同的厚度。
在上述实施例中，半导体装置1可以具有图7A至图7D的垂直虚设结构15d的平面形状、图8的垂直虚设结构15d的平面形状、或图12的垂直虚设结构15d的平面形状。
图13是沿着图1的线II-II'截取的根据修改示例的半导体装置1a的截面图。
在一种实施方式中，参考图13，上述衬底结构(图2至图6中的3)可以替换为衬底结构3a，该衬底结构3a包括：半导体衬底105，位于半导体衬底105上的外围电路区域110、115和120，以及位于外围电路区域110、115和120上的上衬底125。
半导体衬底105可以是单晶半导体衬底，例如硅衬底。
外围电路区域110、115和120可以包括：位于半导体衬底105上的外围电路元件110，电连接到外围电路元件110的外围互连件115，以及在半导体衬底105上覆盖外围电路元件110和外围互连件115的下绝缘层120。外围电路元件110可以包括外围晶体管，该外围晶体管包括：形成在由半导体衬底105上的器件隔离层112限定的有源区域上的外围栅极110a，以及位于有源区域中的外围源极/漏极110b。
上衬底125可以包括至少一个硅层。上衬底125可以包括掺杂有杂质的多晶硅层。
上述堆叠结构ST、垂直存储结构15m、垂直虚设结构15d和上分隔图案45可以位于上衬底125上。垂直存储结构15m和垂直虚设结构15d可以与上衬底125接触。
图14A是沿着图1的线I-I'截取的示出根据修改示例的半导体装置1b的截面图，并且图14B是图14A的区域“Aa”的局部放大图。
在一种实施方式中，参考图14A和图14B，上述衬底结构(图2至图6中的3)可以替换为衬底结构3a'，该衬底结构3a'包括：半导体衬底105，位于半导体衬底105上的外围电路区域110、115和120，位于外围电路区域110、115和120上的上衬底125，以及位于上衬底125上的水平层130和135。半导体衬底105以及外围电路区域110、115和120可以与参考图13描述的半导体衬底105以及外围电路区域110、115和120基本上相同。
水平层130和135可以包括第一水平层130和位于第一水平层135上的第二水平层135。第一水平层130和第二水平层135可以由具有N型电导率的多晶硅层形成。上衬底125的至少一部分可以由具有N型电导率的多晶硅层形成。
在上述堆叠结构ST中，栅电极63可以包括在垂直方向Z上彼此间隔开的多个下栅电极63L1和63L2，并且层间绝缘层8可以包括位于最下层间绝缘层8L上的中间层间绝缘层8M。
在多个下栅电极63L1和63L2当中，相对下部的下栅电极63L1可以是下擦除控制栅电极，并且相对上部的下栅电极63L2可以是下选择栅电极。
在如图14B所示的下部区域中，上述垂直存储结构15m可以被修改为垂直存储结构15m'，该垂直存储结构15m'包括：向上衬底125的内部延伸的绝缘区域21m，覆盖绝缘区域21m的外侧表面和底表面的沟道层24m，以及覆盖沟道层24m的外侧表面和底表面的电介质结构27m。
在如图14B所示的下部区域中，垂直虚设结构15d'可以包括：向上衬底125的内部延伸的虚设绝缘区域21d，覆盖虚设绝缘区域21d的外侧表面和底表面的虚设沟道层24d，以及覆盖虚设沟道层24d的外侧表面和底表面的虚设电介质结构27d。
第一水平层130可以穿透电介质结构27m并与沟道层24m接触，并且可以穿透虚设电介质结构27d并与虚设沟道层24d接触。
图15是沿着图1的线I-I'截取的示出根据修改示例的半导体装置1c的截面图。
在一种实施方式中，参考图15，根据修改示例的半导体装置1c可以包括下半导体芯片LC和接合到下半导体芯片LC的上半导体芯片UC。
下半导体芯片LC可以包括参考图1至图11描述的半导体装置1。在一种实施方式中，下半导体芯片LC可以包括衬底结构3、堆叠结构ST、垂直存储结构15m、垂直虚设结构15d、上分隔图案45、分隔结构66、上绝缘层48和69、接触插塞72和位线75。
下半导体芯片LC可以包括：在上绝缘层48和69上覆盖位线75的下绝缘层80，以及具有与下绝缘层80的上表面共面的上表面并且被埋置在下绝缘层80中的下接合焊盘85。
上半导体芯片UC可以包括：半导体衬底205，位于半导体衬底205下方的外围电路区域210、215和220，以及位于外围电路区域210、215和220下方的上接合焊盘225。
外围电路区域210、215和220可以包括：位于半导体衬底205下方的外围电路元件210、电连接到外围电路元件210的外围互连件215、以及在半导体衬底205下方覆盖外围电路元件210和外围互连件215的上绝缘层220。外围电路器件210可以包括外围晶体管，该外围晶体管包括：位于由半导体衬底205中的器件隔离层212限定的有源区域下方的外围栅极210a，以及位于有源区域中的外围源极/漏极210b。外围电路区域210、215和220可以位于半导体衬底205与堆叠结构ST之间。
上接合焊盘225可以埋置在上绝缘层220中并且可以接合到下接合焊盘85。
下接合焊盘85和上接合焊盘225可以由可以彼此接合的导电材料形成，例如，铜(Cu)。
图16是沿着图1的线I-I'截取的根据修改示例的半导体装置1d的截面图。
在一种实施方式中，参考图16，根据修改示例的半导体装置1d可以包括下半导体芯片LC'和接合到下半导体芯片LC'的上半导体芯片UC'。
上半导体芯片UC'可以与参考图15描述的上半导体芯片UC基本上相同。
下半导体芯片LC'可以包括与参考图14A和图14B描述的相同的上衬底125、水平层130和135、堆叠结构ST、垂直存储结构15m'和垂直虚设结构15d'，并且可以包括与参考图1至图11描述的相同的上分隔图案45、分隔结构66、上绝缘层48和69、接触插塞72和位线75。
下半导体芯片LC'还可以包括参考图15描述的下绝缘层80和下接合焊盘85。如参考图15描述的，下接合焊盘85和上接合焊盘225可以彼此接合。
接下来，将参考图17至图22C描述根据示例实施例的制造半导体装置的方法的示例。图17是根据示例实施例的制造半导体装置的方法的流程图，图18A、图19A、图20A、图21A和图22A是沿着图1的线I-I'截取的截面图，图18B、图19B、图20B、图21B和图22B是沿着图1的线II-II'截取的截面图，并且图18C、图19C、图20C、图21C和图22C是沿着图1的线III-III'截取的截面图。
参考图17、图18A、图18B和图18C，可以形成衬底结构3。衬底结构3可以是半导体衬底。在一种实施方式中，衬底结构3可以通过替换为参考图13描述的衬底结构(图13的3a)来形成。衬底结构3可以是硅衬底。衬底结构3的至少一部分可以是掺杂有杂质的区域，例如，具有N型导电类型和/或P型导电类型的掺杂区域。
在操作S10中，可以形成包括层间绝缘层8和模制层10的初步堆叠结构8和10。初步堆叠结构8和10可以形成在衬底结构3上。
层间绝缘层8可以由氧化硅形成。模制层10可以由与层间绝缘层8的材料不同的材料形成。在一种实施方式中，模制层10可以由氮化硅或多晶硅形成。
层间绝缘层8可以包括最下层间绝缘层8L1、次最下层间绝缘层8L2、最上层间绝缘层8U、以及位于次最下层间绝缘层8L2与最上层间绝缘层8U之间的中间层间绝缘层8M。次最下层间绝缘层8L2可以形成为具有大于最下层间绝缘层8L1的厚度和中间层间绝缘层8M的厚度的厚度。最上层间绝缘层8U可以形成为具有大于最下层间绝缘层8L1的厚度和中间层间绝缘层8M的厚度的厚度。
模制层10可以包括下模制层10L、多个上模制层10U1、10U2和10U3、以及位于下模制层10L与多个上模制层10U1、10U2和10U3之间的中间模制层10M。
在操作S15中，可以形成垂直存储结构15m和垂直虚设结构15d以穿透初步堆叠结构8和10。
形成垂直存储结构15m和垂直虚设结构15d可以包括：形成孔12以穿透初步堆叠结构8和10并暴露衬底结构3，同时在孔中形成垂直存储结构15m和垂直虚设结构15d。在一种实施方式中，形成每个垂直存储结构15m可以包括：形成从被孔12暴露的衬底结构3外延生长的沟道图案18m，在沟道图案18m上的孔12的侧壁上形成电介质结构27m，形成沟道层24m以覆盖电介质结构27m并与沟道图案18m接触，形成绝缘区域21m以在沟道层24m上填充孔12的一部分，以及形成焊盘图案39m以在绝缘区域21m上填充的孔12的其余部分。形成每个垂直虚设结构15d可以包括：形成从被孔12暴露的衬底结构3外延生长的虚设沟道图案18d，在虚设沟道图案18d上的孔12的侧壁上形成虚设电介质结构27d，形成虚设沟道层24d以覆盖虚设电介质结构27d并与虚设沟道图案18d接触，形成虚设绝缘区域21d以在虚设沟道层24d上填充孔12的一部分，以及形成虚设焊盘图案39d以在虚设绝缘区域21d上填充孔12的其余部分。
形成电介质结构27m可以包括顺序地形成第二电介质层36m、数据存储层33m和第一电介质层30m。形成虚设电介质结构27d可以包括顺序地形成第二虚设电介质层36d、虚设数据存储层33d和第一虚设电介质层30d。
参考图17、图19A、图19B和图19C，在操作S20中，可以形成凹槽42以穿透初步堆叠结构8和10的一部分并与垂直虚设结构15d相交。凹槽42可以具有沿Y方向延伸的线形。凹槽42可以在穿透每个垂直虚设结构15d的一部分的同时与每个垂直虚设结构15d的上部相交。凹槽42在X方向上的宽度可以小于每个垂直虚设结构15d在X方向上的宽度。
凹槽42可以穿透模制层10当中的上模制层10u1、10u2和10u3。
在一种实施方式中，凹槽42可以穿透每个垂直虚设结构15d的虚设焊盘图案39d的一部分。
在一种实施方式中，凹槽42可以穿透每个垂直虚设结构15d的整个虚设焊盘图案39d。
参考图17、图20A、图20B和图20C，在操作S25中，可以形成上分隔图案45以至少填充凹槽42。上分隔图案45可以填充凹槽42并且可以覆盖初步堆叠结构8和10的上表面10。上分隔图案45可以由氧化硅形成。
在上分隔图案45中，与垂直虚设结构15d相交的部分可以被称为第一部分45a，穿透初步堆叠结构8和10的一部分的部分可以被称为第二部分45b，并且覆盖初步堆叠结构8和10的上表面的部分可以被称为上部45c。
在上分隔图案45中，与垂直虚设结构15d相交的第一部分45a可以穿透每个垂直虚设结构15d的虚设数据存储层33d的一部分以将虚设数据存储层33d的一部分分开。
可以在上分隔图案45上形成第一上绝缘层48。第一上绝缘层48可以由比上分隔图案45的氧化硅硬的氧化硅形成。在一种实施方式中，第一上绝缘层48可以由在比上分隔图案45的氧化硅高的温度下形成的氧化硅形成。
在操作S30中，可以形成分隔沟槽51。分隔沟槽51可以穿透第一上绝缘层48、上分隔图案45的上部45c以及初步堆叠结构8和10。分隔沟槽51可以暴露初步堆叠结构8和10的模制层。
参考图17、图21A、图21B和图21C，在操作S35中，可以去除由分隔沟槽51暴露的模制层(图19A至图19C的10)。
随着模制层(图19A至图19C的10)被去除，可以形成空白空间54以暴露垂直存储结构15m、垂直虚设结构15d和上分隔图案45。
在一种实施方式中，垂直存储结构15m和垂直虚设结构15d可以用作支撑件，以帮助防止层间绝缘层因在去除模制层(图19A至图19C的10)时形成的空白空间54而弯曲或变形。因此，垂直虚设结构15d也可以被称为垂直支撑结构。
在操作S40中，可以执行氧化工艺。氧化工艺可以是热氧化工艺。
沟道图案18m的暴露表面可以通过氧化工艺被氧化以形成第一氧化物层57a，并且虚设沟道图案18d的表面可以通过氧化工艺被氧化以形成第二氧化物层57b。
在氧化工艺中使用的氧可以渗透通过空白空间54暴露的上分隔图案45，并且垂直虚设结构15d的虚设沟道层24d的一部分可以通过氧化工艺被氧化。因此，虚设沟道层24d可以被氧化成具有各种厚度，如图7A至图7D所描述的。虚设沟道层24d可以通过氧化工艺被氧化成具有如图8所示的厚度。
氧化工艺可以使第二电介质层36m的表面固化。在一种实施方式中，随着模制层(图19A至图19C的10)被去除，第二电介质层36m的表面可能被损坏或者模制层(图19A至图19C的10)可以被精细地保留。氧化工艺可以使第二电介质层36m的受损表面固化，或者可以氧化精细剩余的模制层(图19A至图19C的10)以完全去除模制层(图19A至图19C的10)。
氧化工艺可以帮助改善第二电介质层36m和数据存储层33m之间的界面特性。因此，可以提高半导体装置的数据存储特性。
参考图17、图22A、图22B和图22C，在操作S45中，可以形成栅极层。栅极层的形成可以包括形成栅极电介质层60以共形地覆盖空白空间54的内壁以及顺序地形成栅电极63以填充空白空间54。
在操作S50中，可以形成分隔结构66。分隔结构66的形成可以包括在分隔沟槽51的侧表面上形成分隔间隔物66a以及形成分隔图案66b以填充分隔沟槽51。
结合图17返回图1至图6，可以在分隔结构66和第一上绝缘层48上形成第二上绝缘层69。在操作S55中，可以形成接触插塞72。接触插塞72可以穿透第一上绝缘层48和第二上绝缘层69以及上分隔图案45的上部45c，并且可以与垂直存储结构15m的焊盘图案39m接触。在操作S60中，可以形成互连件。互连件可以包括位线75。位线75可以电连接到接触插塞72。
在上述实施例中，为了帮助改善垂直存储结构15m的特性，可以在操作S20之后立即执行氧化工艺(图17中的40)，其中凹槽(图19A至图19C的42)形成为穿透初步堆叠结构的一部分并与垂直虚设结构15d相交。
在上述实施例中，为了帮助改善垂直存储结构15m的特性，可以在操作S25之后立即执行氧化工艺(图17中的40)，其中上分隔图案(图20A至图20C的45)被形成为填充凹槽(图19A至图19C的42)。
接下来，将分别参考图23、图24和图25描述包括根据示例实施例的半导体装置的数据存储系统。
图23是包括根据示例实施例的半导体装置的电子系统的示意图。
参考图23，根据示例实施例的数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以由包括半导体装置1100的存储设备或包括存储设备的电子设备来实现。在一种实施方式中，数据存储系统1000可以由包括半导体装置1100的固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备来实现。
在一种实现方式中，数据存储系统1000可以由存储数据的电子系统实现。
半导体装置1100可以由在上述参考图1至图22C的示例实施例描述的半导体装置来实现。半导体装置1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。
第一结构1100F可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。
第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及设置在位线BL与公共源极线CSL之间的存储单元串CSTR。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及位于下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目可以根据示例实施例而变化。
在一种实施方式中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
上述栅电极63可以构成下栅极线LL1和LL2、字线WL以及上栅极线UL1和UL2。
在一种实施方式中，下晶体管LT1和LT2可以包括彼此串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一者可以用于擦除操作，以基于栅极感应漏极泄漏(GIDL)擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接互连件1115电连接到译码器电路1110。
位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接互连件1125电连接到页面缓冲器1120。位线BL可以是上述位线75。
在第一结构1100F中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管MCT中的至少一个选定存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。
半导体装置1100还可以包括输入/输出焊盘1101。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。因此，控制器1200可以通过输入/输出焊盘1101电连接到半导体装置1100并且可以控制半导体装置1100。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在一种实施方式中，数据存储系统1000可以包括多个半导体装置1100。在这种情况下，控制器1200可以控制多个半导体装置1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件进行操作并且可以控制NAND控制器1220以访问半导体装置1100。NAND控制器1220可以包括用于处理与半导体装置1100的通信的NAND接口(NAND I/F)1221。用于控制半导体装置1100的控制指令、要写入半导体装置1100的存储单元晶体管MCT的数据、以及要从半导体装置1100的存储单元晶体管MCT读取的数据可以通过NAND接口1221传输。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
图24是根据示例实施例的包括半导体装置的数据存储系统的示意性透视图。
参考图24，根据示例实施例的数据存储系统2000可以包括主基板2001以及安装在主基板2001上的控制器2002、一个或更多个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主基板2001上的互连图案2005连接到控制器2002。
主基板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数目和排列可以根据数据存储系统2000与外部主机之间的通信接口而变化。在一种实施方式中，数据存储系统2000可以根据诸如以下接口之一与外部主机通信：通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-PHY。在示例实施例中，数据存储系统2000可以通过经连接器2006从外部主机供应的电力进行操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入在半导体封装件2003中或者可以从半导体封装件2003读取数据，并且可以帮助提高数据存储系统2000的工作速度。
DRAM 2004可以由用于减小作为数据存储空间的半导体封装件2003与外部主机之间的速度差异的缓冲存储器来实现。包括在数据存储系统2000中的DRAM 2004也可以用作一种高速缓冲存储器，并且可以在对半导体封装件2003执行的控制操作中提供用于临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以被配置为包括多个半导体芯片2200的半导体封装件。每个半导体芯片2200可以包括在上述参考图1至图22C的示例实施例之一中描述的半导体装置。
第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、位于每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以由包括封装上焊盘2130的印刷电路板(PCB)实现。每个半导体芯片2200可以包括输入/输出焊盘2210。
在一种实施方式中，连接结构2400可以被配置为将输入/输出焊盘2210电连接到封装上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过接合引线方法彼此电连接并且可以电连接到封装基板2100的封装上焊盘2130。在一种实施方式中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过包括穿硅通路(TSV)的连接结构而不是接合引线方法的连接结构2400彼此电连接。
在一种实施方式中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在一种实施方式中，控制器2002和半导体芯片2200可以安装在与主基板2001不同的中介(interposer)基板上，并且控制器2002可以通过形成在中介基板上的互连件连接到半导体芯片2200。
图25是根据示例实施例的包括半导体装置的数据存储系统的示意性截面图。图25示出了图24的半导体封装件2003的示例实施例，并且概念性地示出了沿着线III-III'截取的图24所示的半导体封装件2003的截面区域。
参考图25，在半导体封装件2003中，封装基板2100可以被配置为印刷电路板(PCB)。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的上表面上的封装上焊盘2130、设置在封装基板主体部分2120的下表面上或通过该下表面暴露的下焊盘2125、以及在封装基板主体部分2120中将封装上焊盘2130电连接到下焊盘2125的内部互连件2135。封装上焊盘2130可以电连接到连接结构2400。如图24所示，下焊盘2125可以通过导电连接部分2800连接到数据存储系统2000的主基板2001的互连图案2005。
每个半导体芯片2200可以包括半导体衬底3010和顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括具有外围互连件3110的外围电路区域。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的存储沟道结构3220和分隔结构3230、电连接到存储沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210(图2B的94)的字线(图23中的WL)的栅极连接线。第一结构3100可以包括图23的第一结构1100F，并且第二结构3200可以包括图23的第二结构1100S。例如，在图25中，由附图标记1表示的局部放大区域可以表示图2的截面结构。因此，每个半导体芯片2200可以包括根据上面参考图1至图22C描述的示例实施例之一的半导体装置1。
每个半导体芯片2200可以包括电连接到第一结构3100的外围互连件3110并且从第二结构3200向内延伸的贯通互连件3245。贯通互连件3245可以穿透栅极堆叠结构3210并且可以进一步设置在栅极堆叠结构3210的外侧。
每个半导体芯片2200还可以包括输入/输出连接线3265和输入/输出焊盘2210，输入/输出连接线3265电连接到第一结构3100的外围互连件3110并从第二结构3200向内延伸，输入/输出焊盘2210电连接到输入/输出连接线3265。
如上所述，示例实施例可以提供一种制造半导体装置的方法、由该方法制造的半导体装置以及包括该半导体装置的数据存储系统，该方法包括：形成垂直存储结构和垂直虚设结构，形成上分隔图案，以及执行用于改善垂直存储结构的特性的氧化工艺。在形成上分隔图案之前，可以在与垂直存储结构相同的条件下形成垂直虚设结构，并且可以稳定地形成垂直虚设结构而没有诸如翘曲等缺陷。因此，可以提高半导体装置的可靠性和耐用性。另外，在形成上分隔图案之后，可以执行用于改善垂直存储结构的特性的氧化工艺，以帮助改善半导体装置的数据存储特性，例如，半导体装置的性能。
一个或更多个实施例可以提供一种表现出提高的集成密度和可靠性的半导体装置。
一个或更多个实施例可以提供一种表现出改善性能的半导体装置。
已经在本文中公开了示例实施例，并且尽管使用了特定术语，但它们仅以一般性和描述性的意义被使用和解释，而不是出于限制的目的。在一些情况下，如在提交本申请时本领域普通技术人员将显而易见的是，除非另有特别说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，也可以与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不背离所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节的各种改变。

Claims (20)

1.一种半导体装置，包括：
衬底结构；
堆叠结构，所述堆叠结构位于所述衬底结构上并且包括沿垂直方向交替且重复堆叠的层间绝缘层和栅电极，所述垂直方向垂直于所述衬底结构的上表面；
垂直存储结构，所述垂直存储结构沿所述垂直方向穿透所述堆叠结构；
垂直虚设结构，所述垂直虚设结构沿所述垂直方向穿透所述堆叠结构；以及
上分隔图案，所述上分隔图案位于所述堆叠结构上并且包括沿第一方向延伸的第一部分和第二部分，所述第一方向平行于所述衬底结构的所述上表面，所述第一部分与所述垂直虚设结构相交，并且所述第二部分从所述第一部分延伸并穿透所述堆叠结构的一部分，
其中：
所述上分隔图案的所述第二部分穿透多个所述栅电极，
所述垂直存储结构包括绝缘区域、位于所述绝缘区域的侧表面上的沟道层、位于所述沟道层的外侧表面上的第一电介质层、位于所述第一电介质层的外侧表面上的数据存储层、位于所述数据存储层的外侧表面上的第二电介质层和位于所述绝缘区域上的焊盘图案，
所述垂直虚设结构包括虚设绝缘区域、位于所述虚设绝缘区域的侧表面上的虚设沟道层、位于所述虚设沟道层的外侧表面上的第一虚设电介质层、位于所述第一虚设电介质层的外侧表面上的虚设数据存储层、位于所述虚设数据存储层的外侧表面上的第二虚设电介质层和位于所述虚设绝缘区域上的虚设焊盘图案，并且
当在高于所述上分隔图案的最下端的高度水平的第一高度水平的平面上观察时，所述虚设沟道层包括面对所述虚设数据存储层的第一虚设沟道区域和面对所述虚设数据存储层的第二虚设沟道区域，所述第一虚设沟道区域的厚度不同于所述第二虚设沟道区域的厚度。
2.根据权利要求1所述的半导体装置，其中，当在所述第一高度水平的平面上观察时：
所述第一虚设沟道区域的厚度小于所述第二虚设沟道区域的厚度，并且
所述第一虚设沟道区域与所述上分隔图案之间的距离小于所述第二虚设沟道区域与所述上分隔图案之间的距离。
3.根据权利要求1所述的半导体装置，其中，当在所述第一高度水平的平面上观察时，所述第一虚设电介质层包括位于所述虚设数据存储层与所述虚设沟道层之间的第一虚设电介质区域和第二虚设电介质区域，所述第一虚设电介质区域的厚度不同于所述第二虚设电介质区域的厚度。
4.根据权利要求3所述的半导体装置，其中：
所述第一虚设电介质区域的厚度大于所述第二虚设电介质区域的厚度；并且
所述第一虚设电介质区域与所述上分隔图案之间的距离小于所述第二虚设电介质区域与所述上分隔图案之间的距离。
5.根据权利要求1所述的半导体装置，其中，当在所述第一高度水平的平面上观察时：
所述虚设数据存储层被所述上分隔图案划分为在第二方向上彼此间隔开的虚设数据存储部分，
所述第二方向平行于所述衬底结构的所述上表面且垂直于所述第一方向，并且
所述虚设数据存储层具有基本上均匀的厚度。
6.根据权利要求1所述的半导体装置，其中，当在所述第一高度水平的平面上观察时，所述垂直存储结构的所述沟道层具有基本上均匀的厚度。
7.根据权利要求1所述的半导体装置，其中，当在所述第一高度水平的平面上观察时：
所述第二虚设沟道区域的厚度大于所述第一虚设沟道区域的厚度，并且
所述垂直存储结构的所述沟道层的厚度大于所述第二虚设沟道区域的厚度。
8.根据权利要求1所述的半导体装置，其中，当在所述第一高度水平的平面上观察时：
所述第一虚设电介质层包括在所述虚设数据存储层与所述虚设沟道层之间具有不同厚度的区域，
所述垂直存储结构的所述第一电介质层具有基本上均匀的厚度，并且
所述第一虚设电介质层的最大厚度大于所述垂直存储结构的所述第一电介质层的厚度。
9.根据权利要求1所述的半导体装置，其中，当在所述第一高度水平的平面上观察时：
所述虚设沟道层包括在第二方向上彼此间隔开的第一虚设沟道部分和第二虚设沟道部分，
所述第二方向平行于所述衬底结构的所述上表面且垂直于所述第一方向，并且
所述第一虚设沟道部分和所述第二虚设沟道部分中的至少一者包括所述第一虚设沟道区域和所述第二虚设沟道区域。
10.根据权利要求9所述的半导体装置，其中，当在第二高度水平的平面上观察时，所述第二高度水平高于所述上分隔图案的最下端的高度水平且低于所述第一高度水平：
所述虚设沟道层具有环形形状，
所述虚设沟道层包括从所述垂直虚设结构的中心沿所述第一方向设置的第三虚设沟道区域和从所述垂直虚设结构的中心沿所述第二方向设置的第四虚设沟道区域，并且
所述第四虚设沟道区域的厚度大于所述第三虚设沟道区域的厚度。
11.根据权利要求1所述的半导体装置，其中，所述虚设焊盘图案的至少一部分被所述上分隔图案的所述第一部分划分为在垂直于所述第一方向的第二方向上彼此间隔开的焊盘部分。
12.根据权利要求1所述的半导体装置，其中：
所述上分隔图案还包括覆盖所述堆叠结构的上表面的上部，并且
所述第一部分、所述第二部分和所述上部彼此成一体。
13.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一氧化物层；
第二氧化物层；
分隔结构；
位线接触插塞；
位线；以及
栅极电介质层，所述栅极电介质层覆盖每个所述栅电极的上表面和下表面，并介于所述垂直存储结构与所述栅电极之间、介于所述垂直虚设结构与所述栅电极之间、以及介于所述上分隔图案与所述栅电极之间，
其中：
所述衬底结构为半导体衬底，
所述垂直存储结构还包括与所述半导体衬底接触、向上延伸并与所述沟道层接触的沟道图案，
所述垂直虚设结构还包括与所述半导体衬底接触、向上延伸并与所述虚设沟道层接触的虚设沟道图案，
所述沟道图案的上表面和所述虚设沟道图案的上表面位于比所述栅电极中的最下栅电极的水平高度高的水平高度上，
所述第一氧化物层与所述沟道图案接触并且位于所述最下栅电极与所述沟道图案之间，
所述第二氧化物层与所述虚设沟道图案接触并且位于所述最下栅电极与所述虚设沟道图案之间，
所述分隔结构穿透所述堆叠结构并沿所述第一方向延伸，
所述上分隔图案、所述垂直存储结构和所述垂直虚设结构位于所述分隔结构之间，
所述位线接触插塞与所述垂直存储结构的所述焊盘图案接触，并且
所述位线电连接到所述位线接触插塞。
14.根据权利要求1所述的半导体装置，其中：
所述衬底结构包括半导体衬底、位于所述半导体衬底上的外围电路区域以及位于所述外围电路区域上的上衬底；
所述上衬底包括至少一个硅层；并且
所述垂直存储结构和所述垂直虚设结构与所述至少一个硅层接触。
15.根据权利要求1所述的半导体装置，所述半导体装置还包括位于所述堆叠结构上的上半导体芯片，
其中：
所述上半导体芯片包括半导体衬底和位于所述半导体衬底下方的外围电路区域；并且
所述外围电路区域位于所述半导体衬底与所述堆叠结构之间。
16.一种半导体装置，包括：
衬底结构；
堆叠结构，所述堆叠结构位于所述衬底结构上并且包括沿垂直方向交替且重复堆叠的层间绝缘层和栅电极，所述垂直方向垂直于所述衬底结构的上表面；
垂直存储结构，所述垂直存储结构沿所述垂直方向穿透所述堆叠结构；
垂直虚设结构，所述垂直虚设结构沿所述垂直方向穿透所述堆叠结构；
上分隔图案，所述上分隔图案位于所述堆叠结构上并且包括沿第一方向延伸的第一部分和第二部分，所述第一方向平行于所述衬底结构的所述上表面，所述第一部分与所述垂直虚设结构相交，并且所述第二部分从所述第一部分延伸并且穿透所述堆叠结构的一部分；
接触插塞，所述接触插塞与所述垂直存储结构接触并且位于所述垂直存储结构上；以及
位线，所述位线电连接到所述接触插塞并且位于所述接触插塞上，
其中：
所述上分隔图案的所述第二部分穿透所述栅电极中的多个上栅电极，
所述垂直存储结构包括绝缘区域、位于所述绝缘区域的侧表面上的沟道层、位于所述沟道层的外侧表面上的第一电介质层、位于所述第一电介质层的外侧表面上的数据存储层、位于所述数据存储层的外侧表面上的第二电介质层和位于所述绝缘区域上的焊盘图案，
所述垂直虚设结构包括虚设绝缘区域、位于所述虚设绝缘区域的侧表面上的虚设沟道层、位于所述虚设沟道层的外侧表面上的第一虚设电介质层、位于所述第一虚设电介质层的外侧表面上的虚设数据存储层、位于所述虚设数据存储层的外侧表面上的第二虚设电介质层和位于所述虚设绝缘区域上的虚设焊盘图案，并且
当在高于所述多个上栅电极中的最下面的上栅电极的最下表面的高度水平且低于所述焊盘图案的最下表面的高度水平的第一高度水平的平面上观察时，所述垂直虚设结构的所述虚设沟道层的厚度小于所述垂直存储结构的所述沟道层的厚度。
17.根据权利要求16所述的半导体装置，其中，当在所述第一高度水平的平面上观察时：
所述虚设数据存储层包括在垂直于所述第一方向的第二方向上彼此间隔开的虚设数据存储部分，
所述虚设沟道层包括在所述第二方向上彼此间隔开的虚设沟道部分，并且
至少一个所述虚设沟道部分包括具有逐渐增加的宽度的虚设沟道区域。
18.根据权利要求16所述的半导体装置，其中，当在所述第一高度水平的平面上观察时：
所述垂直虚设结构的所述虚设沟道层包括具有第一最小厚度的第一虚设沟道区域和具有第一最大厚度的第二虚设沟道区域，
所述沟道层具有基本上均匀的厚度，并且
所述第二虚设沟道区域的所述第一最大厚度小于所述垂直存储结构的所述沟道层的厚度。
19.根据权利要求18所述的半导体装置，其中，在高于最下面的所述上栅电极的最下表面的高度水平并且高于所述第一高度水平的第二高度水平处：
所述虚设沟道层具有环形形状，
所述虚设沟道层包括具有第二最小厚度的第三虚设沟道区域和具有第二最大厚度的第四虚设沟道区域，并且
所述第三虚设沟道区域的所述第二最小厚度大于所述第一虚设沟道区域的所述第一最小厚度。
20.一种数据存储系统，包括：
半导体装置，所述半导体装置包括输入/输出焊盘；以及
控制器，所述控制器通过所述输入/输出焊盘电连接到所述半导体装置并且被配置为控制所述半导体装置，
其中：
所述半导体装置包括：
衬底结构，
堆叠结构，所述堆叠结构位于所述衬底结构上并且包括沿垂直方向交替且重复堆叠的层间绝缘层和栅电极，所述垂直方向垂直于所述衬底结构的上表面，
垂直存储结构，所述垂直存储结构沿所述垂直方向穿透所述堆叠结构，
垂直虚设结构，所述垂直虚设结构沿所述垂直方向穿透所述堆叠结构，
上分隔图案，所述上分隔图案位于所述堆叠结构上并且包括沿第一方向延伸的第一部分和第二部分，所述第一方向平行于所述衬底结构的所述上表面，所述第一部分与所述垂直虚设结构相交，并且所述第二部分从所述第一部分延伸且穿透所述堆叠结构的一部分，
接触插塞，所述接触插塞与所述垂直存储结构接触并位于所述垂直存储结构上，以及
位线，所述位线电连接到所述接触插塞并且位于所述接触插塞上，
所述上分隔图案的所述第二部分穿透所述栅电极中的多个上栅电极，所述垂直存储结构包括绝缘区域、位于所述绝缘区域的侧表面上的沟道层、位于所述沟道层的外侧表面上的第一电介质层、位于所述第一电介质层的外侧表面上的数据存储层、位于所述数据存储层的外侧表面上的第二电介质层和位于所述绝缘区域上的焊盘图案，
所述垂直虚设结构包括虚设绝缘区域、位于所述虚设绝缘区域的侧表面上的虚设沟道层、位于所述虚设沟道层的外侧表面上的第一虚设电介质层、位于所述第一虚设电介质层的外侧表面上的虚设数据存储层、位于所述虚设数据存储层的外侧表面上的第二虚设电介质层以及位于所述虚设绝缘区域上的虚设焊盘图案，
当在高于所述多个上栅电极中的最下面的上栅电极的最下表面的高度水平且低于所述焊盘图案的最下表面的高度水平的第一高度水平的平面上观察时，所述垂直虚设结构的所述虚设沟道层包括具有第一最小厚度的第一虚设沟道区域和具有第一最大厚度的第二虚设沟道区域，
当在所述第一高度水平的平面上观察时，所述沟道层具有基本上均匀的厚度，并且
所述第二虚设沟道区域的所述第一最大厚度小于所述垂直存储结构的所述沟道层的厚度。
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