CN114188350A - 半导体器件和包括半导体器件的电子系统 - Google Patents

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林周永
金钟秀
沈善一
李海旻
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Abstract

本申请提供了一种半导体器件和包括半导体器件的电子系统。所述半导体器件，包括：衬底上的栅电极结构；沟道，延伸穿过栅电极结构；以及蚀刻停止层，在栅电极结构的侧壁上。栅电极结构包括在第一方向上彼此间隔开并且以阶梯形状堆叠的栅电极。沟道包括第一部分和与第一部分接触的第二部分。第二部分的下表面的宽度小于第一部分的上表面的宽度。蚀刻停止层接触栅电极中的至少一个栅电极，并且在水平方向上与沟道的第一部分的上部重叠。接触蚀刻停止层的至少一个栅电极是包括绝缘材料的虚设栅电极。

Description

半导体器件和包括半导体器件的电子系统
相关申请的交叉引用
于2020年9月14日在韩国知识产权局提交的韩国专利申请No.10-2020-0117865通过引用整体合并于本文中。
技术领域
实施例涉及半导体器件和包括半导体器件的电子系统。
背景技术
在具有数据存储容量的电子系统中，高容量半导体器件可以存储高容量数据。因此，已经考虑了增加半导体器件的数据存储容量的方法。例如，已经考虑了包括可以3维堆叠的存储单元在内的半导体器件。
发明内容
实施例涉及一种半导体器件，所述半导体器件包括：衬底上的栅电极结构；沟道，延伸穿过栅电极结构；以及蚀刻停止层，在栅电极结构的侧壁上。栅电极结构可以包括在与衬底的上表面垂直的第一方向上彼此间隔开并且以台阶形状堆叠的栅电极。沟道可以包括：第一部分，在衬底上沿第一方向延伸；以及第二部分，在第一部分上沿第一方向延伸并且与第一部分接触。第二部分的下表面的宽度可以小于第一部分的上表面的宽度。蚀刻停止层可以接触栅电极中的至少一个栅电极，并且在与衬底的上表面实质上平行的水平方向上与沟道的第一部分的上部重叠。接触蚀刻停止层的至少一个栅电极可以是包括绝缘材料的虚设栅电极。
实施例还涉及一种半导体器件，包括：衬底上的栅电极结构；存储器沟道结构，延伸穿过栅电极结构；蚀刻停止层，在栅电极结构的侧壁上；接触插塞；以及第一上配线。栅电极结构可以包括在与衬底的上表面垂直的第一方向上彼此间隔开并且以台阶形状堆叠的栅电极。存储器沟道结构可以包括沟道、电荷存储结构、填充图案和焊盘。沟道可以具有在衬底上沿第一方向延伸的第一部分和在第一部分上沿第一方向延伸并且与第一部分接触的第二部分。第二部分的下表面的宽度可以小于第一部分的上表面的宽度。电荷存储结构可以形成在沟道的外侧壁上。填充图案可以接触沟道的内侧壁并且具有柱状形状。焊盘可以形成在沟道和填充图案的上表面上，并且可以接触电荷存储结构的内侧壁。蚀刻停止层可以形成在栅电极结构的侧壁上，并且接触栅电极中的包括绝缘材料的虚设栅电极。蚀刻停止层可以在与衬底的上表面实质上平行的水平方向上与沟道的第一部分的上部重叠。接触插塞可以电连接到栅电极中的除虚设栅电极之外的相应的栅电极。第一上配线可以电连接到接触插塞并向其施加电信号。
实施例还涉及一种电子系统，包括：控制器；以及半导体器件，通过输入/输出焊盘电连接到控制器。半导体器件可以包括：外围电路配线，电连接到输入/输出焊盘；以及存储单元结构，电连接到外围电路配线。存储单元结构可以包括：在衬底上的栅电极结构，栅电极结构包括在与衬底的上表面垂直的第一方向上彼此间隔开并且以台阶形状堆叠的栅电极；以及沟道，延伸穿过栅电极结构。沟道可以包括：第一部分，在衬底上沿第一方向延伸；以及第二部分，在第一部分上沿第一方向延伸并且与第一部分接触，第二部分的下表面的宽度小于第一部分的上表面的宽度。存储单元结构还可以包括：电荷存储结构，在沟道的外侧壁上；以及蚀刻停止层，在栅电极结构的侧壁上并且与栅电极中的虚设栅电极接触，虚设栅电极包括绝缘材料，并且蚀刻停止层在与衬底的上表面实质上平行的水平方向上与沟道的第一部分的上部重叠。
附图说明
通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得清楚。
图1是示出了根据示例实施例的包括半导体器件的电子系统的示意图。
图2是示出了根据示例实施例的包括半导体器件的电子系统的示意性透视图。
图3和图4是示出了根据示例实施例的半导体封装的示意性截面图，每个半导体封装可以包括半导体器件。
图5至图23是示出了根据示例实施例的制造竖直存储器件的方法的平面图和截面图。
图24是示出了根据示例实施例的半导体器件的截面图，其可以对应于图22。
图25是示出了根据示例实施例的半导体器件的截面图，其可以对应于图23。
图26是示出了根据示例实施例的半导体器件的截面图，其可以对应于图22。
图27是示出了根据示例实施例的半导体器件的截面图，其可以对应于图23。
图28是示出了根据示例实施例的半导体器件的截面图，其可以对应于图23。
具体实施方式
图1是示出了根据示例实施例的包括半导体器件的电子系统的示意图。
参考图1，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储设备，或者可以是包括具有一个或多个半导体器件1100的存储设备的电子设备。例如，电子系统1000可以是可以包括一个或多个半导体器件1100的固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以是非易失性存储器件。作为示例，将参考图21至图28示出NAND闪存器件。
半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在附图中，第一结构1100F设置在第二结构1100S的下方，但是它可以设置在第二结构1100S的旁边或上方。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括如下项的存储单元结构：位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及在位线BL和公共源极线CSL之间的存储单元串CSTR。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据示例实施例，可以改变下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，下晶体管LT1和LT2可以包括接地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以分别是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可以包括可以彼此串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串选择晶体管UT1和上擦除控制晶体管UT2。在擦除操作中可以使用下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个，以通过栅极感应漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二下栅极线UL2可以通过第一结构1100F中的延伸到第二结构1100S的第一连接配线1115电连接到解码器电路1110。位线BL可以通过第一结构1100F中的延伸到第二结构1100S的第二连接配线1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个选择的存储单元晶体管MCT执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200进行通信。输入/输出焊盘1101可以通过第一结构1100F中的延伸到第二结构1100S的输入/输出连接配线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的操作。处理器1210可以由固件操作，并且可以控制NAND控制器1220以接入半导体器件1100。NAND控制器1220可以包括用于与半导体器件1100通信的NAND接口(I/F)1221。通过NAND接口1221，可以传送用于控制半导体器件1100的控制命令、要被写入到半导体器件1100的存储单元晶体管MCT中的数据、从半导体器件1100的存储单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000与外部主机之间的通信。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令控制半导体器件1100。
图2是示出了根据示例实施例的包括半导体器件的电子系统的示意性透视图。
参考图2，电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(DRAM)器件2004。半导体封装2003和DRAM器件2004可以通过主基板2001上的配线图案2005彼此连接。
主基板2001可以包括具有连接到外部主机的多个引脚的连接器2006。连接器2006中的多个引脚的数量和布局可以根据电子系统2000与外部主机之间的通信接口而改变。在示例实施例中，电子系统2000可以根据USB、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等中的一项与外部主机进行通信。在示例实施例中，电子系统2000可以通过经由连接器2006从外部主机提供的电源运行。电子系统2000还可以包括电力管理集成电路(PMIC)，用于将从外部主机提供的电源分配给控制器2002和半导体封装2003。
控制器2002可以将数据写入半导体封装2003中或从半导体封装2003中读取数据，并且可以提高电子系统2000的操作速度。
DRAM器件2004可以是用于减小用于存储数据的半导体封装2003与外部主机之间的速度差的缓冲存储器。电子系统2000中包括的DRAM器件2004可以用作高速缓冲存储器，并且可以提供用于在半导体封装2003的控制操作期间临时存储数据的空间。如果电子系统2000包括DRAM器件2004，则除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM器件2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b可以是各自可以包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装基板2100、半导体芯片2200、设置在半导体芯片2200下方的结合层2300、用于将半导体芯片2200和封装基板2100电连接的连接结构2400、以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是覆盖封装上焊盘2130的印刷电路板(PCB)。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅电极结构3210、延伸穿过栅电极结构3210的存储器沟道结构3220、以及用于划分栅电极结构3210的划分结构3230。每个半导体芯片2200可以包括将参考图21至图23进行说明的半导体器件。
在示例实施例中，连接结构2400可以是将输入/输出焊盘2210和封装上焊盘2130电连接的结合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，半导体芯片2200可以通过结合线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在另一实施方式中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是结合线方法的连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以被包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主基板2001不同的插入基板上，并且控制器2002和半导体芯片2200可以通过插入基板上的配线彼此连接。
图3和图4是示出了半导体封装的示意性截面图，每个半导体封装可以包括根据示例实施例的半导体器件。图3和图4示出了图2中所示的半导体封装2003的示例实施例，并且示出了沿图2中的半导体封装2003的线I-I’截取的截面图。
参考图3，在半导体封装2003中，封装基板2100可以是PCB。封装基板2100可以包括：基板主体部2120、在基板主体部2120的上表面处的封装上焊盘2130(参考图2)、在基板主体部2120的下表面处或通过基板主体部2120的下表面暴露的下焊盘2125、以及在基板主体部2120内部的用于将封装上焊盘2130和下焊盘2125电连接的内部配线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部2800连接到电子系统2000中的主基板2001的配线图案2005(如图2中所示)。
每个半导体芯片2200可以包括半导体衬底3010以及顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括其中可以形成外围电路配线3110的外围电路区域。第二结构3200可以包括：公共源极线3205、在公共源极线3205上的栅电极结构3210、存储器沟道结构3220和延伸穿过栅电极结构3210的划分结构3230(参考图2)、电连接到存储器沟道结构3220的位线3240、以及电连接到栅电极结构3210的字线WL(参考图1)的栅极连接配线3235。第二结构3200还可以包括如图21至图23所示的蚀刻停止层200。
每个半导体芯片2200可以包括贯通配线3245，贯通配线3245与第一结构3100的外围电路配线3110电连接并且在第二结构3200中延伸。贯通配线3245可以设置在栅电极结构3210的外部，并且一些贯通配线3245可以延伸穿过栅电极结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围电路配线3110的输入/输出焊盘2210(参考图2)。
参考图4，在半导体封装2003A中，每个半导体芯片2200a可以包括：半导体衬底4010、在半导体衬底4010上的第一结构4100、以及在第一结构4100上并通过晶圆结合方法与第一结构4100结合的第二结构4200。
第一结构4100可以包括其中可以形成外围电路配线4110和第一结合结构4150的外围电路区域。第二结构4200可以包括：公共源极线4205、在公共源极线4205和第一结构4100之间的栅电极结构4210、存储器沟道结构4220和延伸穿过栅电极结构4210的划分结构3230(参考图2)、以及电连接到存储器沟道结构4220和栅电极结构4210的字线WL(参考图1)的第二结合结构4250。例如，第二结合结构4250可以分别通过电连接到存储器沟道结构4220的位线4240和电连接到字线WL(参考图1)的栅极连接配线4235电连接到存储器沟道结构4220和字线WL(参考图1)。第一结构4100的第一结合结构4150和第二结构4200的第二结合结构4250可以彼此接触并且可以彼此结合。第一结合结构4150和第二结合结构4250可以包括例如铜。第二结构4200还可以包括图21至图23所示的蚀刻停止层200。
每个半导体芯片2200a还可以包括电连接到第一结构4100的外围电路配线4110的输入/输出焊盘2210(参考图2)。
图3的半导体芯片2200和图4的半导体芯片2200a可以以结合线方法通过连接结构2400彼此电连接。然而，在示例实施例中，同一半导体封装中的半导体芯片(例如，图3的半导体芯片2200和图4的半导体芯片2200a)可以通过包括TSV的连接结构彼此电连接。
图5至图23是示出了根据示例实施例的制造竖直存储器件的方法的平面图和截面图。特别地，图5、图7、图10、图12、图14、图16和图21是平面图，图6、图8、图9、图11、图17至图20和图22分别是沿对应的平面图的线A-A'截取的截面图，图13、图15和图23分别是沿对应的平面图的线B-B'截取的截面图。
此半导体器件可以对应于图1的第二结构1100S、图2的半导体芯片2200和图3的第二结构3200。
实质上垂直于第一衬底的上表面的方向可以被定义为第一方向Dl，并且实质上平行于第一衬底的上表面并且彼此交叉的两个方向可以被分别定义为第二方向D2和第三方向D3。在示例实施例中，第二方向D2和第三方向D3可以实质上彼此垂直。
参考图5和图6，可以在第一衬底100上形成牺牲层结构140和支撑层150，并且可以在支撑层150上交替且重复地堆叠第一绝缘层160和第四牺牲层170以形成第一模制层500。
第一衬底100可以包括例如硅、锗、锗化硅或诸如GaP、GaAs、GaSb之类的III-V族化合物。在示例实施例中，第一衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
第一衬底100可以包括第一区域I、第二区域II和第三区域III。第一区域I可以是其中可以形成存储单元的单元阵列区域。第二区域II可以至少部分地围绕第一区域I，并且可以是焊盘区域或延伸区域，其中可以形成用于将电信号传送到存储单元的接触插塞。第三区域III可以至少部分地围绕第二区域II，并且可以是外围电路区域，其中可以形成用于向存储单元施加电信号的外围电路。
牺牲层结构140可以包括在第一方向Dl上顺序堆叠的第一牺牲层110、第二牺牲层120和第三牺牲层130。第一牺牲层110和第三牺牲层130可以包括氧化物(例如，氧化硅)，并且第二牺牲层120可以包括氮化物(例如，氮化硅)。可以形成第一凹陷(未示出)以延伸穿过牺牲层结构140并暴露第一衬底100的上表面。
支撑层150可以包括相对于第一牺牲层110、第二牺牲层120和第三牺牲层130具有蚀刻选择性的材料，例如，掺杂有n型杂质的多晶硅。在示例实施例中，可以通过沉积掺杂有n型杂质的非晶硅并且通过热处理工艺或通过其他层的后续沉积工艺使非晶硅结晶化来形成支撑层150，使得支撑层150可以包括掺杂有n型杂质的多晶硅。
支撑层150可以在牺牲层结构140和第一衬底100的被第一凹陷暴露的暴露的上表面上具有恒定的厚度，并且可以将支撑层150的在第一凹陷中的部分称为支撑图案。
第一绝缘层160可以包括氧化物(例如，氧化硅)，并且第四牺牲层170可以包括相对于第一绝缘层160具有蚀刻选择性的材料，例如，诸如氮化硅之类的氮化物。
图6示出了第一模制层500包括分别堆叠在8个水平和7个水平处的第一绝缘层160和第四牺牲层170，但是第一绝缘层160和第四牺牲层170可以分别堆叠在多于8个和7个的水平处。
参考图7和图8，可以形成穿过第一模制层500、支撑层150和牺牲层结构140的第一沟道孔180，以暴露第一衬底100的上表面。可以形成第五牺牲图案190以填充第一沟道孔180。
可以在第一模制层500中包括的第一绝缘层160中的最上面的第一绝缘层上形成光致抗蚀剂图案(未示出)。可以使用光致抗蚀剂图案作为蚀刻掩模来对第一模制层500的第一绝缘层160和第四牺牲层170、支撑层150和牺牲层结构140进行蚀刻，以形成暴露第一衬底100的上表面的第一沟道孔180。在示例实施例中，可以在第二方向D2和第三方向D3中的每一个方向上形成多个第一沟道孔180，由此可以限定第一沟道孔阵列。
在示例实施例中，由于蚀刻工艺的特性，每个第一沟道孔180可以具有从其顶部朝向底部逐渐减小的宽度。
可以在第一衬底100和第一绝缘层160中的最上面的第一绝缘层上形成第五牺牲层以填充第一沟道孔180，并且可以对第五牺牲层进行平坦化，直到暴露第一绝缘层160中的最上面的第一绝缘层的上表面以在每个第一沟道孔180中形成第五牺牲图案190为止。第五牺牲图案190可以包括相对于第一绝缘层160和第四牺牲层170分别具有蚀刻选择性的材料，例如多晶硅。
可以在第一沟道孔阵列之间的较高水平处形成穿过第一模制层500的第一绝缘层160和第四牺牲层170的第一开口。蚀刻停止层200可以形成在第一开口中。在示例实施例中，蚀刻停止层200可以在第二方向D2上延伸。在附图中，蚀刻停止层200延伸穿过分别处于上部的3个水平和上部的2个水平处的第一绝缘层160和第四牺牲层170，但是蚀刻停止层200延伸穿过的第一绝缘层160和第四牺牲层170的数量可以变化。
在示例实施例中，蚀刻停止层200可以包括相对于第四牺牲层170具有蚀刻选择性的材料，例如，诸如氧化硅之类的氧化物，并且因此可以与第一绝缘层160合并。
参考图9，第一绝缘层160和第四牺牲层170可以沿第一方向D1交替且重复地堆叠在第一模制层500、第五牺牲图案190和蚀刻停止层200上，以形成第二模制层510。
图9示出了第二模制层510包括分别堆叠在6个水平处的第一绝缘层160和第四牺牲层170，但是第二模制层510可以包括分别处于多于6个水平处的第一绝缘层160和第四牺牲层170。在第二模制层510中，第一绝缘层160中的最上面的第一绝缘层的厚度可以大于第一绝缘层160中的其他第一绝缘层的厚度。
可以形成穿过第二模制层510的第二沟道孔210以暴露第五牺牲图案190的上表面。
可以在第二模制层510中包括的第一绝缘层160中的最上面的第一绝缘层上形成光致抗蚀剂图案(未示出)。可以使用光致抗蚀剂图案作为蚀刻掩模来对第二模制层510的第一绝缘层160和第四牺牲层170进行蚀刻，以形成暴露第五牺牲图案190的上表面的第二沟道孔210。在示例实施例中，可以对应于第一沟道孔180在第二方向D2和第三方向D3中的每一个方向上形成多个第二沟道孔210，并且可以限定第二沟道孔阵列。
在示例实施例中，由于蚀刻工艺的特性，每个第二沟道孔210可以具有从其顶部朝向底部逐渐减小的宽度。另外，每个第二沟道孔210的底部的宽度可以小于第一沟道孔180中的对应的一个第一沟道孔的顶部的宽度，即，第五牺牲图案190中的对应的一个第五牺牲图案的上表面的宽度。
在示例实施例中，每个第二沟道孔210可以与处于第一沟道孔180中的对应的一个第一沟道孔中的第五牺牲图案190良好对准，但是，一些第二沟道孔210可以不与其良好对准，并且在图中示出了未对准的第二沟道孔210。由于未对准的第二沟道孔210，可以去除第一绝缘层160和第四牺牲层170的在第五牺牲图案190的上侧壁处的部分。
参考图10和图11，可以通过例如湿蚀刻工艺去除通过第二沟道孔210暴露的第五牺牲图案190，以再次形成第一沟道孔180。
如上所述，如果第二沟道孔210没有分别与第一沟道孔180中的对应的第一沟道孔良好对准，则当与第一沟道孔180的上侧壁之间的原始距离相比时，第一沟道孔180的上侧壁之间的距离可以减小。
电荷存储结构层可以形成在第一沟道孔180和第二沟道孔210的侧壁上、在第一衬底100的通过第一沟道孔180暴露的上表面上、以及在第二模制层510中的第一绝缘层160中的最上面的第一绝缘层的上表面上。沟道层可以形成在电荷存储结构层上。可以在沟道层上形成填充层以填充第一沟道孔180和第二沟道孔210。
沟道层可以包括例如未掺杂的多晶硅。填充层可以包括氧化物，例如氧化硅。电荷存储结构层可以包括从第一沟道孔180和第二沟道孔210的内壁顺序地堆叠的第一阻挡层、电荷存储层和隧穿绝缘层。例如，第一阻挡层、电荷存储层和隧穿绝缘层可以分别包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)和氧化物(例如，氧化硅)。
可以对填充层、沟道层和电荷存储结构层进行平坦化，直到暴露第二模制层510中的第一绝缘层160中的最上面的第一绝缘层的上表面为止，由此可以在第一沟道孔180和第二沟道孔210中形成填充图案280、沟道270和电荷存储结构260。电荷存储结构260可以包括从第一沟道孔180和第二沟道孔210的内壁以及第一衬底100的上表面顺序地堆叠的第一阻挡图案230、电荷存储图案240和隧穿绝缘图案250。
在示例实施例中，填充图案280可以具有在第一方向D1上延伸的柱形，沟道270可以具有覆盖填充图案280的侧壁和下表面的杯状形状，并且电荷存储结构260可以具有覆盖沟道270的外侧壁和下表面的杯状形状。
如上所述，可以限定第一沟道孔阵列和第二沟道孔阵列，因此其中的沟道270可以限定沟道阵列。
可以去除填充图案280和沟道270的上部以形成沟槽，并且可以形成焊盘290以填充沟槽。在示例实施例中，焊盘290可以包括例如掺杂有杂质的多晶硅或掺杂有杂质的非晶硅。如果焊盘290包括掺杂有杂质的非晶硅，则可以进一步执行结晶工艺。
填充图案280、沟道270、电荷存储结构260和焊盘290可以形成具有柱状的存储器沟道结构490，其可以对应于图3和图4所示的存储器沟道结构3220和4220。
参考图12和图13，可以在第一绝缘层160、焊盘290和电荷存储结构260上形成包括氧化物(例如，氧化硅)的第一绝缘中间层300。可以在第一绝缘中间层300上形成光致抗蚀剂层(未示出)。可以对光致抗蚀剂层执行光处理以形成光致抗蚀剂图案(未示出)。可以使用光致抗蚀剂图案作为蚀刻掩模来蚀刻第一绝缘中间层300、第一绝缘层160中的最上面的第一绝缘层以及第四牺牲层170中的最上面的第四牺牲层。因此，可以暴露第一绝缘层160中的处于第四牺牲层170中的最上面的第四牺牲层之下的第一绝缘层的一部分。在执行修整工艺以减小光致抗蚀剂图案的面积之后，可以使用减小的光致抗蚀剂图案作为蚀刻掩模来蚀刻第一绝缘中间层300、第一绝缘层160中的最上面的第一绝缘层、第四牺牲层170中的最上面的第四牺牲层、暴露的第一绝缘层160、以及第四牺牲层170中的处于暴露的第一绝缘层160下方的第四牺牲层。
可以重复执行修整工艺和蚀刻工艺，以形成在第一衬底100的第一区域I和第二区域II上沿第一方向D1顺序堆叠的第一模具505和第二模具515。第一模具505和第二模具515中的每一个可以包括多个阶梯层，每个阶梯层可以包括顺序堆叠的一个第四牺牲层170和一个第一绝缘层160，并且可以具有台阶形状。每个阶梯层在第二方向D2上的端部可以不与在第一方向D1上的上面的阶梯层重叠以便得以暴露，这可以称为“阶梯”。在示例实施例中，第一模具505和第二模具515的阶梯可以形成在第一衬底100的第二区域II中，并且可以沿第二方向D2和/或第三方向D3中的每一个方向设置。
支撑层150的一部分可以不被第一模具505和第二模具515覆盖，而是可以被暴露。
通常，当对在第一方向D1上堆叠的第一模制层500和第二模制层510进行图案化以形成具有台阶形状的第一模具505和第二模具515时，在第一模制层500和第二模制层510上分别形成光致抗蚀剂层，并且对相应的光致抗蚀剂层执行光处理，以分别形成光致抗蚀剂图案。对相应的光致抗蚀剂图案以及相应的第一模制层500和第二模制层510执行修整工艺和蚀刻工艺，以在第一模制层500和第二模制层510中独立地形成阶梯。然而，在示例实施例中，当对在第一方向D1上堆叠的第一模制层500和第二模制层510进行图案化以在第一模制层500和第二模制层510中形成阶梯时，可以在第二模制层510上形成光致抗蚀剂层，并且可以对光致抗蚀剂层执行光处理以形成光致抗蚀剂图案。可以对光致抗蚀剂图案以及第一模制层500和第二模制层510执行修整工艺和蚀刻工艺，以在第一模制层500和第二模制层510中连续地形成阶梯。因此，可以减少用于形成第一磨具505和第二模具515的光处理的次数。
参考图14和图15，可以在其上具有牺牲层结构140、支撑层150以及第一模具505和第二模具515的第一衬底100上形成包括氧化物(例如，氧化硅)的第二绝缘中间层310。第二绝缘中间层310的上部可以被平坦化，直到第一绝缘中间层300的上表面被暴露为止。
因此，第一模具505和第二模具515的侧壁、支撑层150的暴露的上表面、支撑层150和牺牲层结构140的侧壁以及第一绝缘中间层300的侧壁可以被第二绝缘中间层310覆盖。
第一绝缘中间层300以及第一绝缘层160和第四牺牲层170中的一些可以被蚀刻以形成在第二方向D2上延伸的第二开口。第一划分图案320可以形成在第二开口中。
第一划分图案320(参见图14)可以在第一衬底100的第一区域I和第二区域II上沿第二方向D2延伸，并且可以延伸穿过例如第二模具515的上面的两个阶梯。因此，第二模具515的处于两个上部的水平处的第四牺牲层170可以在第一方向D3上被第一划分图案320划分。在示例实施例中，第一划分图案320可以延伸穿过一些存储器沟道结构490的上部。
参考图16和图17，第三绝缘中间层330可以形成在第一绝缘中间层300和第二绝缘中间层310以及第一划分图案320上。可以通过例如干蚀刻工艺形成穿过第一绝缘中间层300、第二绝缘中间层310和第三绝缘中间层330以及第一模具505和第二模具515的第三开口340。
在示例实施例中，可以执行干蚀刻工艺，直到支撑层150的上表面或支撑图案的上表面被暴露为止，并且也可以在干蚀刻工艺期间去除支撑层150的上部或支撑图案的上部。在示例实施例中，第三开口340可以在第一衬底100的第一区域I和第二区域II上沿第二方向D2延伸，并且可以在第三方向D3上形成多个第三开口340。当形成第三开口340时，第一模具505和第二模具515中的每一个的第一绝缘层160和第四牺牲层170可以被转变成第一绝缘图案165和第四牺牲图案175，第一绝缘图案165和第四牺牲图案175中的每一个可以沿第二方向D2延伸。
当形成第三开口340时，可以暴露第一模具505和第二模具515中包括的第一绝缘层160和第四牺牲层170。然而，在示例实施例中，第三开口340可以延伸穿过第一模具505中的蚀刻停止层200，并且其在第三方向D3上的宽度可以小于蚀刻停止层200在第三方向D3上的宽度。因此，即使形成第三开口340，蚀刻停止层200也不会被完全去除，并且可以部分地保留在第三开口340的在第三方向D3上的每个相对侧处。结果，第四牺牲层170和第一绝缘层160的在形成有蚀刻停止层200的水平处的侧壁可以不被第三开口340暴露，而是可以被其余的蚀刻停止层200覆盖。
间隔物层可以形成在第三开口340的侧壁和第三绝缘中间层330上，并且可以被各向异性地蚀刻，使得可以去除间隔物层在第三开口340的底部上的一部分以形成间隔物350。因此，支撑层150和支撑图案可以被部分地暴露。
可以去除暴露的支撑层150和支撑图案以及位于其下方的牺牲层结构140的一部分，以向下扩大第三开口340。因此，第三开口340可以暴露第一衬底100的上表面，并且进一步延伸穿过第一衬底100的上部。
在示例实施例中，间隔物350可以包括例如未掺杂的非晶硅或未掺杂的多晶硅。如果间隔物350包括未掺杂的非晶硅，则间隔物350可以通过在其他层的沉积工艺期间产生的热量而结晶，从而包括未掺杂的多晶硅。
当部分去除牺牲层结构140时，第三开口340的侧壁可以被间隔物350覆盖。因此，包括在第一模具505和第二模具515中的第一绝缘图案165、第四牺牲图案175和蚀刻停止层200可以不被去除。
参考图18，可以通过例如湿蚀刻工艺去除通过第三开口340暴露的牺牲层结构140，以形成第一间隙360。
湿蚀刻工艺可以使用例如氢氟酸或磷酸来执行。
当形成第一间隙360时，可以暴露支撑层150的下部和第一衬底100的与第三开口340相邻的上部。另外，电荷存储结构260的侧壁可以被第一间隙360部分地暴露，并且电荷存储结构260的暴露的侧壁也可以被去除以暴露沟道270的外侧壁。因此，电荷存储结构260可以被划分为延伸穿过第一模具505和第二模具515以覆盖沟道270的外侧壁的大部分的上部、以及在第一衬底100上覆盖沟道270的下表面的下部。
当通过湿蚀刻工艺形成第一间隙360时，可以不去除支撑层150和支撑图案。因此，第一模具505和第二模具515可以不倾斜或塌陷。
参考图19，在去除间隔物350之后，可以在第三开口340的侧壁上和第一间隙360中形成沟道连接层。可以去除沟道连接层在第三开口340中的部分，以在第一间隙360中形成沟道连接图案370。
当形成沟道连接图案370时，在第三方向D3上相邻的第三开口340之间的沟道270可以彼此连接。
沟道连接图案370可以包括例如掺杂有n型杂质的非晶硅。稍后可以在其他沉积工艺期间使沟道连接图案370结晶，以包括多晶硅。
气隙380可以形成在沟道连接图案370中。
参考图20，可以去除通过第三开口340暴露的第四牺牲图案175，以在第一绝缘图案165之间形成第二间隙。第一阻挡图案230的外侧壁可以被第二间隙部分地暴露。
在示例实施例中，可以使用例如磷酸(H3PO4)或硫酸(H2SO4)通过湿蚀刻工艺去除第四牺牲图案175。
第二阻挡层390可以形成在第一阻挡图案230的暴露的外侧壁、第二间隙的内壁、第一绝缘图案165的表面、支撑层150的侧壁和上表面上、支撑图案的侧壁、沟道连接图案370的侧壁、第一衬底100的上表面以及第三绝缘中间层330的上表面。可以在第二阻挡层390上形成栅电极层。
在示例实施例中，第二阻挡层390可以包括金属氧化物，例如氧化铝、氧化铪、氧化锆等。栅电极层可以包括顺序堆叠的栅阻挡层和栅导电层。栅电极层可以包括低电阻金属，例如钨、钛、钽、铂等。栅阻挡层可以包括金属氮化物，例如氮化钛、氮化钽等。
可以部分地去除栅电极层以在每个第二间隙中形成栅电极。在示例实施例中，可以通过湿蚀刻工艺部分地去除栅电极层。
在示例实施例中，栅电极可以在第二方向D2上延伸，并且多个栅电极可以在第一方向Dl上彼此间隔开以形成栅电极结构。另外，可以在第三方向D3上形成多个栅电极结构。
因此，栅电极结构可以通过第三开口340在第三方向D3上彼此间隔开。
在示例实施例中，栅电极结构可以包括在第一方向Dl上顺序堆叠的第一栅电极402、第二栅电极404和第三栅电极406。第四栅电极408可以进一步形成在第四牺牲图案175之上和之下的水平处，该第四牺牲图案175可以被蚀刻停止层200覆盖并且因此未被湿蚀刻工艺去除。另外，第五栅电极可以进一步形成在第三栅电极406之上或第一栅电极402之下的水平处，并且可以使用GIDL现象来执行体擦除。栅电极结构可以对应于图3和图4所示的栅电极结构3210和4210。
在示例实施例中，第一栅电极402可以用作接地选择线(GSL)，并且第三栅电极406可以用作串选择线(SSL)。在附图中，第一栅电极402形成在最下面的水平处，并且第三栅电极406形成在最上面的水平和从上方开始的第二水平处，但是第一栅电极402和第三栅电极406中的每一个都可以形成在一个或多个水平处。第二栅电极404可以形成在第一栅电极402和第三栅电极406之间的多个水平处。
在附图中，第四栅电极408形成在分别相对于其余的第四牺牲图案175在下方的一个水平和在上方的两个水平处，但是第四栅电极408可以具有与第二栅电极404相同的结构，尽管没有电信号可以施加到其上。因此，第四栅电极408可以不用作字线，因此可以被称为虚设字线。
参考图21至图23，可以通过第二阻挡层390的在第三开口340的底部上的一部分将杂质注入到第一衬底100的上部中，以形成杂质区(未示出)。在示例实施例中，杂质可以包括n型杂质，例如磷、砷等。
划分层可以形成在第二阻挡层390上以填充第三开口340。划分层的上部可以被平坦化，直到第三绝缘中间层330的上表面被暴露以形成第二划分图案410为止。在平坦化工艺期间，可以去除第二阻挡层390的在第三绝缘中间层330的上表面上的一部分，并且第二阻挡层390的其余部分可以保留作为第二阻挡图案395。
第二划分图案410可以在第二方向D2上延伸，并且多个第二划分图案410可以在第三方向D3上形成。第二划分图案410可以包括氧化物，例如，氧化硅。
可以在第三绝缘中间层330、第二划分图案410和第二阻挡图案395上形成包括氧化物(例如，氧化硅)的第四绝缘中间层420。第一接触插塞432可以被形成为延伸穿过第一绝缘中间层300、第三绝缘中间层330和第四绝缘中间层420、第一绝缘图案165和第二阻挡图案395，从而分别接触第一栅电极402、第二栅电极404和第三栅电极406中的对应的栅电极。第二接触插塞434可以被形成为延伸穿过第二绝缘中间层310、第三绝缘中间层330和第四绝缘中间层420、第一绝缘图案165和第二阻挡图案395，以分别接触第四栅电极408中的对应的第四栅电极。第三接触插塞436可以被形成为延伸穿过第二绝缘中间层310、第三绝缘中间层330和第四绝缘中间层420，从而接触第一衬底100的上表面。第四接触插塞438可以被形成为延伸穿过第一绝缘中间层300、第三绝缘中间层330和第四绝缘中间层420，以分别接触对应的焊盘290。可以在第四绝缘中间层420上形成包括氧化物(例如，氧化硅)的第五绝缘中间层440。第一配线452、第二配线454、第三配线456和第四配线458可以被形成为延伸穿过第五绝缘中间层440以分别与第一接触插塞432、第二接触插塞434、第三接触插塞436和第四接触插塞438接触。第一接触插塞432、第二接触插塞434、第三接触插塞436和第四接触插塞438以及第一配线452、第二配线454、第三配线456和第四配线458的布局可以变化。第一接触插塞432、第二接触插塞434、第三接触插塞436和第四接触插塞438以及第一配线452、第二配线454、第三配线456和第四配线458可以包括金属、金属氮化物、金属硅化物、掺杂的多晶硅等。
在示例实施例中，第四配线458可以在第三方向D3上延伸，并且多个第四配线458可以在第二方向D2上形成。第四配线458中的每一个可以用作半导体器件的位线。
可以通过以上工艺来制造半导体器件。
如上所述，第二模制层510可以形成在第一模制层500上，光致抗蚀剂层可以形成在第二模制层510上，可以对光致抗蚀剂层执行光处理以形成光致抗蚀剂图案，并且可以交替地并且重复地对光致抗蚀剂图案执行修整工艺和可以通过使用光致抗蚀剂图案作为蚀刻掩模来执行蚀刻工艺，使得可以对第一模制层500和第二模制层510进行图案化以形成分别具有台阶形状的第一模具505和第二模具515。因此，与分别在第一模制层500和第二模制层510上形成光致抗蚀剂图案、以及分别交替地并且重复地对第一模制层500和第二模制层510执行修整工艺和蚀刻工艺以形成第一模具505和第二模具515相比，可以减少光处理的次数。
如上所述，在第一模制层500和第二模制层510之间可以不形成额外的结合层。因此，可以维持第一模制层500和第二模制层510之间的连续性。因此，即使使用相同的光致抗蚀剂图案来图案化第一模制层500和第二模制层510，第一模具505和第二模具515也可以包括具有期望的大小和形状的阶梯。
蚀刻停止层200可以被形成为穿过第一模制层500中包括的第四牺牲层170中的上面的第四牺牲层170。此外，第二模制层510可以形成在第一模制层500上。此外，第三开口340(用于分别用栅电极代替第四牺牲层170)可以被形成为延伸穿过蚀刻停止层200，同时具有比蚀刻停止层200的宽度小的宽度。因此，当通过第三开口340去除第四牺牲层170时，第四牺牲层170中的处于与蚀刻停止层200相同水平处的一些第四牺牲层可以不被去除，而是可以保留。
通常，如果延伸穿过第二模制层510的第二沟道孔210中的至少一些与延伸穿过第一模制层500的第一沟道孔180不是良好对准的而是未对准的，则在第一模制层500的上部处的相邻的存储器沟道结构490之间的距离可以非常小。因此，在相邻的存储器沟道结构490之间的第四牺牲图案175可能没有被很好地去除，或者栅电极可能没有很好地形成在第二间隙中。因此，栅电极可能不能很好地形成在第二间隙中(这可能会恶化其电特性)，或者残留在第二间隙中的蚀刻气体可能在后续工艺中扩散到外围区域，从而引起上栅电极和下栅电极之间的电短路。
然而，根据示例实施例，蚀刻停止层200可以形成在第一模制层500上。因此，处于与蚀刻停止层200相同水平处的第四牺牲图案175可以不暴露于第三开口340，因此可以不被去除。因此，本示例实施例可以防止栅电极的不完全形成以及上栅电极和下栅电极之间的电短路。
其余的第四牺牲图案175可以不用作栅电极或字线，因此，可以将其余的第四牺牲图案175视为形成虚设栅电极或虚设字线，并且可以在下面的描述中被如此称呼。
如果在第一沟道孔180和第二沟道孔210之间发生未对准，则第一沟道孔180和第二沟道孔210中的存储器沟道结构490可以在第一模制层500中形成蚀刻停止层200的高度处以及在第二模制层510的下部处具有不均匀的形状。因此，为了获得均匀的电特性，不仅栅电极中的处于与蚀刻停止层200相同水平处的一些栅电极可以不用作字线，而且在高于该水平的某些水平和低于该水平的水平处的栅电极也可以不用作字线，而是可以作为虚设字线，这可以称为第四栅电极408。
因此，尽管可以不向其施加电信号，但是每个第四栅电极408可以具有与第二栅电极404相同的结构。因此，即使第二接触插塞434可以分别连接至第四栅电极408，也可以不将配线连接至第二接触插塞434。在另一示例实施例中，也可以不将接触插塞连接至第四栅电极408。
其余的第四牺牲图案175中的每一个可以不与第二栅电极404具有相同的结构，而是可以包括氮化物，例如氮化硅。另外，可以不将接触插塞连接到其余的第四牺牲图案175，使得没有电信号可以被施加到其上。
通过以上工艺形成的竖直存储器件可以具有以下结构特性。
参考图21至图23，竖直存储器件可以包括栅电极402、404、406、408和175，它们在实质上垂直于第一衬底100的上表面的第一方向D1上彼此间隔开，以台阶形状堆叠。此外，存储器沟道结构490可以延伸穿过栅电极结构。此外，蚀刻停止层200可以设置在栅电极的侧壁上，在实质上平行于第一衬底100的上表面的水平方向上与存储器沟道结构的一部分重叠，以与栅电极402、404、406、408和175之中的虚设栅电极175(包括绝缘材料)接触。此外，第一接触插塞432和第二接触插塞434可以电连接到栅电极402、404、406、408和175中除了虚设栅电极175之外的栅电极。此外，第一配线452可以电连接到第一接触插塞432并且向其施加电信号。
存储器沟道结构490可以包括沟道270，其可以包括在第一衬底100上沿第一方向D1延伸穿过第一模具505的第一部分和从第一部分沿第一方向D1延伸穿过第二模具515的第二部分，第二部分的下表面的宽度可以小于第一部分的上表面的宽度。存储器沟道结构490还可以包括在沟道270的外侧壁上的电荷存储结构260。存储器沟道结构490还可以包括与沟道270的内侧壁接触并且具有柱状的填充图案280。存储器沟道结构490还可以包括在沟道270和填充图案280的上表面上并与电荷存储结构260的内侧壁接触的焊盘290。蚀刻停止层200可以在水平方向上与存储器沟道结构490中包括的沟道270的第一部分重叠。
在示例实施例中，虚设栅电极175可以包括氮化物，并且蚀刻停止层200可以包括相对于虚设栅电极175具有蚀刻选择性的材料，例如氧化物。
在示例实施例中，第二接触插塞434(其电连接到栅电极402、404、406、408和175之中的虚设栅电极175上方或下方的栅电极408)可以不连接配线，因此不能向其施加电信号。在示例实施例中，栅电极408可以分别形成在多个水平处。
在示例实施例中，栅电极402、404、406、408和175中的每一个可以在第二方向D2上延伸。栅电极402、404、406、408和175的在第二方向D2上的端部可以形成在第二方向D2上布置的阶梯。在示例实施例中，蚀刻停止层200可以在第二方向D2上延伸。在平面图中，蚀刻停止层200的在第二方向D2上的端部可以与虚设栅电极175的在第二方向D2上的端部对准。
在示例实施例中，沟道270的第一部分可以具有杯状形状。沟道270的第二部分可以具有连接到第一部分的圆柱形状。在示例实施例中，可以在第二方向D2和第三方向D3上形成多个沟道270。多个沟道270中的至少一些的第一部分的宽度(除了其上部)可以从其底部朝向其顶部以第一增加率增大。然而，多个沟道270中的至少一些的第一部分的上部的宽度可以从其底部朝向其顶部以大于第一增加率的第二增加率增大。
图24是示出了根据示例实施例的半导体器件的截面图，其可以对应于图22。
该半导体器件可以与图21至图23的半导体器件实质上相同或相似，除了存储器沟道结构490之外。
存储器沟道结构490可以包括在第一模具505中的下部和在第二模具515中的上部。在平面图中，上部的下表面的宽度可以小于下部的上表面的宽度，并且上部的下表面可以形成在下部的上表面的区域内。
因此，图24示出了第二模具515中的至少一些第二沟道孔210与第一模具505中的第一沟道孔180良好对准。
图25是示出了根据示例实施例的半导体器件的截面图，其可以对应于图23。
该半导体器件可以与图21至图23的半导体器件实质上相同或相似，除了第五接触插塞439之外。
第五接触插塞439可以延伸穿过第二绝缘中间层310、第三绝缘中间层330和第四绝缘中间层420以及第一绝缘图案165，从而接触第四牺牲图案175。但是，可以不将第五接触插塞439连接到用于施加电信号的配线。因此，没有电信号可以被施加到第四牺牲图案175，因此第四牺牲图案175可以用作虚设栅电极或虚设字线。
图26是示出了根据示例实施例的半导体器件的截面图，其可以对应于图22。
该半导体器件可以与图21至图23的半导体器件实质上相同或相似，除了存储器沟道结构490、沟道连接图案370和支撑层150之外。
存储器沟道结构490还可以包括在第一衬底100上的半导体图案460。电荷存储结构260、沟道270、填充图案280和焊盘290可以形成在半导体图案460上。
半导体图案460可以包括例如单晶硅或多晶硅。在示例实施例中，半导体图案460的上表面可以位于在第一栅电极402和第二栅电极404之间的第一绝缘图案165的下表面和上表面的高度之间。电荷存储结构260可以具有杯状形状，其中心下表面在半导体图案460的上表面上开口，并且可以接触半导体图案460的边缘上表面。沟道270可以具有杯状形状，并且可以接触半导体图案460的中心上表面。因此，沟道270可以通过半导体图案460电连接到第一衬底100。
沟道连接图案370和支撑层150可以不形成在第一衬底100和第一栅电极402之间。在示例实施例中，在第一栅电极402和第二栅电极404之间的一个第一绝缘图案165的厚度可以大于其他第一绝缘图案165的厚度。
图27是示出了根据示例实施例的半导体器件的截面图，其可以对应于图23。
该半导体器件可以与图21至图23的半导体器件实质上相同或相似，除了在图23的半导体器件下方进一步包括具有外围电路配线的电路结构之外。外围电路配线可以对应于图3的外围电路配线3110。电路结构可以对应于图3的第一结构3100。
在示例实施例中，竖直存储器件可以具有外围电路上单元(COP)结构。因此，可以在第一衬底100下方形成第二衬底600和外围电路配线，并且在下文中，可以以相同的方式在第二衬底600中限定第一衬底100的第一区域I、第二区域II和第三区域III。第二衬底600可以包括半导体材料。隔离图案610可以形成在第二衬底600上。有源区603可以通过隔离图案610形成。外围电路配线可以包括例如晶体管、下接触插塞、下配线、下通孔(via)等。
在示例实施例中，晶体管可以被形成为包括在第二衬底600上的下栅结构650和在与之相邻的有源区603的上部处的杂质区605。下栅结构650可以包括顺序地堆叠在第二衬底600上的下栅绝缘图案620、下栅电极630和下栅掩模640。在附图中，在第二衬底600的第一区域I、第二区域II和第三区域III中的每一个上形成一个晶体管，但是可以改变晶体管的数量。
第一下绝缘中间层660可以形成在第二衬底600上以覆盖晶体管。可以形成穿过第一下绝缘中间层660的下接触插塞670，以接触杂质区605。可以在第一下绝缘中间层660上形成第一下配线680以接触下接触插塞670的上表面。第一下通孔690、第二下配线700、第二下通孔710和第三下配线720可以顺序地堆叠在第一下配线680上。
第二下绝缘中间层730可以形成在第一下绝缘中间层660上，以覆盖第一下通孔690和第二下通孔710以及第一下配线680和第二下配线700，并围绕第三下配线720的侧壁。
下接触插塞670、第一下通孔690和第二下通孔710以及第一下配线680、第二下配线700和第三下配线720可以包括导电材料，例如金属、金属氮化物、金属硅化物、掺杂的多晶硅等。
第三下绝缘中间层740可以形成在第二下绝缘中间层730和第三下配线720上。第一下绝缘中间层660、第二下绝缘中间层730和第三下绝缘中间层740可以形成下绝缘中间层结构，并且可以包括实质上相同的材料，例如要彼此合并的氧化硅。
第二绝缘图案750可以进一步形成在第一衬底100中。第三接触插塞436可以延伸穿过第二绝缘图案750和第三下绝缘中间层740，以便接触并电连接到第三下配线720之一。
图28是示出了根据示例实施例的半导体器件的截面图，其可以对应于图23。
该半导体器件还可以包括外围电路配线和包括外围电路配线的电路结构，其中图21至图23的半导体器件上下颠倒，并且除了所述的电路结构外可以与图21至图23的半导体器件实质上相同或相似。外围电路配线可以对应于图4的外围电路配线4110，并且电路结构可以对应于图4的第一结构4100。
在示例实施例中，第二衬底600和外围电路配线可以进一步形成在图21至图23的半导体器件下方。然而，可以在第二下绝缘中间层730而不是第三下绝缘中间层740上形成顺序堆叠的第四下绝缘中间层770和第五下绝缘中间层790。第三下通孔760可以进一步形成在第二下绝缘中间层730中。
第四下绝缘中间层770和第五下绝缘中间层790可以包括氧化物，例如，氧化硅。第一结合结构780和第二结合结构800可以被形成为延伸穿过第四下绝缘中间层770和第五下绝缘中间层790。第一结合结构780和第二结合结构800可以分别对应于第一结合结构4150和第二结合结构4250，并且可以包括金属，例如铜。
第三下通孔760可以分别形成在第三下配线720上，并且可以分别电连接到第一结合结构780。
通过总结和回顾，随着半导体器件中存储单元的堆叠数量的增加，可能不容易通过单个模具形成存储单元，因此可以在竖直方向上堆叠多个模具。然而，这会增加用于形成多个模具的光处理的次数，这会增加成本。
如上所述，实施例可以提供具有改善的特性的半导体器件。实施例还可以提供一种电子系统，该电子系统包括具有改善的特性的半导体器件。
在根据示例实施例的制造半导体器件的方法中，当在竖直方向上堆叠的模制层被图案化以形成具有台阶形状的模具时，模制层可以不被独立地图案化，而是可以通过相同的工艺被图案化，以减少用于形成光致抗蚀剂图案的光工艺的次数。另外，通过替换模具的一部分而形成的栅电极可以具有增强的电特性。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是仅在一般和描述性意义上使用和解释它们，而不是出于限制的目的。在一些情况下，在提交本申请时对于本领域普通技术人员来说显而易见的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底上的栅电极结构，所述栅电极结构包括在与所述衬底的上表面垂直的第一方向上彼此间隔开并且以台阶形状堆叠的栅电极；
沟道，延伸穿过所述栅电极结构，所述沟道包括：
第一部分，在所述衬底上沿所述第一方向延伸；以及
第二部分，在所述第一部分上沿所述第一方向延伸并且与所述第一部分接触，所述第二部分的下表面的宽度小于所述第一部分的上表面的宽度；以及
蚀刻停止层，在所述栅电极结构的侧壁上并且与所述栅电极中的至少一个栅电极接触，所述蚀刻停止层在与所述衬底的上表面实质上平行的水平方向上与所述沟道的所述第一部分的上部重叠，
其中，与所述蚀刻停止层接触的所述至少一个栅电极是包括绝缘材料的虚设栅电极。
2.根据权利要求1所述的半导体器件，其中所述虚设栅电极包括氮化物，并且所述蚀刻停止层包括氧化物。
3.根据权利要求1所述的半导体器件，其中所述栅电极中的设置在所述虚设栅电极的正上方或正下方的水平处的栅电极不被施加电信号。
4.根据权利要求1所述的半导体器件，还包括接触插塞，所述接触插塞电连接到所述栅电极中的除所述虚设栅电极之外的相应的栅电极。
5.根据权利要求4所述的半导体器件，还包括上配线，所述上配线电连接到所述接触插塞并且向所述接触插塞施加电信号，
其中，所述上配线不与所述栅电极中的设置在所述虚设栅电极的正上方或正下方的水平处的栅电极电连接。
6.根据权利要求1所述的半导体器件，其中所述栅电极中的每一个栅电极在与所述衬底的上表面实质上平行的第二方向上延伸，并且所述栅电极在所述第二方向上的端部被设置为形成沿所述第二方向布置的阶梯。
7.根据权利要求6所述的半导体器件，其中所述蚀刻停止层在所述第二方向上延伸，并且在平面图中，所述蚀刻停止层在所述第二方向上的端部与所述虚设栅电极在所述第二方向上的端部对准。
8.根据权利要求1所述的半导体器件，其中所述沟道的所述第一部分的除了所述第一部分的上部之外的部分的宽度从所述部分的底部朝向顶部以第一增加率增大，并且所述沟道的所述第一部分的上部的宽度从所述上部的底部朝向顶部以大于所述第一增加率的第二增加率增大。
9.根据权利要求1所述的半导体器件，其中所述沟道的所述第一部分具有杯状形状，并且所述沟道的所述第二部分具有连接到所述第一部分的圆柱形状。
10.根据权利要求9所述的半导体器件，还包括：
电荷存储结构，覆盖所述沟道的外侧壁；
填充图案，接触所述沟道的内侧壁并且具有柱状形状；以及
焊盘，在所述沟道和所述填充图案的上表面上，所述焊盘接触所述电荷存储结构的内侧壁。
11.一种半导体器件，包括：
衬底上的栅电极结构，所述栅电极结构包括在与所述衬底的上表面垂直的第一方向上彼此间隔开并且以台阶形状堆叠的栅电极；
存储器沟道结构，延伸穿过所述栅电极结构，所述存储器沟道结构包括：
沟道，包括：
第一部分，在所述衬底上沿所述第一方向延伸；以及
第二部分，在所述第一部分上沿所述第一方向延伸并且与所述第一部分接触，所述第二部分的下表面的宽度小于所述第一部分的上表面的宽度；
电荷存储结构，在所述沟道的外侧壁上；
填充图案，接触所述沟道的内侧壁并且具有柱状形状；以及
焊盘，在所述沟道和所述填充图案的上表面上，所述焊盘接触所述电荷存储结构的内侧壁；
蚀刻停止层，在所述栅电极结构的侧壁上并且与所述栅电极中的虚设栅电极接触，所述虚设栅电极包括绝缘材料，并且所述蚀刻停止层在与所述衬底的上表面实质上平行的水平方向上与所述沟道的所述第一部分的上部重叠；
接触插塞，电连接到所述栅电极中的除所述虚设栅电极之外的相应的栅电极；以及
第一上配线，电连接到所述接触插塞并且向所述接触插塞施加电信号。
12.根据权利要求11所述的半导体器件，其中所述虚设栅电极是分别处于多个水平处的多个虚设栅电极之一。
13.根据权利要求11所述的半导体器件，其中所述虚设栅电极包括氮化物，并且所述蚀刻停止层包括氧化物。
14.根据权利要求11所述的半导体器件，其中所述第一上配线不与所述栅电极中的设置在所述虚设栅电极的正上方或正下方的水平处的栅电极电连接。
15.根据权利要求11所述的半导体器件，其中所述栅电极中的每一个栅电极在与所述衬底的上表面实质上平行的第二方向上延伸，并且所述栅电极在所述第二方向上的端部被设置为形成沿所述第二方向布置的阶梯。
16.根据权利要求15所述的半导体器件，其中所述蚀刻停止层在所述第二方向上延伸，并且在平面图中，所述蚀刻停止层在所述第二方向上的端部与所述虚设栅电极在所述第二方向上的端部对准。
17.根据权利要求11所述的半导体器件，其中所述沟道的所述第一部分具有杯状形状，并且所述沟道的所述第二部分具有连接到所述第一部分的圆柱形状。
18.根据权利要求11所述的半导体器件，还包括：
下配线，在所述衬底下方；
通孔，在所述第一方向上延伸穿过所述衬底，所述通孔电连接到所述下配线之一；以及
所述通孔上的第二上配线，所述第二上配线与所述通孔电连接。
19.一种电子系统，包括：
控制器；以及
半导体器件，通过输入/输出焊盘电连接到所述控制器，所述半导体器件包括：
外围电路配线，电连接到所述输入/输出焊盘；以及
存储单元结构，电连接到所述外围电路配线，所述存储单元结构包括：
衬底上的栅电极结构，所述栅电极结构包括在与所述衬底的上表面垂直的第一方向上彼此间隔开并且以台阶形状堆叠的栅电极；
沟道，延伸穿过所述栅电极结构，所述沟道包括：
第一部分，在所述衬底上沿所述第一方向延伸；以及
第二部分，在所述第一部分上沿所述第一方向延伸并且与所述第一部分接触，所述第二部分的下表面的宽度小于所述第一部分的上表面的宽度；
电荷存储结构，在所述沟道的外侧壁上；以及
蚀刻停止层，在所述栅电极结构的侧壁上并且与所述栅电极中的虚设栅电极接触，所述虚设栅电极包括绝缘材料，并且所述蚀刻停止层在与所述衬底的上表面实质上平行的水平方向上与所述沟道的所述第一部分的上部重叠。
20.根据权利要求19所述的电子系统，还包括：
填充图案，接触所述沟道的内侧壁并且具有柱状形状；
焊盘，在所述沟道和所述填充图案的上表面上，并且接触所述电荷存储结构的内侧壁；
接触插塞，电连接到所述栅电极中的除所述虚设栅电极之外的相应的栅电极；以及
上配线，电连接到所述接触插塞并且向所述接触插塞施加电信号。
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