KR20230028622A - 반도체 장치 및 데이터 저장 시스템 - Google Patents
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Abstract
반도체 장치 및 이를 포함하는 데이터 저장 시스템을 제공한다. 이 반도체 장치는 베이스; 상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물; 상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들; 및 상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 구조물들을 포함한다. 상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고, 상기 수직 구조물들은 상기 제1 분리 구조물로부터 서로 다른 거리로 이격되는 제1 수직 메모리 구조물 및 제2 수직 메모리 구조물을 포함하고, 상기 제1 및 제2 수직 메모리 구조물들의 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고, 상기 제1 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제1 거리는 상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다르다.
Description
본 발명은 반도체 장치 및 이를 포함하는 데이터 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 베이스; 상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물; 상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들; 및 상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 구조물들을 포함한다. 상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고, 상기 수직 구조물들은 상기 제1 분리 구조물로부터 서로 다른 거리로 이격되는 제1 수직 메모리 구조물 및 제2 수직 메모리 구조물을 포함하고, 상기 제1 및 제2 수직 메모리 구조물들의 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고, 상기 제1 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제1 거리는 상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다르다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 베이스; 상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물; 상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들; 상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 메모리 구조물들; 및 상기 수직 메모리 구조물들 상에서 상기 수직 메모리 구조물들과 전기적으로 연결되는 비트라인 콘택 플러그들을 포함한다. 각각의 상기 제1 및 제2 분리 구조물들은 상기 베이스의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고, 상기 수직 메모리 구조물들은, 상기 제1 분리 구조물로부터 제1 거리로 이격되는 제1 수직 메모리 구조물; 상기 제1 분리 구조물로부터 상기 제1 거리 보다 큰 제2 거리로 이격되는 제2 수직 메모리 구조물; 상기 제1 분리 구조물로부터 상기 제2 거리 보다 큰 제3 거리로 이격되는 제3 수직 메모리 구조물; 및 상기 제1 분리 구조물로부터 상기 제3 거리 보다 큰 제4 거리로 이격되는 제4 수직 메모리 구조물을 포함하고, 상기 제1 및 제3 수직 메모리 구조물들은 제1 방향과 수직한 제2 방향으로 배열되고, 상기 제2 및 제4 수직 메모리 구조물들은 상기 제2 방향으로 배열되고, 탑 뷰에서, 상기 제1 및 제3 수직 메모리 구조물들의 중심들을 지나는 가상의 제1 축은 상기 제2 및 제4 수직 메모리 구조물들의 중심들을 지나는 가상의 제2 축과 상기 제1 방향으로 이격되고, 상기 제1 내지 제4 수직 메모리 구조물들 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고, 상기 제1 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역2의 중심 사이의 제1 거리는 상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다르다.
본 발명의 기술적 사상의 일 실시예에 따른 데이터 저장 시스템을 제공한다. 이 데이터 저장 시스템은 입출력 패드를 포함하는 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함한다. 상기 반도체 장치는 베이스; 상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물; 상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들; 상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 메모리 구조물들; 및 상기 수직 메모리 구조물들 상에서 상기 수직 메모리 구조물들과 전기적으로 연결되는 비트라인 콘택 플러그들을 포함한다. 각각의 상기 제1 및 제2 분리 구조물들은 상기 베이스의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고, 상기 수직 메모리 구조물들은, 상기 제1 분리 구조물로부터 제1 거리로 이격되는 제1 수직 메모리 구조물; 상기 제1 분리 구조물로부터 상기 제1 거리 보다 큰 제2 거리로 이격되는 제2 수직 메모리 구조물; 상기 제1 분리 구조물로부터 상기 제2 거리 보다 큰 제3 거리로 이격되는 제3 수직 메모리 구조물; 및 상기 제1 분리 구조물로부터 상기 제3 거리 보다 큰 제4 거리로 이격되는 제4 수직 메모리 구조물을 포함하고, 상기 제1 및 제3 수직 메모리 구조물들은 제1 방향과 수직한 제2 방향으로 배열되고, 상기 제2 및 제4 수직 메모리 구조물들은 상기 제2 방향으로 배열되고, 탑 뷰에서, 상기 제1 및 제3 수직 메모리 구조물들의 중심들을 지나는 가상의 제1 축은 상기 제2 및 제4 수직 메모리 구조물들의 중심들을 지나는 가상의 제2 축과 상기 제1 방향으로 이격되고, 상기 제1 내지 제4 수직 메모리 구조물들 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고, 상기 제1 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역2의 중심 사이의 제1 거리는 상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다르다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 베이스; 상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물; 상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들; 상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 메모리 구조물들; 및 상기 수직 메모리 구조물들 상에서 상기 수직 메모리 구조물들과 전기적으로 연결되는 비트라인 콘택 플러그들을 포함한다. 각각의 상기 제1 및 제2 분리 구조물들은 상기 베이스의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고, 상기 수직 메모리 구조물들 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고, 탑 뷰에서, 상기 수직 구조물들 중 적어도 하나에서, 상기 하부 수직 부분의 상기 상부 영역은 제1 장축 및 제1 단축을 갖는 타원 모양이고, 상기 상부 수직 부분의 상기 상부 영역은 상기 제1 장축과 교차하는 제2 장축 및 상기 제1 단축과 교차하는 제2 단축을 갖는 타원 모양이다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도를 향상시킬 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 제1 식각 공정으로 하부 적층 영역을 관통하는 하부 수직 홀들을 형성하고, 제2 식각 공정으로 상부 적층 영역을 관통하는 상부 수직 홀들을 형성하는 경우에, 상기 상부 수직 홀들 중 일부가 휘어지면서 상기 하부 수직 홀들과 미스 얼라인되는 불량을 방지할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a, 도 1b, 도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치를 나타낸 도면들이다.
도 3a, 도 3b 및 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 탑 뷰를 나타낸 도면들이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 14, 도 15, 도 16a, 도 16b, 도 17, 도 18a 및 도 18b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 도면들이다.
도 19a 및 도 19b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 단면도이다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 나타낸 도면들이다.
도 25는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 26은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 27은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 단면도이다.
도 3a, 도 3b 및 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 탑 뷰를 나타낸 도면들이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 14, 도 15, 도 16a, 도 16b, 도 17, 도 18a 및 도 18b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 도면들이다.
도 19a 및 도 19b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예의 탑 뷰를 나타낸 도면들이다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 단면도이다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 나타낸 도면들이다.
도 25는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 26은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 27은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 단면도이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명되거나, 또는 다른 구성요소와 구별할 수 있는 다른 용어로 명명될 수 있다.
우선, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b 및 도 3c를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다. 도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 탑 뷰이고, 도 1b는 도 1a의 'A'로 표시된 영역을 확대한 탑 뷰이고, 도 2a는 도 1의 I-I'선을 따라 취해진 영역 및 II-II'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 2b는 도 2a의 'B'로 표시된 영역을 확대한 단면도이고, 도 3a, 도 3b 및 도 3c는 도 1b의 일부 구성요소를 나타낸 탑 뷰들이다. 도 3a, 도 3b 및 도 3c에서, 도 3a는 상부 수직 부분들의 상부 영역들 및 하부 수직 부분들의 상부 영역들의 탑 뷰를 나타내고, 도 3b는 상부 수직 부분들의 하부 영역들 및 하부 수직 부분들의 상부 영역들의 탑 뷰를 나타내고, 도 3c는 상부 수직 부분들의 상부 영역들, 하부 수직 부분들의 상부 영역들 및 상부 수직 부분들의 하부 영역들의 탑 뷰를 나타낸다.
도 1a 내지 도 3c 중에서, 도 1a, 도 1b, 도 2a 및 도 2b를 중심으로 참조하면, 일 실시예에 따른 반도체 장치(1)는 베이스(18), 상기 베이스(18) 상에서, 제1 적층 영역(ST_L) 및 상기 제1 적층 영역(ST_L) 상의 제2 적층 영역(ST_U)을 포함하는 적층 구조물(ST), 상기 베이스(18) 상에서, 상기 적층 구조물(ST)을 상기 베이스(18)의 상부면과 수직한 수직 방향(Z)으로 관통하는 분리 구조물들(83) 및 상기 분리 구조물들(83) 사이에서, 상기 적층 구조물(ST)을 상기 수직 방향(Z)으로 관통하는 수직 구조물들(VS)을 포함할 수 있다.
상기 반도체 장치(1)는 반도체 기판(3), 상기 반도체 기판(3) 상의 주변 회로(9), 상기 반도체 기판(3) 상에서 상기 주변 회로(9)와 전기적으로 연결되는 주변 배선(12), 및 상기 반도체 기판(3) 상에서 상기 주변 회로(9) 및 상기 주변 배선(12)을 덮는 하부 절연 층(15)을 더 포함할 수 있다. 상기 주변 회로(9)는 게이트(9a) 및 소스/드레인 영역들(9b)을 포함하는 트랜지스터를 포함할 수 있다. 상기 소스/드레인 영역들(9b)은 상기 반도체 기판(3) 상에서 소자분리 영역(6s)에 의해 정의되는 활성 영역(6a) 내에 배치될 수 있고, 상기 게이트(9a)는 상기 소스/드레인 영역들(9b) 사이의 상기 활성 영역(6a) 상에 배치될 수 있다.
상기 베이스(18)는 상기 하부 절연 층(15) 상에 배치될 수 있다. 상기 베이스(18)는 실리콘 층 및 금속 층 중 적어도 하나를 포함할 수 있다. 일 예에서, 상기 베이스(18)는 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다. 다른 예에서, 상기 베이스(18)는 금속, 금속 질화물 및 금속-반도체 화합물 중 적어도 하나를 포함하는 금속 층 및 상기 금속 층과 접촉하는 폴리 실리콘 층을 포함할 수 있다.
상기 반도체 장치(1)는 하부 수평 층(21a) 및 상기 하부 수평 층(21a) 상의 상부 수평 층(24)을 더 포함할 수 있다. 상기 하부 수평 층(21a)은 실리콘 층, 예를 들어 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다. 상기 상부 수평 층(224)은 실리콘 층, 예를 들어 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다.
상기 적층 구조물(ST)은 교대로 적층되는 층간 절연 층들(29) 및 게이트 전극들(80)을 포함할 수 있다. 상기 층간 절연 층들(29)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 게이트 전극들(80)은 도우프트 실리콘 층, 금속 질화물 층, 금속 층 및 금속-반도체 화합물 층 중 적어도 하나를 포함하는 도전 층으로 형성될 수 있다.
상기 적층 구조물(ST)에서, 상기 제1 적층 영역(ST_L)은 교대로 적층되는 하부 층간 절연 층들(30) 및 하부 게이트 전극들(80a)을 포함할 수 있고, 상기 제2 적층 영역(ST_U)은 교대로 적층되는 상부 층간 절연 층들(48) 및 상부 게이트 전극들(80b)을 포함할 수 있다.
상기 하부 층간 절연 층들(30) 및 상기 하부 게이트 전극들(80a) 중에서, 최하부의 층은 최하부의 하부 층간 절연 층일 수 있고, 최상부의 층은 최상부의 하부 층간 절연 층일 수 있다. 상기 상부 층간 절연 층들(48) 및 상기 상부 게이트 전극들(80b) 중에서, 최하부의 층은 최하부의 상부 층간 절연 층일 수 있고, 최상부의 층은 최상부의 상부 층간 절연 층일 수 있다.
상기 반도체 장치(1)는 상기 제2 적층 영역(ST_U)의 일부를 관통하는 상부 분리 패턴(54)을 더 포함할 수 있다. 상기 상부 분리 패턴(54)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 상부 분리 패턴(54)은 상기 제2 적층 영역(ST_U)의 상부면으로부터 하부로 연장되어 상기 상부 게이트 전극들(80b) 중 적어도 하나 또는 복수개의 상부 게이트 전극들을 관통할 수 있다.
상기 수직 구조물들(VS)은 상기 적층 구조물(ST)을 상기 수직 방향(Z)으로 관통하면서 아래로 연장되어 상기 하부 및 상부 수평 층들(21a, 24)을 관통하고 상기 베이스(18) 내로 연장될 수 있다. 상기 수직 구조물들(VS)은 상기 베이스(18)의 실리콘 층과 접촉할 수 있다.
상기 적층 구조물(ST)은 상기 게이트 전극들(80) 각각의 상부면 및 하부면을 덮으며 상기 게이트 전극들(80)과 상기 수직 구조물들(VS) 사이로 연장되는 게이트 유전체들(77)을 더 포함할 수 있다.
상기 수직 구조물들(VS)은 수직 메모리 구조물들(VMS) 및 수직 지지대 구조물들(VSS)을 포함할 수 있다. 상기 수직 지지대 구조물들(VSS)은 상기 수직 메모리 구조물들(VMS)과 동시에 형성되어 상기 수직 메모리 구조물들(VMS)과 동일한 구조를 가질 수 있다. 상기 수직 지지대 구조물들(VSS)은 전기적으로 더미일 수 있으며, 상기 적층 구조물(ST)의 변형 등을 방지하는 지지대 역할을 할 수 있다.
각각의 상기 수직 구조물들(VS)은 절연성 코어 영역(66), 상기 절연성 코어 영역(66)의 측면 및 바닥면을 덮는 라이너 층들(60) 및 상기 절연성 코어 영역(66) 상의 패드 패턴(68)을 포함할 수 있다.
상기 라이너 층들(60)은 상기 절연성 코어 영역(66)과 접촉하는 채널 층(64), 및 상기 채널 층(64)의 외측면 및 바닥면을 덮는 유전체 구조물(62)을 포함할 수 있다.
상기 유전체 구조물(62)은 제1 유전체 층(62t), 제2 유전체 층(62b), 및 상기 제1 유전체 층(62t) 및 상기 제2 유전체 층(62b) 사이의 정보 저장 층(62d)을 포함할 수 있다. 상기 제1 유전체 층(62t)은 상기 채널 층(64)과 접촉할 수 있다. 상기 채널 층(64)은 상기 패드 패턴(68)과 접촉할 수 있다.
상기 제1 유전체 층(62t)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(62b)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 정보 저장 층(62d)은 차지(charge)를 트랩하여 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 상기 수직 메모리 구조물들(VMS) 각각의 상기 정보 저장 층(62d)은 플래쉬 메모리 소자와 같은 반도체 장치에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 상기 패드 패턴(68)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 등), 금속(e.g., W 등), 및 금속-반도체 화합물(e.g., TiSi 등) 중 적어도 하나를 포함할 수 있다.
상기 하부 수평 층(21a)은 상기 유전체 구조물(62)을 관통하며 상기 채널 층(64)과 접촉할 수 있다.
상기 반도체 장치(1)는 상기 적층 구조물(ST) 상에서 차례로 적층되는 제1 상부 절연 층(71) 및 제2 상부 절연 층(86)을 더 포함할 수 있다.
상기 분리 구조물들(83)은 상기 적층 구조물(ST)을 관통하는 부분으로부터 상부로 연장되어 상기 제1 상부 절연 층(71)을 관통하고, 상기 적층 구조물(ST)을 관통하는 부분으로부터 하부로 연장되어 상기 하부 및 상부 수평 층들(21a, 24)을 관통할 수 있다.
상기 반도체 장치(1)는 상기 제1 및 제2 상부 절연 층들(71, 86)을 관통하며 상기 수직 메모리 구조물들(VMS)과 전기적으로 연결되는 비트라인 콘택 플러그들(89)을 더 포함할 수 있다. 상기 비트라인 콘택 플러그들(89)은 상기 수직 메모리 구조물들(VMS)의 상기 패드 패턴들(68)과 접촉할 수 있다. 상기 수직 지지대 구조물들(VSS)은 상기 비트라인 콘택 플러그들(89)과 전기적으로 분리될 수 있다.
상기 반도체 장치(1)는 상기 제2 상부 절연 층(86) 상에서 상기 비트라인 콘택 플러그들(89)과 전기적으로 연결되는 비트라인들(92)을 더 포함할 수 있다.
상기 분리 구조물들(83) 각각은 상기 베이스(18)의 상부면과 평행한 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 분리 구조물들(83)은 서로 평행하고 서로 인접한 제1 분리 구조물(83a) 및 제2 분리 구조물(83b)을 포함할 수 있다.
이하에서, 상기 제1 및 제2 분리 구조물들(83a, 83b) 사이에 배치되는 상기 수직 구조물들(VS)을 중심으로 설명하기로 한다.
상기 수직 구조물들(VS) 중에서, 상기 수직 메모리 구조물들(VSS)은 상기 분리 구조물들(83)로부터 제1 거리(D1)로 이격되고 상기 제1 방향(X)을 따라 서로 이격되면서 배열되는 제1 수직 구조물들(V1), 상기 분리 구조물들(83)로부터 상기 제1 거리(D1) 보다 큰 제2 거리(D2)로 이격되고 상기 제1 방향(X)을 따라 서로 이격되면서 배열되는 제2 수직 구조물들(V2), 상기 분리 구조물들(83)로부터 상기 제2 거리(D2) 보다 큰 제3 거리(D3)로 이격되고 상기 제1 방향(X)을 따라 서로 이격되면서 배열되는 제3 수직 구조물들(V3) 및 상기 분리 구조물들(83)로부터 상기 제3 거리(D3) 보다 큰 제4 거리(D4)로 이격되고 상기 제1 방향(X)을 따라 서로 이격되면서 배열되는 제4수직 구조물들(V4)을 포함할 수 있다.
상기 수직 구조물들(VS) 중에서, 상기 수직 지지대 구조물들(VSS)은 상기 분리 구조물들(83)로부터 상기 제4 거리(D3) 보다 큰 제5 거리(D5)로 이격되고 상기 제1 방향(X)을 따라 서로 이격되면서 배열될 수 있다. 상기 수직 지지대 구조물들(VSS)은 상기 제1 분리 구조물(83a)과 상기 제2 분리 구조물(83b) 사이의 중간 영역에 배치될 수 있다.
상기 제1 및 제3 수직 메모리 구조물들(V1, V3), 및 상기 수직 지지대 구조물들(VSS)은 상기 제1 방향(X)과 수직한 제2 방향(Y)을 따라 배열될 수 있고, 상기 제2 및 제4 수직 메모리 구조물들(V2, V4)은 상기 제2 방향(Y)을 따라 배열될 수 있다.
탑 뷰에서, 상기 제1 및 제3 수직 메모리 구조물들(V1, V3), 및 상기 수직 지지대 구조물들(VSS)의 중심들을 지나며 상기 제2 방향(Y)으로 연장되는 가상의 제1 세로 축들(도 3a의 Y1)은 상기 제2 및 제4 수직 메모리 구조물들(V2, V4)의 중심들을 지나며 상기 제2 방향(Y)으로 연장되는 가상의 제2 세로 축들(도 3a의 Y2)과 이격될 수 있다. 상기 가상의 제1 세로 축들(도 3a의 Y1) 및 상기 가상의 제2 세로 축들(도 3a의 Y2)은 상기 제1 방향(X)으로 교대로 반복적으로 배열될 수 있다.
각각의 상기 수직 구조물들(VS)은 상기 제1 적층 영역(ST_L)을 관통하는 하부 수직 부분(V_L) 및 상기 제2 적층 영역(ST_U)을 관통하는 상부 수직 부분(V_U)을 포함할 수 있다. 상기 하부 수직 부분(V_L)의 상부 영역(V_LU)의 폭은 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)의 폭 보다 클 수 있다. 상기 상부 수직 부분(V_U)의 상부 영역(V_UU)의 폭은 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)의 폭 보다 클 수 있다.
탑 뷰에서, 상기 수직 구조물들(VS) 중 적어도 하나에서, 상기 하부 수직 부분(V_L)의 상부 영역(V_LU)은 원 모양일 수 있다. 그렇지만, 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 수직 구조물들(VS) 중 적어도 하나의 상기 하부 수직 부분(V_L)의 상부 영역(V_LU)은 타원 모양일 수 있다
탑 뷰에서, 상기 수직 구조물들(VS) 중 적어도 하나에서, 상기 상부 수직 부분(V_U)의 상부 영역(V_UU)은 원 모양일 수 있다. 그렇지만, 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 수직 구조물들(VS) 중 적어도 하나의 상기 상부 수직 부분(V_U)의 상부 영역(V_UU)은 타원 모양일 수 있다
탑 뷰에서, 상기 수직 구조물들(VS) 중 적어도 하나에서, 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)은 원 모양일 수있다. 그렇지만, 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 수직 구조물들(VS) 중 적어도 하나의 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)은 타원 모양일 수 있다.
이하에서, 보다 쉬운 이해를 위해서, 상기 제1 수직 메모리 구조물들(V1) 중에서 상기 제1 분리 구조물(83a)과 인접하는 한 개의 제1 수직 메모리 구조물(V1), 상기 제2 수직 메모리 구조물들(V2) 중 한 개의 제2 수직 메모리 구조물(V2), 상기 제3 수직 메모리 구조물들(V3) 중 한 개의 제3 수직 메모리 구조물(V3), 상기 제4 수직 메모리 구조물들(V4) 중 한 개의 제4 수직 메모리 구조물(V1), 상기 수직 지지대 구조물들(VSS) 중 한 개의 수직 지지대 구조물(VSS)을 중심으로 설명하기로 한다. 여기서, 탑 뷰에서, 상기 제2 수직 메모리 구조물(V2)은 상기 제1 방향(X)에 대하여 경사진 제1 사선 방향으로 상기 제1 수직 메모리 구조물(V1)과 인접하고, 상기 제3 수직 메모리 구조물(V3)은 상기 제1 방향(X)과 경사지고 상기 제1 사선 방향과 다른 방향성을 갖는 제2 사선 방향으로 상기 제2 수직 메모리 구조물(V2)과 인접하고, 상기 제4 수직 메모리 구조물(V4)은 상기 제1 사선 방향으로 상기 제3 수직 메모리 구조물(V3)과 인접하고, 상기 수직 지지대 구조물(VSS)은 상기 제2 사선 방향으로 상기 제4 수직 메모리 구조물(V4)과 인접할 수 있다.
탑 뷰에서, 상기 제1 및 제3 수직 메모리 구조물들(V1, V3), 및 상기 수직 지지대 구조물(VSS)은 상기 제2 방향(Y)으로 배열될 수 있고, 상기 제2 및 제4 수직 메모리 구조물들(V2, V4)은 상기 제2 방향(Y)으로 배열될 수 있다. 여기서, 탑 뷰에서, 상기 제1 및 제3 수직 메모리 구조물들(V1, V3), 및 상기 수직 지지대 구조물(VSS)의 중심들을 지나며 상기 제2 방향(Y)으로 연장되는 가상의 제1 세로 축(도 3a의 Y)은 상기 제2 및 제4 수직 메모리 구조물들(V2, V4)의 중심들을 지나며 상기 제2 방향(Y)으로 연장되는 가상의 제2 세로 축(도 3a의 Y2)과 이격될 수 있다.
실 시예들에서, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각은, 도 2b에서와 같이, 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU), 상기 상부 수직 부분(도 2b의 V_U)의 하부 영역(V_UL) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)을 포함하되, 이하에서 설명하는 것과 같이, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 탑 뷰는 다양하게 나타날 수 있다.
이하에서, 도 2b와 함께, 도 3a, 도 3b 및 도 3c를 참조하여, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS)에서, 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU), 상기 상부 수직 부분(도 2b의 V_U)의 하부 영역(V_UL) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 탑 뷰에 대하여 설명하기로 한다. 도 3a 내지 도 3c에서, 도 3a는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)을 나타낸 탑 뷰이고, 도 3b는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 하부 영역(V_UL)을 나타낸 탑 뷰이고, 도 3c는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU), 상기 상부 수직 부분(도 2b의 V_U)의 하부 영역(V_UL) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)을 나타낸 탑 뷰이다.
도 2b와 함께, 도 3a 및 도 3c를 중심으로 참조하면, 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 제1 중심(Cz_V_LU)과 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 제2 중심(Cz_V_UU)은 서로 이격될 수 있다. 예를 들어, 상기 제2 중심(Cz_V_UU)은 상기 제1 중심(Cz_V_LU)으로부터 상기 제1 분리 구조물(83a)로부터 멀어지는 방향, 예를 들어 상기 제2 방향(Y)으로 이격될 수 있다.
상기 제1 중심(Cz_V_LU)과 상기 제2 중심(Cz_V_UU) 사이의 이격 거리는 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서의 이격 거리일 수 있다.
상기 제1 중심(Cz_V_LU)과 상기 제2 중심(Cz_V_UU) 사이의 이격 거리는 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서의 이격 거리와, 포토 공정 및 식각 공정과 같은 반도체 공정을 진행한 후의 허용 공정 오차 범위에 의한 이격 거리를 포함할 수 있다.
탑 뷰에서, 상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심(Cz)과 상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 중심(Cz)은 서로 중첩할 수 있고, 상기 수직 지지대 구조물(VSS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심(Cz)과 상기 수직 지지대 구조물(VSS)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 중심(Cz)은 서로 중첩할 수 있다.
상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심(Cz)과 상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 중심(Cz)은 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서 서로 일치할 수 있다.
상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심(Cz)과 상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 중심(Cz)은 포토 공정 및 식각 공정과 같은 반도체 공정을 진행한 후에는 허용 공정 오차 범위 내에서 서로 이격될 수 있다.
따라서, 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 제1 중심(Cz_V_LU)과 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 상기 제2 중심(Cz_V_UU) 사이의 이격 거리는 상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 중심(Cz)과 상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 상기 중심(Cz) 사이의 이격 거리 보다 클 수 있다. 예를 들어, 탑 뷰에서, 상기 제1 중심(Cz_V_LU)과 상기 제2 중심(Cz_V_UU) 사이의 이격 거리는 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 중심(Cz)과 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 상기 중심(Cz) 사이의 이격 거리 보다 클 수 있다.
탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 제1 중심(Cz_V_LU)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제1 가로 축(X1a), 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 중심(Cz)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제2 가로 축(X2), 상기 제3 수직 메모리 구조물(V3)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 중심(Cz)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제3 가로 축(X3), 상기 제4 수직 메모리 구조물(V4)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 중심(Cz)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제4 가로 축(X4), 및 상기 수직 지지대 구조물(VSS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 중심(Cz)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제5 가로 축(X5)이 있을 수 있다.
탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 상기 제2 중심(Cz_V_UU)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제6 가로 축(X1b)이 있을 수 있다.
상기 제1 가로 축(X1a)과 상기 제6 가로 축(X1b) 사이의 이격 거리는 상기 제1 중심(Cz_V_LU)과 상기 제2 중심(Cz_V_UU) 사이의 이격 거리와 동일할 수 있다.
상기 제1 가로 축(X1a)과 상기 제2 가로 축(X2) 사이의 제1 이격 거리(L1a), 상기 제2 가로 축(X2)과 상기 제3 가로 축(X3) 사이의 제2 이격 거리(L2), 상기 제3 가로 축(X3)과 상기 제4 가로 축(X4) 사이의 제3 이격 거리(L3) 및 상기 제4 가로 축(X4)과 상기 제5 가로 축(X5) 사이의 제4 이격 거리(L4)는 실질적으로 동일할 수 있다.
상기 제1 가로 축(X1a)과 상기 제2 가로 축(X2) 사이의 상기 제1 이격 거리(L1a)는 상기 제6 가로 축(X1b)과 상기 제2 가로 축(X2) 사이의 상기 제5 이격 거리(L1b) 보다 클 수 있다.
도 2b와 함께, 도 3b 및 도 3c를 중심으로 참조하면, 탑 뷰에서, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)의 폭은 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 폭 보다 작을 수 있다.
탑 뷰에서, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)은 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 내에 배치될 수 있다. 예를 들어, 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)은 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 내에 배치될 수 있다.
탑 뷰에서, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)의 중심은 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심과 일치할 수 있다.
탑 뷰에서, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)의 중심은 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심과 포토 공정 및 식각 공정과 같은 반도체 공정을 진행한 후의 허용 공정 오차 범위 내에서 서로 이격될 수 있다.
탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)의 중심(Cz_V_LU)은 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 중심(Cz_V_UU)과 이격될 수 있다. 예를 들어,. 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 중심(Cz_V_UU)은 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)의 중심(Cz_V_LU)으로부터 상기 제1 분리 구조물(도 1b의 83a)로부터 멀어지는 방향, 예를 들어 상기 제2 방향(Y)으로 이격될 수 있다.
다음으로, 앞에서 설명한 본 발명의 일 실시예에 따른 반도체 장치(1)의 다양한 변형 예들을 설명하기로 한다. 이하에서, 상술한 반도체 장치(1)의 다양한 변형 예들을 설명함에 있어서, 앞에서 설명한 반도체 장치(1)의 구성요소들 중에서 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하고, 앞에서 설명한 구성요소와 실질적으로 동일한 구성요소, 앞에서 설명한 내용 또는 도면으로부터 쉽게 이해될 수 있는 구성요소에 대한 설명은 생략하기로 한다.
우선, 도 4a를 참조하여, 도 3a 내지 도 3c에서 설명한 상기 제2 수직 메모리 구조물(V2)의 변형 예를 설명하기로 한다. 도 4a는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)을 나타낸 탑 뷰로써, 도 3a의 상기 제2 수직 메모리 구조물(V2)의 변형 예를 나타낼 수 있다.
변형 예에서, 도 4a를 참조하면, 탑 뷰에서, 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 제3 중심(Cz_V_LUa)과 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 제4 중심(Cz_V_UUa)은 서로 이격될 수 있다. 예를 들어, 상기 제4 중심(Cz_V_UUa)은 상기 제3 중심(Cz_V_LUa)으로부터 상기 제1 분리 구조물(83a)로부터 멀어지는 방향, 예를 들어 상기 제2 방향(Y)으로 이격될 수 있다.
상기 제4 중심(Cz_V_UUa)과 상기 제3 중심(Cz_V_LUa) 사이의 이격 거리는 도 3a에서와 같은 상기 제1 중심(Cz_V_UU)과 상기 제2 중심(Cz_V_LU) 사이의 이격 거리 보다 작을 수 있다.
상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 제3 중심(Cz_V_LUa)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제2 가로 축(X2a) 및 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 상기 제4 중심(Cz_V_UUa)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제7 가로 축(X2b)이 있을 수 있다.
상기 가상의 제2 가로 축(X2a)과 상기 가상의 제7 가로 축(X2b) 사이의 이격 거리는 상기 제4 중심(Cz_V_UUa)과 상기 제3 중심(Cz_V_LUa) 사이의 이격 거리와 실질적으로 동일할 수 있다.
상기 가상의 제2 가로 축(X2a)과 상기 가상의 제3 가로 축(X3) 사이의 이격 거리(L2a)는 상기 가상의 제1 가로 축(X1a)과 상기 가상의 제2 가로 축(X2a) 사이의 이격 거리와 실질적으로 동일할 수 있다.
상기 가상의 제7 가로 축(X2b)과 상기 가상의 제3 가로 축(X3) 사이의 이격 거리(L2b)는 상기 가상의 제6 가로 축(X1b)과 상기 가상의 제2 가로 축(X2a) 사이의 이격 거리(L1b) 보다 클 수 있다.
다음으로, 도 4b를 참조하여, 도 3a 내지 도 3c에서 설명한 상기 제2 및 제3 수직 메모리 구조물들(V2, V3)의 변형 예를 설명하기로 한다. 도 4b는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)을 나타낸 탑 뷰로써, 도 4a의 상기 제3 수직 메모리 구조물(V3)의 변형 예를 나타낼 수 있다.
변형 예에서, 도 4b를 참조하면, 탑 뷰에서, 도 4a에서와 동일한 상기 제2 수직 메모리 구조물(V2)이 제공될 수 있다. 탑 뷰에서, 제3 수직 메모리 구조물(V3)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 제5 중심(Cz_V_LUb)과 상기 제3 수직 메모리 구조물(V3)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 제6 중심(Cz_V_UUb)은 서로 이격될 수 있다. 예를 들어, 상기 제5 중심(Cz_V_UUb)은 상기 제6 중심(Cz_V_LUb)으로부터 상기 제1 분리 구조물(83a)로부터 멀어지는 방향, 예를 들어 상기 제2 방향(Y)으로 이격될 수 있다.
상기 제5 중심(Cz_V_UUb)과 상기 제6 중심(Cz_V_LUb) 사이의 이격 거리는 도 4a에서와 같은 상기 제4 중심(Cz_V_UUa)과 상기 제3 중심(Cz_V_LUa) 사이의 이격 거리 보다 작을 수 있다.
상기 제3 수직 메모리 구조물(V3)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 상기 제5 중심(Cz_V_LUb)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제3 가로 축(X3a) 및 상기 제3 수직 메모리 구조물(V3)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 상기 제6 중심(Cz_V_UUb)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제8 가로 축(X3b)이 있을 수 있다.
상기 가상의 제3 가로 축(X3a)과 상기 가상의 제8 가로 축(X3b) 사이의 이격 거리는 상기 제5 중심(Cz_V_UUb)과 상기 제6 중심(Cz_V_LUb) 사이의 이격 거리와 실질적으로 동일할 수 있다.
상기 가상의 제3 가로 축(X3a)과 상기 가상의 제4 가로 축(X4) 사이의 이격 거리(L3a)는 상기 가상의 제1 가로 축(X1a)과 상기 가상의 제2 가로 축(X2a) 사이의 이격 거리와 실질적으로 동일할 수 있다.
상기 가상의 제8 가로 축(X3b)과 상기 가상의 제4 가로 축(X4) 사이의 이격 거리(L3b)는 상기 가상의 제7 가로 축(X2b)과 상기 가상의 제3 가로 축(X3a) 사이의 이격 거리(L2b) 보다 클 수 있다.
다음으로, 도 5a를 참조하여, 도 3a에서 설명한 상기 제1 및 제2 수직 메모리 구조물들(V1, V2)의 변형 예를 설명하기로 한다. 도 5a는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)을 나타낸 탑 뷰로써, 도 3a의 상기 제1 및 제2 수직 메모리 구조물들(V1, V2)의 변형 예를 나타낼 수 있다.
변형 예에서, 도 5a를 참조하면, 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭은 상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 중 적어도 하나의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭 보다 클 수 있다. 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭은 상기 수직 지지대 구조물(VSS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭 보다 클 수 있다.
탑 뷰에서, 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭은 상기 제3 및 제4 수직 메모리 구조물들(V3, V4) 중 적어도 하나의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭 보다 클 수 있다.
탑 뷰에서, 상기 제3 수직 메모리 구조물(V3)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭, 상기 제4 수직 메모리 구조물(V4)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭, 및 상기 수직 지지대 구조물(VSS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭은 실질적으로 동일할 수 있다.
탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭은 상기 제2 내지 제4 수직 메모리 구조물들(V2, V3, V4) 중 적어도 하나의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭 보다 클 수 있다. 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭은 상기 수직 지지대 구조물(VSS)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭 보다 클 수 있다.
탑 뷰에서, 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭은 상기 제3 및 제4 수직 메모리 구조물들(V3, V4) 중 적어도 하나의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭 보다 클 수 있다.
탑 뷰에서, 상기 제3 수직 메모리 구조물(V3)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭, 상기 제4 수직 메모리 구조물(V4)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭, 상기 수직 지지대 구조물(VSS)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭은 실질적으로 동일할 수 있다.
탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)은 타원 모양일 수 있다. 예를 들어, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 장축 방향은 상기 제1 세로 방향(Y1)일 수 있다.
탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)은 타원 모양일 수 있다. 예를 들어, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 장축 방향은 상기 제1 세로 방향(Y1)일 수 있다.
탑 뷰에서, 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 및 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)은 각각 타원 모양일 수 있다. 예를 들어, 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 및 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)은 각각 상기 제1 세로 방향(Y1)의 장축을 갖는 타원 모양일 수 있다.
다음으로, 도 5b를 참조하여, 도 3b에서 설명한 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS)의 변형 예를 설명하기로 한다. 도 5b는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 하부 영역(V_UL)을 나타낸 탑 뷰로써, 도 3b에서 설명한 각각의 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS)에서, 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 하부 영역(V_UL)의 변형 예를 나타낼 수 있다.
변형 예에서, 도 5b를 참조하면, 탑 뷰에서, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 모양 및 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(도 5a의 V_UU)의 모양은 도 5a에서 설명한 것과 동일할 수 있다.
탑 뷰에서, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 중 적어도 하나의 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)은 타원 모양일 수 있다. 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 중 복수개의 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)은 타원 모양일 수 있다.
탑 뷰에서, 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 중에서, 타원 모양을 갖는 어느 하나의 수직 구조물의 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)의 장축 방향은 타원 모양을 갖는 다른 하나의 수직 구조물의 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)의 장축 방향과 교차하는 방향성을 가질 수 있다. 예를 들어, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)은 제1 장축을 갖는 타원 모양일 수 있고, 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)은 상기 제1 장축과 다른 제2 장축을 갖는 타원 모양일 수 있다. 상기 제1 장축은 상기 제2 방향(Y)으로 연장될 수 있고, 상기 제2 장축은 상기 제1 방향(X)으로 연장될 수 있다.
상기 제3 및 제4 수직 메모리 구조물들(V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 상부 수직 부분(V_U)의 하부 영역(V_UL)은 상기 제2 장축을 갖는 타원 모양일 수 있다.
다음으로, 도 6을 참조하여, 도 4b에서의 상기 제1 및 제2 수직 메모리 구조물들(V1, V2)의 변형 예를 설명하기로 한다. 도 6은 도 4b의 탑 뷰에서, 상기 제1 및 제2 수직 메모리 구조물들(V1, V2) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 모양이 변형된 예를 나타낸 탑 뷰이다.
변형 예에서, 도 6을 참조하면, 도 4b의 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)은 도 6에서와 같이 장축을 갖는 타원 모양을 갖도록 변형될 수 있다. 도 4b의 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)은 도 6에서와 같이 상기 장축을 갖는 타원 모양을 갖도록 변형될 수 있다. 상기 장축은 상기 제2 방향(Y)으로 연장되는 방향성을 가질 수 있다.
도 4b의 탑 뷰에서, 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)은 도 6에서와 같이 장축을 갖는 타원 모양을 갖도록 변형될 수 있다. 도 4b의 탑 뷰에서, 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 도 6에서와 같이 장축을 갖는 타원 모양을 갖도록 변형될 수 있다.
상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭은 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 최대 폭 보다 클 수 있다.
상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭은 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)의 최대 폭 보다 클 수 있다.
다음으로, 도 7을 참조하여, 도 3a 내지 도 3c에서 설명한 상기 제1 이격 거리(L1a), 상기 제2 이격 거리(L2), 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4)의 변형 예를 설명하기로 한다. 이와 같은 도 7에서의 상기 제1 이격 거리(L1a), 상기 제2 이격 거리(L2), 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4)의 변형 예는 도 3a 뿐만 아니라, 도 4a, 도 4b, 도 5a, 도 5b 및 도 6에서도 동일하게 적용될 수 있다. 예를 들어, 도 7은 도 5a의 탑 뷰에서, 도 5a에 표시된 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4)의 변형 예를 나타내지만, 도 5a의 탑 뷰 뿐만 아니라, 도 3a, 도 4a, 도 4b, 도 5b 및 도 6의 탑 뷰에서도 동일하게 적용될 수 있다.
변형 예에서, 도 7을 참조하면, 상기 제1 이격 거리(L1a), 상기 제2 이격 거리(L2), 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4) 중 하나 또는 복수개는 나머지 이격 거리와 다른 크기를 가질 수 있다. 예를 들어, 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4) 중 적어도 하나는 상기 제1 이격 거리(L1a) 보다 작을 수 있고, 상기 제2 이격 거리(L2) 보다 작을 수 있다. 예를 들어, 각각의 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4)는 상기 제1 이격 거리(L1a) 보다 작을 수 있다.
상기 제1 이격 거리(L1a) 및 상기 제2 이격 거리(L2)는 실질적으로 동일할 수 있다. 상기 제3 이격 거리(L3') 및 상기 제4 이격 거리(L4')는 실질적으로 동일할 수 있다.
다음으로, 상기 수직 구조물들(VS) 중 적어도 하나의 변형 예에 대하여, 도 8a 및 도 8b를 각각 참조하여 설명하기로 한다. 설명의 편의를 위해서, 상기 수직 구조물들(VS) 중 어느 하나의 수직 구조물(VS)을 중심으로 설명하기로 한다. 도 8a는 상기 수직 구조물(VS)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU) 및 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)을 나타낸 탑 뷰이고, 도 8b는 상기 수직 구조물(VS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)을 나타낸 탑 뷰이다.
변형 예에서, 도 8a 및 도 8b를 참조하면, 탑 뷰에서, 상기 수직 구조물(VS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)은 제1 장축(V_LU_La) 및 제1 단축(V_LU_Sa)을 갖는 타원 모양일 수 있고, 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)은 상기 제1 장축(V_LU_La)과 교차하는 제2 장축 및 상기 제1 단축(V_LU_Sa)과 교차하는 제2 단축을 갖는 타원 모양일 수 있다.
탑 뷰에서, 상기 수직 구조물(VS)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(도 8b의 V_UL)은 제3 장축 및 제3 단축을 갖는 타원 모양일 수 있다.
상기 제2 장축은 상기 제2 방향(Y)으로 연장될 수 있고, 상기 제2 단축은 상기 제1 방향(X)으로 연장될 수 있다. 상기 제1 장축(V_LU_La)과 상기 제2 장축은 예각을 이룰 수 있다.
상기 제3 장축은 상기 제1 방향(X)으로 연장될 수 있고, 상기 제3 단축은 상기 제2 방향(Y)으로 연장될 수 있다. 상기 제3 장축은 상기 제2 장축과 실질적으로 수직할 수 있다.
실 시예에서, 도 8a 및 도 8b에서와 같은 상기 수직 구조물(VS)과 같은 모양 또는 도 8a 및 도 8b에서와 같은 상기 수직 구조물(VS)과 유사한 모양은 도 3a 내지 도 7을 참조하여 설명한 상기 제1 내지 제3 수직 메모리 구조물들(V1, V2, V3) 중 어느 하나 또는 복수개에 적용될 수 있다.
다음으로, 상기 수직 구조물들(VS) 중 적어도 하나의 변형 예에 대하여, 도 9a 및 도 9b를 각각 참조하여 설명하기로 한다. 설명의 편의를 위해서, 상기 수직 구조물들(VS) 중 어느 하나의 수직 구조물(VS)을 중심으로 설명하기로 한다. 도 9a는 상기 수직 구조물(VS)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU) 및 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)을 나타낸 탑 뷰이고, 도 9b는 상기 수직 구조물(VS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)을 나타낸 탑 뷰이다.변형 예에서, 도 9a 및 도 9b를 참조하면, 탑 뷰에서, 상기 수직 구조물(VS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)은 제1 장축 및 제1 단축을 갖는 타원 모양일 수 있고, 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)은 상기 제1 장축과 실질적으로 수직한 제2 장축 및 상기 제1 단축과 실질적으로 수직한 제2 단축을 갖는 타원 모양일 수 있다.
탑 뷰에서, 상기 수직 구조물(VS)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(도 9b의 V_UL)은 제3 장축 및 제3 단축을 갖는 타원 모양일 수 있다.
상기 제1 장축은 상기 제1 방향(X)으로 연장될 수 있고, 상기 제1 단축은 상기 제2 방향(Y)으로 연장될 수 있고, 상기 제2 장축은 상기 제2 방향(Y)으로 연장될 수 있고, 상기 제2 단축은 상기 제1 방향(X)으로 연장될 수 있고, 상기 제3 장축은 상기 제1 방향(X)으로 연장될 수 있고, 상기 제3 단축은 상기 제2 방향(Y)으로 연장될 수 있다. 따라서, 상기 제1 장축 및 상기 제3 장축은 각각 상기 제2 장축과 실질적으로 수직할 수 있다.
실 시예에서, 도 9a 및 도 9b에서와 같은 상기 수직 구조물(VS)과 같은 모양 또는 도 9a 및 도 9b에서와 같은 상기 수직 구조물(VS)과 유사한 모양은 도 3a 내지 도 7을 참조하여 설명한 상기 제1 내지 제3 수직 메모리 구조물들(V1, V2, V3) 중 어느 하나 또는 복수개에 적용될 수 있다.
이하에서, 도 10a 및 도 10b를 참조하여, 도 8a 및 도 8b에서와 같은 상기 수직 구조물(VS)과 같은 모양이 도 1a, 도 1b, 도 2a 및 도 2b의 수직 구조물들(VS) 중 상기 제1 수직 메모리 구조물(V1)에 적용되는 예시적인 예에 대하여 설명하기로 한다. 도 10a는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)을 나타낸 탑 뷰이고, 도 10b는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 하부 영역(V_UL)을 나타낸 탑 뷰이다.
변형 예에서, 도 10a 및 도 10b를 참조하면, 탑 뷰에서, 상기 제1, 제3 및 제4 수직 메모리 구조물들(V1, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 및 상기 제1, 제3 및 제4 수직 메모리 구조물들(V1, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)은 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서 서로 일치할 수 있고, 상기 레이아웃을 이용하여 포토 공정 및 식각 공정과 같은 반도체 공정을 진행한 후에, 허용 공정 오차 범위 안에서 일치할 수 있다. 예를 들어, 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 및 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)은 실질적으로 동일한 모양일 수 있다.
상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU) 및 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)은 각각 장축 및 단축을 갖는 타원 모양일 수 있다. 여기서, 장축은 상기 제2 방향(Y)으로 연장되는 방향일 수 있다.
상기 제2 수직 메모리 구조물(V2)은 도 8a 및 도 8b에서 설명한 것과 같은 상기 수직 구조물(VS)과 동일한 모양 또는 도 9a 및 도 9b에서 설명한 것과 같은 상기 수직 구조물(VS)과 동일한 모양일 수 있다. 예를 들어, 도 8a 및 도 8b에서 설명한 것과 같이 상기 제2 수직 메모리 구조물(V2)에서, 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)은 제1 장축(V_LU_La) 및 제1 단축(V_LU_Sa)을 갖는 타원 모양일 수 있고, 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)은 상기 제1 장축(V_LU_La)과 교차하는 제2 장축 및 상기 제1 단축(V_LU_Sa)과 교차하는 제2 단축을 갖는 타원 모양일 수 있고, 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(도 10b의 V_UL)은 제3 장축 및 제3 단축을 갖는 타원 모양일 수 있다.
상기 제2 장축은 상기 제2 방향(Y)으로 연장될 수 있고, 상기 제2 단축은 상기 제1 방향(X)으로 연장될 수 있다. 상기 제1 장축(V_LU_La)과 상기 제2 장축은 예각을 이룰 수 있고, 상기 제3 장축은 상기 제1 방향(X)으로 연장될 수 있고, 상기 제3 단축은 상기 제2 방향(Y)으로 연장될 수 있다.
상기 제1, 제3 및 제4 수직 메모리 구조물들(V1, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)은 타원 모양일 수 있다. 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)의 장축 방향(-예를 들어, 상기 제2 방향(Y)-)은 상기 제3 및 제4 수직 메모리 구조물들(V3, V4) 및 상기 수직 지지대 구조물(VSS) 중 적어도 하나의 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(V_UL)의 장축 방향(-예를 들어, 상기 제1 방향(X)-)과 교차하는 방향일 수 있다.
탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제1 가로 축(X1), 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제2 가로 축(X2), 상기 제3 수직 메모리 구조물(V3)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제3 가로 축(X3), 상기 제4 수직 메모리 구조물(V4)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제4 가로 축(X4), 및 상기 수직 지지대 구조물(VSS)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 중심(Cz)을 지나며 상기 제1 방향(X)으로 연장되는 가상의 제5 가로 축(X5)이 있을 수 있다.
상기 제1 가로 축(X1)과 상기 제2 가로 축(X2) 사이의 제1 이격 거리(L1), 상기 제2 가로 축(X2)과 상기 제3 가로 축(X3) 사이의 제2 이격 거리(L2), 상기 제3 가로 축(X3)과 상기 제4 가로 축(X4) 사이의 제3 이격 거리(L3) 및 상기 제4 가로 축(X4)과 상기 제5 가로 축(X5) 사이의 제4 이격 거리(L4)는 실질적으로 동일할 수 있다.
다음으로, 도 11a 및 도 11b를 참조하여, 도 8a 및 도 8b에서와 같은 상기 수직 구조물(VS)과 같은 또는 유사한 모양이 도 1a, 도 1b, 도 2a 및 도 2b의 수직 구조물들(VS) 중 상기 제1 및 제2 수직 메모리 구조물들(V1, V2)에 각각 적용되는 예시적인 예에 대하여 설명하기로 한다. 도 11a는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 상부 영역(V_UU)을 나타낸 탑 뷰이고, 도 11b는 상기 제1 내지 제4 수직 메모리 구조물들(V1, V2, V3, V4) 및 상기 수직 지지대 구조물(VSS) 각각의 상기 하부 수직 부분(도 2b의 V_L)의 상부 영역(V_LU) 및 상기 상부 수직 부분(도 2b의 V_U)의 하부 영역(V_UL)을 나타낸 탑 뷰이다. 도 11a는 도 10a의 탑 뷰에서 상기 제1 수직 메모리 구조물(V1)에 도 8a 및 도 8b의 상기 수직 구조물(VS)과 유사한 모양이 적용되는 예를 나타내고, 도 11b는 도 10b의 탑 뷰에서 상기 제1 수직 메모리 구조물(V1)에 도 8a 및 도 8b의 상기 수직 구조물(VS)과 유사한 모양이 적용되는 예를 나타낼 수 있다. 따라서, 도 11a 및 도 11b를 참조하여, 도 10a 및 도 10b의 상기 제1 수직 메모리 구조물(V1)의 변형 예를 중심으로 설명하기로 한다.
변형 예에서, 도 11a 및 도 11b를 참조하면, 탑 뷰에서, 상기 제1 수직 메모리 구조물(V1)은 도 8a 및 도 8b에서 설명한 것과 같은 상기 수직 구조물(VS)과 유사한 모양일 수 있다. 예를 들어, 도 8a 및 도 8b에서 설명한 것과 같이 상기 제1 수직 메모리 구조물(V1)에서, 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)은 장축 및 단축을 갖는 타원 모양일 수 있고, 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)은 장축 및 단축을 갖는 타원 모양일 수 있고, 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(도 10b의 V_UL)은 장축 및 단축을 갖는 타원 모양일 수 있다. 여기서, 상기 제1 수직 메모리 구조물(V1)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 장축 방향은 상기 제2 방향(Y) 및 상기 제1 방향(X)에 각각 경사질 수 있고, 도 10a에서와 같은 상기 제2 수직 메모리 구조물(V2)의 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)의 장축 방향과 예각을 형성하면서 교차하는 방향성을 가질 수 있다. 이와 마찬가지로, 상기 제1 수직 메모리 구조물(V1)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 장축 방향은 도 10a에서와 같은 상기 제2 수직 메모리 구조물(V2)의 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)의 장축 방향과 예각을 형성하면서 교차하는 방향성을 가질 수 있다.
다음으로, 도 12를 참조하여, 도 3a 내지 도 3c에서 설명한 것과 같은 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4)가 도 7에서 설명한 것과 같이 상대적으로 거리가 작아진 상기 제3 이격 거리(L3') 및 상기 제4 이격 거리(L4')로 변형되는 예를 설명하기로 한다.
다음으로, 도 12를 참조하여, 도 10a 및 도 10b에서 설명한 상기 제1 이격 거리(L1), 상기 제2 이격 거리(L2), 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4)의 변형 예를 설명하기로 한다. 이와 같은 도 12에서의 상기 제1 이격 거리(L1), 상기 제2 이격 거리(L2), 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4)의 변형 예는 도 10a 및 도 10b 뿐만 아니라, 도 11a 및 도 11b에서도 동일하게 적용될 수 있다. 예를 들어, 도 12은 도 10a에 표시된 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4)의 변형 예를 나타내지만, 도 10a의 탑 뷰 뿐만 아니라, 도 11a 및 도 11b의 탑 뷰에서도 동일하게 적용될 수 있다.
변형 예에서, 도 12를 참조하면, 상기 제1 이격 거리(L1), 상기 제2 이격 거리(L2), 상기 제3 이격 거리(L3) 및 상기 제4 이격 거리(L4) 중 하나 또는 복수개는 나머지 이격 거리와 다른 크기를 가질 수 있다. 예를 들어, 제3 이격 거리(L3') 및 상기 제4 이격 거리(L4') 중 적어도 하나는 상기 제1 이격 거리(L1) 보다 작을 수 있고, 상기 제2 이격 거리(L2) 보다 작을 수 있다. 예를 들어, 각각의 상기 제3 이격 거리(L3') 및 상기 제4 이격 거리(L4')는 상기 제1 이격 거리(L1) 보다 작을 수 있다.
상기 제1 이격 거리(L1) 및 상기 제2 이격 거리(L2)는 실질적으로 동일할 수 있다. 상기 제3 이격 거리(L3') 및 상기 제4 이격 거리(L4')는 실질적으로 동일할 수 있다.
실 시예에서, 도 8a 및 도 8b에서와 같은 상기 수직 구조물(VS)과 같은 또는 유사한 모양이 도 3a 내지 도 7을 참조하여 설명한 상기 제1 내지 제3 수직 메모리 구조물들(V1, V2, V3) 중 어느 하나 또는 복수개에 적용될 수 있다. 이와 같이, 도 8a 및 도 8b에서와 같은 상기 수직 구조물(VS)과 같은 또는 유사한 모양이 도 3a 내지 도 7을 참조하여 설명한 상기 제1 내지 제3 수직 메모리 구조물들(V1, V2, V3) 중 어느 하나 또는 복수개에 적용되는 예시적인 예를 도 13a 및 도 13b를 참조하여 설명하기로 한다. 도 13a 및 도 13b에서, 도 13a는 도 5a의 탑 뷰에서 상기 제2 수직 메모리 구조물(V2)이 도 8a의 수직 구조물(VS)과 같이 변형되는 예시적인 예를 나타내고, 도 13b는 도 5b의 탑 뷰에서 상기 제2 수직 메모리 구조물(V2)이 도 8b의 수직 구조물(VS)과 같이 변형되는 예시적인 예를 나타낸다.
도 13a 및 도 13b를 참조하면, 도 5a의 탑 뷰에서 상기 제2 수직 메모리 구조물(V2)이 도 8a의 수직 구조물(VS)과 같이 변형될 수 있고, 도 5b의 탑 뷰에서 상기 제2 수직 메모리 구조물(V2)이 도 8b의 수직 구조물(VS)과 같이 변형될 수 있다. 예를 들어, 상기 제2 수직 구조물(VS2)에서, 상기 하부 수직 부분(도 2b의 V_L)의 상기 상부 영역(V_LU)은 도 8a에서와 같은 타원 모양일 수 있고, 상기 상부 수직 부분(도 2b의 V_U)의 상기 상부 영역(V_UU)은 도 8a에서와 같은 타원 모양일 수 있고, 상기 상부 수직 부분(도 2b의 V_U)의 상기 하부 영역(도 13b의 V_UL)은 도 8b에서와 같은 타원 모양일 수 있다.
다음으로, 도 14를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기로 한다. 도 1a 내지 도 2b는 메모리 셀 어레이 영역(MCA)에서의 반도체 장치(1)를 나타낼 수 있고, 도 14는 상기 메모리 셀 어레이 영역(MCA) 및 상기 메모리 셀 어레이 영역(MCA)의 일 측에 위치하는 연장 영역(EA)을 포함하는 반도체 장치(1')의 단면 구조를 나타낼 수 있다. 도 14에서, 상기 메모리 셀 어레이 영역(MCA)은 상기 수직 메모리 구조물들(VMS) 중 적어도 일부를 포함하는 영역을 상기 제1 방향(X)으로 절단한 단면 구조를 나타낼 수 있다.
도 14를 참조하면, 변형 예에서의 반도체 장치(1')는 도 1a 내지 도 2b에서 설명한 것과 실질적으로 동일한 상기 반도체 기판(3), 상기 반도체 기판(3) 상의 상기 주변 회로(9), 상기 반도체 기판(3) 상에서 상기 주변 회로(9)와 전기적으로 연결되는 상기 주변 배선(12), 상기 반도체 기판(3) 상에서 상기 주변 회로(9) 및 상기 주변 배선(12)을 덮는 상기 하부 절연 층(15)을 포함할 수 있다.
상기 반도체 장치(1')에서, 도 1a 내지 도 2b에서 설명한 상기 베이스(18)는 상기 메모리 셀 어레이 영역(MCA)에서 상기 연장 영역(EA) 내로 연장될 수 있다.
상기 반도체 장치(1')는 상기 연장 영역(EA) 내의 상기 베이스(18) 상에서 상기 하부 수평 층(21a)과 이격되는 하부 더미 층(21b)을 더 포함할 수 있다. 상기 하부 더미 층(21b)은 적어도 하나의 절연 층을 포함할 수 있다. 예를 들어, 상기 하부 더미 층(21b)은 차례로 적층된 실리콘 산화물 층, 실리콘 질화물 층 및 실리콘 산화물 층을 포함할 수 있다. 상기 상부 수평 층(24)은 상기 하부 수평 층(21a)과 상기 하부 더미 층(21b) 사이로 연장되어 상기 베이스(18)와 접촉할 수 있다.
상기 반도체 장치(1')는 상기 연장 영역(EA) 내에서 상기 상부 수평 층(24), 상기 하부 더미 층(21b) 및 상기 베이스(18)를 관통하는 중간 절연 층(19)을 더 포함할 수 있다. 상기 중간 절연 층(19)은 상기 베이스(18)의 일부를 관통할 수 있다.
상기 반도체 장치(1')에서, 도 1a 내지 도 2b에서 설명한 상기 적층 구조물(ST)은 상기 연장 영역(EA) 내로 연장되어 상기 연장 영역(EA) 내에서 계단 모양을 가질 수 있다. 예를 들어, 상기 적층 구조물(ST)의 상기 게이트 전극들(80)은 상기 메모리 셀 어레이 영역(MCA)으로부터 상기 연장 영역(EA) 내로 연장될 수 있고, 상기 연장 영역(EA) 내에서 계단 모양으로 배열되는 게이트 패드들(GP)을 포함할 수 있다.
상기 반도체 장치(1')는 상기 연장 영역(EA) 내에서 상기 적층 구조물(ST)의 상기 제1 적층 영역(ST_L)을 덮는 하부 캐핑 절연 층(34), 및 상기 적층 구조물(ST)의 상기 제2 적층 영역(ST_L) 및 상기 하부 캐핑 절연 층(34)을 덮는 상부 캐핑 절연 층(52)을 더 포함할 수 있다.
상기 적층 구조물(ST)의 일부는 관통 영역일 수 있다. 예를 들어, 관통 영역일 수 있는 상기 적층 구조물(ST)의 일부에서, 상기 게이트 전극들(80)과 동일한 높이 레벨에 배치되는 더미 절연 층들(33a)을 더 포함할 수 있다.
상기 반도체 장치(1')에서, 상기 분리 구조물들(도 1의 83)은 상기 메모리 셀 어레이 영역(MCA)으로부터 연장되어 상기 연장 영역(EA)을 가로지를 수 있다.
상기 반도체 장치(1')에서, 상기 제1 및 제2 상부 절연 층들(71, 86)은 상기 메모리 셀 어레이 영역(MCA)으로부터 상기 연장 영역(EA) 내로 연장될 수 있다.
상기 반도체 장치(1')는 상기 연장 영역(EA) 내에서 상기 적층 구조물(ST)을 관통하며, 상기 하부 및 상부 캐핑 절연 층들(34, 52) 및 상기 제1 상부 절연 층(71)을 관통하는 댐 구조물(75)을 더 포함할 수 있다. 상기 댐 구조물(75)은 상기 분리 구조물들(도 1의 83) 사이에 배치될 수 있으며, 상기 분리 구조물들(도 1의 83)과 이격될 수 있다. 따라서, 상기 게이트 전극들(80) 중에서 상기 댐 구조물(75)과 인접하는 게이트 전극들은 상기 댐 구조물(75)과 상기 분리 구조물들(도 1의 83) 사이에 배치되는 부분을 포함할 수 있다.
상기 반도체 장치(1')는 상기 제1 상부 절연 층(71), 및 상기 하부 및 상부 캐핑 절연 층들(34, 52)을 관통하며 상기 게이트 전극들(80)의 상기 게이트 패드들(GP)과 접촉하는 게이트 콘택 플러그들(GCNT_1, GCNT_2)을 더 포함할 수 있다.
상기 게이트 콘택 플러그들(GCNT_1, GCNT_2)은 상기 제1 적층 영역(ST_L)의 상기 하부 게이트 전극들(80a)의 게이트 패드들과 접촉하는 하부 게이트 콘택 플러그들(GCNT_1) 및 상기 제2 적층 영역(ST_U)의 상기 상부 게이트 전극들(80b)의 게이트 패드들(GP)과 접촉하는 상부 게이트 콘택 플러그들(GCNT_2)을 더 포함할 수 있다.
상기 반도체 장치(1')는 상기 제1 상부 절연 층(71), 및 상기 하부 및 상부 캐핑 절연 층들(34, 52), 상기 댐 구조물(75)에 의해 한정되는 상기 적층 구조물(ST)의 영역 및 상기 중간 절연 층(19)을 관통하며 아래로 연장되어 상기 주변 배선(12)과 전기적으로 연결되는 주변 콘택 플러그들(PCNT)을 더 포함할 수 있다.
상기 반도체 장치(1')는 상기 제2 상부 절연 층(86)을 관통하며 게이트 콘택 플러그들(GCNT_1, GCNT_2)과 전기적으로 연결되는 제1 콘택 플러그들(90a), 상기 제2 상부 절연 층(86)을 관통하며 주변 콘택 플러그들(PCNT_1)과 전기적으로 연결되는 제2 콘택 플러그들(90b), 상기 제2 상부 절연 층(86) 상에서 상기 제1 콘택 플러그들(90a)과 전기적으로 연결되는 제1 배선들(94a) 및 상기 제2 상부 절연 층(86) 상에서 상기 제2 콘택 플러그들(90b)과 전기적으로 연결되는 제2 배선들(94b)을 더 포함할 수 있다.
다음으로, 도 14 및 도 15를 참조하여, 상기 하부 게이트 콘택 플러그들(GCNT_2) 의 단면 구조를 설명하기로 한다. 도 15는 도 14의 'C'로 표시된 영역을 확대한 부분 확대도이다.
도 14 및 도 15를 참조하면, 상기 하부 게이트 콘택 플러그들(GCNT_2)의 각각은 플러그 부분(85a) 및 상기 플러그 부분(85a)의 측면 및 바닥면을 덮는 라이너 층(54a)을 포함할 수 있다. 상기 플러그 부분(85a)은 텅스텐 등과 같은 금속 물질을 포함할 수 있고, 상기 라이너 층(54a)은 TiN 등과 같은 금속 질화물을 포함할 수 있다.
상기 하부 게이트 콘택 플러그들(GCNT_2)의 각각은 상기 제2 적층 영역(ST_U) 보다 낮은 레벨에 위치하는 게이트 하부 수직 부분(VG_L) 및 상기 제1 적층 영역(ST_L) 보다 높은 레벨에 위치하고 상기 게이트 하부 수직 부분(VG_L)으로부터 연장되는 게이트 상부 수직 부분(VG_U)을 포함할 수 있다. 상기 게이트 하부 수직 부분(VG_L)의 상부 영역(VG_LU), 및 상기 게이트 상부 수직 부분(VG_U)의 하부 영역(VG_UL)은 상기 하부 캐핑 절연 층(34)의 상부면 및 상기 제1 적층 영역(ST_L)의 상부면과 공면을 이룰 수 있다. 상기 게이트 상부 수직 부분(VG_U)의 상부 영역(VG_UU)은 상기 제1 상부 절연 층(71)의 상부면과 공면을 이룰 수 있다.
상기 게이트 하부 수직 부분(VG_L)의 상부 영역(VG_LU)의 폭은 상기 게이트 상부 수직 부분(VG_U)의 하부 영역(VG_UL)의 폭 보다 클 수 있다. 상기 게이트 상부 수직 부분(VG_U)의 상부 영역(VG_UU)의 폭은 상기 게이트 상부 수직 부분(VG_U)의 하부 영역(VG_UL)의 폭 보다 클 수 있다.
상기 하부 게이트 콘택 플러그들(GCNT_2)은 상기 게이트 콘택 플러그들(GCNT_1, GCNT_2)이 밀집된 영역에서 외측에 위치하는 제1 게이트 콘택 플러그(도 16a 및 도 16b의 VG1) 및 상기 게이트 콘택 플러그들(GCNT_1, GCNT_2)이 밀집된 영역에서 안쪽에 제2 게이트 콘택 플러그(도 16a 및 도 16b의 VG2)를 포함할 수 있다.
다음으로, 도 15와 함께, 도 16a 및 도 16b를 참조하여, 상기 제1 및 제2 게이트 콘택 플러그들(VG1, VG2)에서, 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상부 영역(VG_LU), 상기 게이트 상부 수직 부분(도 15의 V_U)의 하부 영역(VG_UL) 및 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상부 영역(VG_UU)의 탑 뷰에 대하여 설명하기로 한다. 도 16a 및 도 16b에서, 도 16a는 상기 제1 및 제2 게이트 콘택 플러그들(VG1, VG2) 각각의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상부 영역(VG_LU) 및 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상부 영역(VG_UU)을 나타낸 탑 뷰이고, 도 16b는 상기 제1 및 제2 게이트 콘택 플러그들(VG1, VG2) 각각의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상부 영역(VG_LU) 및 상기 게이트 상부 수직 부분(도 15의 VG_U)의 하부 영역(VG_UL)을 나타낸 탑 뷰이다.
도 15와 함께, 도 16a 및 도 16b를 참조하면, 탑 뷰에서, 상기 제1 게이트 콘택 플러그(VG1) 의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상기 상부 영역(VG_LU)의 제1 중심(Cz_VG_LU)과 상기 제1 게이트 콘택 플러그(VG1)의 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상부 영역(VG_UU)의 제2 중심(Cz_VG_UU)은 서로 이격될 수 있다. 상기 제1 중심(Cz_VG_LU)과 상기 제2 중심(Cz_VG_UU) 사이의 이격 거리는 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서의 이격 거리일 수 있다.
상기 제1 중심(Cz_VG_LU)과 상기 제2 중심(Cz_VG_UU) 사이의 이격 거리는 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서의 이격 거리와, 포토 공정 및 식각 공정과 같은 반도체 공정을 진행한 후의 허용 공정 오차 범위에 의한 이격 거리를 포함할 수 있다.
탑 뷰에서, 상기 제2 게이트 콘택 플러그(VG2)의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상기 상부 영역(VG_LU)의 중심과 상기 제2 게이트 콘택 플러그(VG2)의 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상기 상부 영역(VG_UU)의 중심은 서로 중첩할 수 있다. 상기 제2 게이트 콘택 플러그(VG2)의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상기 상부 영역(VG_LU)의 중심과 상기 제2 게이트 콘택 플러그(VG2)의 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상기 상부 영역(VG_UU)의 중심은 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서 서로 일치할 수 있다.
상기 제2 게이트 콘택 플러그(VG2)의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상기 상부 영역(VG_LU)의 중심(Cz)과 상기 제2 게이트 콘택 플러그(VG2)의 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상기 상부 영역(VG_UU)의 중심은 포토 공정 및 식각 공정과 같은 반도체 공정을 진행한 후에는 허용 공정 오차 범위 내에서 서로 이격될 수 있다.
따라서, 탑 뷰에서, 상기 제1 게이트 콘택 플러그(VG1)의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상기 상부 영역(VG_LU)의 상기 제1 중심(Cz_VG_LU)과 상기 제1 게이트 콘택 플러그(VG1)의 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상기 상부 영역(VG_UU)의 상기 제2 중심(Cz_VG_UU) 사이의 이격 상기 제2 게이트 콘택 플러그(VG2)의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상기 상부 영역(VG_LU)의 상기 중심과 상기 제2 게이트 콘택 플러그(VG2)의 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상기 상부 영역(VG_UU)의 상기 중심 사이의 이격 거리 보다 클 수 있다.
탑 뷰에서, 상기 제1 및 제2 게이트 콘택 플러그들(VG1, VG2) 각각의 상기 게이트 상부 수직 부분(도 15의 VG_U)의 상기 하부 영역(VG_UL)은 상기 제1 및 제2 게이트 콘택 플러그들(VG1, VG2) 각각의 상기 게이트 하부 수직 부분(도 15의 VG_L)의 상기 상부 영역(VG_LU) 내에 배치될 수 있다.
다음으로, 도 14 및 도 17을 참조하여, 상기 주변 콘택 플러그들(PCNT) 의 단면 구조를 설명하기로 한다. 도 17은 도 14의 'D'로 표시된 영역을 확대한 부분 확대도이다.
도 14 및 도 17을 참조하면, 상기 주변 콘택 플러그들(PCNT)의 각각은 플러그 부분(85b) 및 상기 플러그 부분(85b)의 측면 및 바닥면을 덮는 라이너 층(54b)을 포함할 수 있다. 상기 플러그 부분(85b)은 텅스텐 등과 같은 금속 물질을 포함할 수 있고, 상기 라이너 층(54b)은 TiN 등과 같은 금속 질화물을 포함할 수 있다.
상기 주변 콘택 플러그들(PCNT)의 각각은 상기 제2 적층 영역(ST_U) 보다 낮은 레벨에 위치하는 주변 하부 수직 부분(VT_L) 및 상기 제1 적층 영역(ST_L) 보다 높은 레벨에 위치하고 상기 주변 하부 수직 부분(VT_L)으로부터 연장되는 주변 상부 수직 부분(VT_U)을 포함할 수 있다. 상기 주변 하부 수직 부분(VT_L)의 상부 영역(VT_LU), 및 상기 주변 상부 수직 부분(VT_U)의 하부 영역(VT_UL)은 상기 하부 캐핑 절연 층(34)의 상부면 및 상기 제1 적층 영역(ST_L)의 상부면과 공면을 이룰 수 있다. 상기 주변 상부 수직 부분(VT_U)의 상부 영역(VT_UU)은 상기 제1 상부 절연 층(71)의 상부면과 공면을 이룰 수 있다.
상기 주변 하부 수직 부분(VT_L)의 상부 영역(VT_LU)의 폭은 상기 주변 상부 수직 부분(VT_U)의 하부 영역(VT_UL)의 폭 보다 클 수 있다. 상기 주변 상부 수직 부분(VT_U)의 상부 영역(VT_UU)의 폭은 상기 주변 상부 수직 부분(VT_U)의 하부 영역(VT_UL)의 폭 보다 클 수 있다.
상기 주변 콘택 플러그들(PCNT)은 상기 주변 콘택 플러그들(PCNT)이 밀집된 영역에서 외측에 위치하는 제1 주변 콘택 플러그(도 18a 및 도 18b의 VT1) 및 상기 주변 콘택 플러그들(PCNT)이 밀집된 영역에서 안쪽에 제2 주변 콘택 플러그(도 18a 및 도 18b의 VT2)를 포함할 수 있다.
다음으로, 도 17와 함께, 도 18a 및 도 18b를 참조하여, 상기 제1 및 제2 주변 콘택 플러그들(VT1, VT2)에서, 상기 주변 하부 수직 부분(도 17의 VT_L)의 상부 영역(VT_LU), 상기 주변 상부 수직 부분(도 17의 V_U)의 하부 영역(VT_UL) 및 상기 주변 상부 수직 부분(도 17의 VT_U)의 상부 영역(VT_UU)의 탑 뷰에 대하여 설명하기로 한다. 도 18a 및 도 18b에서, 도 18a는 상기 제1 및 제2 주변 콘택 플러그들(VT1, VT2) 각각의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상부 영역(VT_LU) 및 상기 주변 상부 수직 부분(도 17의 VT_U)의 상부 영역(VT_UU)을 나타낸 탑 뷰이고, 도 18b는 상기 제1 및 제2 주변 콘택 플러그들(VT1, VT2) 각각의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상부 영역(VT_LU) 및 상기 주변 상부 수직 부분(도 17의 VT_U)의 하부 영역(VT_UL)을 나타낸 탑 뷰이다.
도 15와 함께, 도 18a 및 도 18b를 참조하면, 탑 뷰에서, 상기 제1 주변 콘택 플러그(VT1) 의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU)의 제1 중심(Cz_VT_LU)과 상기 제1 주변 콘택 플러그(VT1)의 상기 주변 상부 수직 부분(도 17의 VT_U)의 상부 영역(VT_UU)의 제2 중심(Cz_VT_UU)은 서로 이격될 수 있다. 상기 제1 중심(Cz_VT_LU)과 상기 제2 중심(Cz_VT_UU) 사이의 이격 거리는 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서의 이격 거리일 수 있다.
상기 제1 중심(Cz_VT_LU)과 상기 제2 중심(Cz_VT_UU) 사이의 이격 거리는 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서의 이격 거리와, 포토 공정 및 식각 공정과 같은 반도체 공정을 진행한 후의 허용 공정 오차 범위에 의한 이격 거리를 포함할 수 있다.
탑 뷰에서, 상기 제2 주변 콘택 플러그(VT2)의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU)의 중심과 상기 제2 주변 콘택 플러그(VT2)의 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 상부 영역(VT_UU)의 중심은 서로 중첩할 수 있다. 상기 제2 주변 콘택 플러그(VT2)의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU)의 중심과 상기 제2 주변 콘택 플러그(VT2)의 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 상부 영역(VT_UU)의 중심은 반도체 공정을 진행하기 전에 컴퓨터 시스템에서 캐드 프로그램을 이용하여 형성하는 레이아웃에서 서로 일치할 수 있다.
상기 제2 주변 콘택 플러그(VT2)의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU)의 중심(Cz)과 상기 제2 주변 콘택 플러그(VT2)의 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 상부 영역(VT_UU)의 중심은 포토 공정 및 식각 공정과 같은 반도체 공정을 진행한 후에는 허용 공정 오차 범위 내에서 서로 이격될 수 있다.
따라서, 탑 뷰에서, 상기 제1 주변 콘택 플러그(VT1)의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU)의 상기 제1 중심(Cz_VT_LU)과 상기 제1 주변 콘택 플러그(VT1)의 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 상부 영역(VT_UU)의 상기 제2 중심(Cz_VT_UU) 사이의 이격 상기 제2 주변 콘택 플러그(VT2)의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU)의 상기 중심과 상기 제2 주변 콘택 플러그(VT2)의 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 상부 영역(VT_UU)의 상기 중심 사이의 이격 거리 보다 클 수 있다.
탑 뷰에서, 상기 제1 및 제2 주변 콘택 플러그들(VT1, VT2) 각각의 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 하부 영역(VT_UL)은 상기 제1 및 제2 주변 콘택 플러그들(VT1, VT2) 각각의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU) 내에 배치될 수 있다.
다음으로, 상기 주변 콘택 플러그들(PCNT) 중 적어도 하나의 변형 예에 대하여, 도 19a 및 도 19b를 참조하여 설명하기로 한다. 설명의 편의를 위해서, 상기 주변 콘택 플러그들(PCNT) 중 어느 하나의 주변 콘택 구조물(PCNT)을 중심으로 설명하기로 한다. 도 19a는 상기 주변 콘택 구조물(PCNT)의 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 상부 영역(VT_UU) 및 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU)을 나타낸 탑 뷰이고, 도 19b는 상기 주변 콘택 구조물(PCNT)의 상기 주변 하부 수직 부분(도 17의 VT_L)의 상기 상부 영역(VT_LU) 및 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 하부 영역(VT_UL)을 나타낸 탑 뷰이다.
변형 예에서, 도 19a 및 도 19b를 참조하면, 탑 뷰에서, 상기 주변 콘택 구조물(PCNT)의 상기 주변 하부 수직 부분(도 17의 V_L)의 상기 상부 영역(VT_LU)은 제1 장축(VT_LU_La) 및 제1 단축(VT_LU_Sa)을 갖는 타원 모양일 수 있고, 상기 주변 상부 수직 부분(도 17의 VT_U)의 상기 상부 영역(VT_UU)은 상기 제1 장축(VT_LU_La)과 교차하는 제2 장축(VT_UU_La)_ 및 상기 제1 단축(VT_LU_Sa)과 교차하는 제2 단축(VT_UU_Sa)을 갖는 타원 모양일 수 있다.
탑 뷰에서, 상기 주변 콘택 구조물(PCNT)의 상기 상부 수직 부분(도 17의 V_U)의 상기 하부 영역(도 19b의 VT_UL)은 제3 장축(VT_UL_L) 및 제3 단축(VT_UL_S)을 갖는 타원 모양일 수 있다.
상기 제1 장축(VT_LU_La) 및 상기 제2 장축(VT_UU_La)_및 상기 제3 장축(VT_UL_L)은 서로 다른 방향으로 연장되는 방향성을 가질 수 있다.
다음으로, 도 20을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기로 한다. 도 20은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기 위하여, 도 1b의 도 1의 I-I'선을 따라 취해진 영역 및 II-II'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이다.
도 20을 참조하면, 변형 예에서의 반도체 장치(1")는 하부 반도체 칩(MC) 및 상부 반도체 칩(LC)을 포함할 수 있다. 상기 하부 반도체 칩(MC)은 메모리 반도체 칩일 수 있고, 상기 상부 반도체 칩(LC)은 로직 반도체 칩 또는 컨트롤러 반도체 칩일 수 있다.
상기 하부 반도체 칩(MC)은 도 1a 내지 도 2b에서 설명한 것과 같은 상기 베이스(10) 상기 하부 및 상부 수평 층들(21a, 24), 상기 적층 구조물(ST), 상기 수직 구조물들(VS), 상기 분리 구조물들(83), 상기 비트라인 콘택 플러그들(89) 및 상기 비트라인들(92)을 포함할 수 있다. 상기 하부 반도체 칩(MC)은 상기 적층 구조물(ST) 상에서 상기 비트라인들(BL)을 덮는 상부 절연 층(95) 및 상기 상부 절연 층(95) 내에 매립되고 상기 상부 절연 층(95)의 상부면과 공면을 이루는 하부 접합 패드들(97)을 더 포함할 수 있다.
상기 상부 반도체 칩(LC)은 반도체 기판(103), 상기 반도체 기판(103) 상의 주변 회로(109), 상기 반도체 기판(103) 상에서 상기 주변 회로(109)와 전기적으로 연결되는 주변 배선(112), 상기 반도체 기판(103) 상에서 상기 주변 회로(109) 및 상기 주변 배선(112)을 덮는 하부 절연 층(115), 상기 하부 절연 층(115) 내에 매립되고 상기 하부 절연 층(115)의 상부면과 공면을 이루는 상부면을 갖는 상부 접합 패드들(117)을 포함할 수 있다. 상기 주변 회로(109)는 게이트(109a) 및 소스/드레인 영역들(109b)을 포함하는 트랜지스터를 포함할 수 있다. 상기 소스/드레인 영역들(109b)은 상기 반도체 기판(103) 상에서 소자분리 영역(106s)에 의해 정의되는 활성 영역(106a) 내에 배치될 수 있고, 상기 게이트(109a)는 상기 소스/드레인 영역들(109b) 사이의 상기 활성 영역(106a) 상에 배치될 수 있다.
상기 상부 반도체 칩(LC)의 상기 하부 절연 층(115) 및 상기 상부 접합 패드들(117)은 각각 상기 하부 반도체 칩(MC)의 상기 상부 절연 층(95) 및 상기 하부 접합 패드들(97)과 각각 접촉하면서 접합될 수 있다. 상기 상부 접합 패드들(117) 및 상기 하부 접합 패드들(97)은 서로 동일한 금속 물질, 예를 들어 구리를 포함할 수 있다.
상기 하부 반도체 칩(MC)의 상기 수직 구조물들(VS)은 도 3a 내지 도 13b를 참조하여 설명한 것과 같은 다양한 모양들일 수 있다.
상기 하부 반도체 칩(MC)은 도 14 내지 도 16b를 참조하여 설명한 것과 같은 상기 게이트 콘택 플러그들(GCNT_1, GCNT_2)을 더 포함할 수 있다.
다음으로, 도 1a 및 도 1b, 및 도 21 내지 도 25를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 21 내지 도 25에서, 도 21은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기 위한 개략적인 공정 흐름도이고, 도 22 내지 도 25는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기 위해서, 도 1b의 도 1의 I-I'선을 따라 취해진 영역 및 II-II'선을 따라 취해진 영역을 개략적으로 나타낸 단면도들이다.
도 1a, 도 1b, 도 21 및 도 22를 참조하면, 반도체 기판(3)을 준비할 수 있다. 상기 반도체 기판(3) 상에 주변 회로(9)를 형성할 수 있다. 상기 주변 회로(9)는 게이트(9a) 및 소스/드레인 영역들(9b)을 포함하는 트랜지스터를 포함할 수 있다. 상기 소스/드레인 영역들(9b)은 상기 반도체 기판(3) 상에서 소자분리 영역(6s)에 의해 정의되는 활성 영역(6a) 내에 형성될 수 있고, 상기 게이트(9a)는 상기 활성 영역(6a) 상에 형성될 수 있다.
상기 반도체 기판(3) 상에 상기 주변 회로(9)와 전기적으로 연결되는 주변 배선(12) 및 상기 주변 배선(12)을 덮는 하부 절연 층(15)을 형성할 수 있다.
베이스(18)를 형성할 수 있다 (S5). 상기 베이스(18)는 적어도 실리콘 층을 포함할 수 있다. 예를 들어, 상기 베이스(18)는 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다.
상기 베이스(18) 상에 하부 수평 층(21) 및 상부 수평 층(24)을 차례로 형성할 수 있다. 상기 하부 수평 층(21)은 차례로 적층된 산화물, 질화물 및 산화물을 포함할 수 있고, 상기 상부 수평 층(24)은 실리콘 층을 포함할 수 있다.
예비 하부 적층 구조물(27)을 형성할 수 있다 (S10). 상기 예비 하부 적층 구조물(27)은 교대로 적층된 하부 층간 절연 층들(30) 및 하부 몰드 층들(33)을 포함할 수 있다. 상기 하부 층간 절연 층들(30) 및 상기 하부 몰드 층들(33) 중에서, 최하부 층은 최하부의 하부 층간 절연 층일 수 있고, 최상부 층은 최상부의 하부 층간 절연 층일 수 있다. 상기 하부 층간 절연 층들(30)은 실리콘 산화물로 형성될 수 있고, 상기 하부 몰드 층들(33)은 실리콘 질화물 또는 실리콘으로 형성될 수 있다.
상기 예비 하부 적층 구조물(27)을 관통하는 하부 수직 홀들(36)을 형성할 수 있다 (S15). 상기 하부 수직 홀들(36)은 상기 하부 및 상부 수평 층들(21, 24)을 관통하며 상기 베이스(18) 내로 연장될 수 있다.
상기 하부 수직 홀들(36)은 제1 포토 공정 및 제1 식각 공정을 이용하여 진행될 수 있다.
상기 하부 수직 홀들(36) 내에 하부 희생 층들(39)을 형성할 수 있다 (S20).
도 1a, 도 1b, 도 21 및 도 23을 참조하면, 예비 상부 적층 구조물(45)을 형성할 수 있다 (S25). 상기 예비 상부 적층 구조물(45)은 교대로 적층된 상부 층간 절연 층들(48) 및 상부 몰드 층들(51)을 포함할 수 있다. 상기 상부 층간 절연 층들(48) 및 상기 상부 몰드 층들(51) 중에서, 최하부 층은 최하부의 상부 층간 절연 층일 수 있고, 최상부 층은 최상부의 상부 층간 절연 층일 수 있다. 상기 하부 층간 절연 층들(30) 및 상기 상부 층간 절연 층들(48)은 층간 절연 층들(29)을 구성할 수 있고, 상기 하부 몰드 층들(33) 및 상기 상부 몰드 층들(51)은 몰드 층들을 구성할 수 있다.
상기 예비 상부 적층 구조물(45)의 일부를 관통하는 상부 분리 패턴(54)을 형성할 수 있다. 상기 상부 분리 패턴(54)은 상기 상부 몰드 층들(51) 중에서 상부에 위치하는 하나 또는 복수의 상부 몰드 층들을 관통할 수 있다. 상기 상부 분리 패턴(54)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 예비 상부 적층 구조물(45)을 관통하는 상부 수직 홀들(57)을 형성할 수 있다 (S30).
상기 상부 수직 홀들(57)은 제2 포토 공정 및 제2 식각 공정을 이용하여 진행될 수 있다.
상기 상부 수직 홀들(57)은 상기 하부 희생 층들(도 22의 39)을 노출시킬 수 있다. 이어서, 상기 하부 희생 층들(도 22의 39)을 제거할 수 있다 (S35).
상기 하부 및 상부 수직 홀들(36, 57) 내에 수직 구조물들(VS)을 형성할 수 있다 (S40).
상기 수직 구조물들(VS)은 도 1a 내지 도 20을 참조하여 설명한 실시예들 중 어느 한 실시예의 수직 구조물들일 수 있다.
상기 수직 구조물들(VS)을 형성하는 것은 상기 하부 및 상부 수직 홀들(36, 57)의 내벽을 콘포멀하게 덮는 라이너 층들(60)을 형성하고, 상기 라이너 층들(60) 상에 상기 하부 및 상부 수직 홀들(36, 57)을 부분적으로 채우는 절연성 코어 영역(66)을 형성하고, 상기 절연성 코어 영역(66) 상에 패드 패턴(68)을 형성하는 것을 포함할 수 있다.
도 1a, 도 1b, 도 21 및 도 24를 참조하면, 제1 상부 절연 층(71)을 형성할 수 있다. 분리 트렌치들(74)을 형성할 수 있다 (S45). 상기 분리 트렌치들(74)은 상기 제1 상부 절연 층(71), 상기 예비 상부 적층 구조물(45), 상기 예비 하부 적층 구조물(27), 상기 하부 및 상부 수평 층들(21, 24)을 관통할 수 있다.
상기 하부 수평 층(21)의 물질을 실리콘(silicon)으로 대체하여, 실리콘 층을 포함하는 하부 수평 층(21a)을 형성할 수 있다.
상기 예비 하부 적층 구조물(27) 및 상기 예비 상부 적층 구조물(45) 내의 상기 몰드 층들(33, 51)을 게이트 층들로 대체할 수 있다 (S50). 예를 들어, 상기 몰드 층들(33, 51)을 제거하여 빈 공간들을 형성하고, 상기 빈 공간들 내에 게이트 층들을 형성할 수 있다. 상기 게이트 층들 각각은 게이트 유전체(77) 및 게이트 전극(80)을 포함할 수 있다. 예를 들어, 상기 예비 하부 적층 구조물(27) 내의 상기 하부 몰드 층들(33)은 게이트 유전체들(77) 및 하부 게이트 전극들(80a)로 대체될 수 있고, 상기 예비 상부 적층 구조물(45) 내의 상기 상부 몰드 층들(51)은 게이트 유전체들(77) 및 상부 게이트 전극들(80b)로 대체될 수 있다.
분리 트렌치들(74) 내에 분리 구조물들(83)을 형성할 수 있다 (S55).
다시, 도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 배선 공정(interconnection process)을 진행할 수 있다 (S60). 상기 배선 공정은 앞에서 도 1a, 도 1b, 도 2a 및 도 2b를 참조하여 설명한 상기 비트라인 콘택 플러그들(89) 및 상기 비트라인들(92)을 형성하기 위한 공정일 수 있다.
상술한 실시예들에 따른 반도체 장치(1)는 제1 식각 공정으로 하부 적층 영역(ST_L)을 관통하는 하부 수직 홀들(36)을 형성하고, 제2 식각 공정으로 상부 적층 영역(ST_U)을 관통하는 상부 수직 홀들(57)을 형성하는 경우에, 상기 상부 수직 홀들(57) 중 일부가 휘어지면서 상기 하부 수직 홀들(36)과 미스 얼라인되는 불량을 방지할 수 있는 구조를 제공할 수 있다. 예를 들어, 도 3a 내지 도 19b에서 설명한 다양한 탑 뷰에서의 다양한 모양들은 상기 상부 수직 홀들(57) 중 일부가 휘어지면서 상기 하부 수직 홀들(36)과 미스 얼라인되는 불량을 방지할 수 있다.
다음으로, 도 25, 도 26 및 도 27을 각각 참조하여 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 설명하기로 한다.
도 25는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 25를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되어 상기 반도체 장치(1100)를 제어하는 컨트롤러(1200)를 포함할 수 있다. 상기 데이터 저장 시스템(1000)은 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 상기 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
실시 예에서, 상기 데이터 저장 시스템(1000)은 테이터를 저장하는 전자 시스템일 수 있다.
상기 반도체 장치(1100)는 도 1 내지 도 24를 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 상기 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
상기 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 구조물일 수 있다.
상기 제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
앞에서 설명한 상기 게이트 전극들(80)은 상기 게이트 하부 라인들(LL1, LL2), 상기 워드라인들(WL) 및 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다.
예시적인 실시예들에서, 상기 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 하부 소거 제어 트랜지스터(LT1) 및 상기 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 상기 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다.
상기 비트라인들(BL)은 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 앞에서 설명한 상기 비트라인들(92)일 수 있다.
상기 제1 구조물(1100F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
상기 반도체 장치(1000)는 입출력 패드(1101)를 더 포함할 수 있다. 상기 반도체 장치(1000)는 상기 로직 회로(1130)와 전기적으로 연결되는 상기 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다. 따라서, 상기 컨트롤러(1200)는 상기 입출력 패드(1101)를 통하여 상기 반도체 장치(1000)와 전기적으로 연결되며, 상기 반도체 장치(1000)를 제어할 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 반도체 장치들(1000)을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 반도체 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 반도체 장치(1100)를 제어하기 위한 제어 명령, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 반도체 장치(1100)를 제어할 수 있다.
도 26은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 26을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 데이터 저장 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 데이터 저장 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 반도체 칩들(2200) 각각은 도 1 내지 도 24를 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치를 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 상기 반도체 칩들2200)은 입출력 패드(2210)를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 27은 본 발명의 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 27은 도 26의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 26의 반도체 패키지(2003)를 절단선 III-III'를 따라 절단한 영역을 개념적으로 나타낸다.
도 27을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 26과 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(도 25의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 2b의 94)을 포함할 수 있다.
상기 게이트 적층 구조물(3210)은 앞에서 상술한 상기 적층 구조물(ST)일 수 있다.
상기 메모리 채널 구조물들(3220)은 앞에서 상술한 상기 수직 메모리 구조물들(VMS)일 수 있다.
상기 제1 구조물(3100)은 도 25의 상기 제1 구조물(1100F)을 포함할 수 있고, 상기 제2 구조물(3200)은 도 25의 상기 제2 구조물(1100S)을 포함할 수 있다. 예를 들어, 도 27에서, 도면부호 1로 나타내는 부분 확대 영역은 도 2a의 단면 구조를 나타낼 수 있다. 따라서, 반도체 칩들(2200) 각각은 도 1 내지 도 24를 참조하여 상술한 실시 예들 중 어느 하나의 실시예에 따른 반도체 장치(1)를 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 베이스;
상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물;
상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들; 및
상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 구조물들을 포함하되,
상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고,
상기 제1 적층 영역의 상기 게이트 전극들 중 적어도 하나 및 상기 제2 적층 영역의 상기 게이트 전극들 중 적어도 하나는 워드라인을 포함하고,
상기 수직 구조물들은 상기 제1 분리 구조물로부터 서로 다른 거리로 이격되는 제1 수직 메모리 구조물 및 제2 수직 메모리 구조물을 포함하고,
상기 제1 및 제2 수직 메모리 구조물들의 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고,
상기 제1 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제1 거리는 상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다른 반도체 장치.
- 제 1 항에 있어서,
상기 제1 분리 구조물과 상기 제1 수직 메모리 구조물 사이의 거리는 상기 제1 분리 구조물과 상기 제2 수직 메모리 구조물 사이의 거리 보다 작고,
상기 제1 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 상기 제1 거리는 상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심 사이의 제2 거리 보다 작은 반도체 장치.
- 제 1 항에 있어서,
탑 뷰에서, 상기 제1 및 제2 수직 구조물들 중 적어도 하나에서, 상기 하부 수직 부분의 상기 상부 영역은 제1 장축 및 제1 단축을 갖는 타원 모양이고, 상기 상부 수직 부분의 상기 상부 영역은 상기 제1 장축과 교차하는 제2 장축 및 상기 제1 단축과 교차하는 제2 단축을 갖는 타원 모양인 반도체 장치.
- 베이스;
상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물;
상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들;
상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 메모리 구조물들; 및
상기 수직 메모리 구조물들 상에서 상기 수직 메모리 구조물들과 전기적으로 연결되는 비트라인 콘택 플러그들을 포함하되,
각각의 상기 제1 및 제2 분리 구조물들은 상기 베이스의 상부면과 평행한 제1 방향으로 연장되고,
상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고,
상기 수직 메모리 구조물들은,
상기 제1 분리 구조물로부터 제1 거리로 이격되는 제1 수직 메모리 구조물;
상기 제1 분리 구조물로부터 상기 제1 거리 보다 큰 제2 거리로 이격되는 제2 수직 메모리 구조물;
상기 제1 분리 구조물로부터 상기 제2 거리 보다 큰 제3 거리로 이격되는 제3 수직 메모리 구조물; 및
상기 제1 분리 구조물로부터 상기 제3 거리 보다 큰 제4 거리로 이격되는 제4 수직 메모리 구조물을 포함하고,
상기 제1 및 제3 수직 메모리 구조물들은 제1 방향과 수직한 제2 방향으로 배열되고,
상기 제2 및 제4 수직 메모리 구조물들은 상기 제2 방향으로 배열되고,
탑 뷰에서, 상기 제1 및 제3 수직 메모리 구조물들의 중심들을 지나는 가상의 제1 축은 상기 제2 및 제4 수직 메모리 구조물들의 중심들을 지나는 가상의 제2 축과 상기 제1 방향으로 이격되고,
상기 제1 내지 제4 수직 메모리 구조물들 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고,
상기 제1 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제1 거리는 상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다른 반도체 장치.
- 제 4 항에 있어서,
탑 뷰에서,
상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상기 상부 영역은 제1 장축 방향을 갖는 타원 모양을 갖고,
상기 제2 내지 제4 수직 메모리 구조물들 중 적어도 하나의 상기 상부 수직 부분의 상부 영역은 제2 장축 방향을 갖는 타원 모양을 갖고,
상기 제2 장축 방향은 상기 제1 장축 방향과 교차하는 방향성을 갖는 반도체 장치.
- 입출력 패드를 포함하는 반도체 장치; 및
상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되,
상기 반도체 장치는,
베이스;
상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물;
상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들;
상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 메모리 구조물들; 및
상기 수직 메모리 구조물들 상에서 상기 수직 메모리 구조물들과 전기적으로 연결되는 비트라인 콘택 플러그들을 포함하고,
각각의 상기 제1 및 제2 분리 구조물들은 상기 베이스의 상부면과 평행한 제1 방향으로 연장되고,
상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고,
상기 수직 메모리 구조물들은,
상기 제1 분리 구조물로부터 제1 거리로 이격되는 제1 수직 메모리 구조물;
상기 제1 분리 구조물로부터 상기 제1 거리 보다 큰 제2 거리로 이격되는 제2 수직 메모리 구조물;
상기 제1 분리 구조물로부터 상기 제2 거리 보다 큰 제3 거리로 이격되는 제3 수직 메모리 구조물; 및
상기 제1 분리 구조물로부터 상기 제3 거리 보다 큰 제4 거리로 이격되는 제4 수직 메모리 구조물을 포함하고,
상기 제1 및 제3 수직 메모리 구조물들은 제1 방향과 수직한 제2 방향으로 배열되고,
상기 제2 및 제4 수직 메모리 구조물들은 상기 제2 방향으로 배열되고,
탑 뷰에서, 상기 제1 및 제3 수직 메모리 구조물들의 중심들을 지나는 가상의 제1 축은 상기 제2 및 제4 수직 메모리 구조물들의 중심들을 지나는 가상의 제2 축과 상기 제1 방향으로 이격되고,
상기 제1 내지 제4 수직 메모리 구조물들 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고,
상기 제1 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제1 거리는 상기 제1 수직 메모리 구조물의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 수직 메모리 구조물의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다른 데이터 저장 시스템.
- 베이스;
상기 베이스 상에서, 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하는 적층 구조물;
상기 베이스 상에서, 상기 적층 구조물을 상기 베이스의 상부면과 수직한 수직 방향으로 관통하고, 서로 평행한 제1 및 제2 분리 구조물들;
상기 제1 및 제2 분리 구조물들 사이에서, 상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 메모리 구조물들; 및
상기 수직 메모리 구조물들 상에서 상기 수직 메모리 구조물들과 전기적으로 연결되는 비트라인 콘택 플러그들을 포함하되,
각각의 상기 제1 및 제2 분리 구조물들은 상기 베이스의 상부면과 평행한 제1 방향으로 연장되고,
상기 제1 및 제2 적층 영역들의 각각은 상기 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고,
상기 수직 메모리 구조물들 각각은 상기 제1 적층 영역을 관통하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제2 적층 영역을 관통하는 상부 수직 부분을 포함하고,
탑 뷰에서, 상기 수직 구조물들 중 적어도 하나에서, 상기 하부 수직 부분의 상부 영역은 제1 장축 및 제1 단축을 갖는 타원 모양이고, 상기 상부 수직 부분의 상부 영역은 상기 제1 장축과 교차하는 제2 장축 및 상기 제1 단축과 교차하는 제2 단축을 갖는 타원 모양인 반도체 장치.
- 베이스;
상기 베이스 상의 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하고, 상기 베이스의 상부면과 수직한 수직 방향으로 적층되는 게이트 전극들을 포함하는 적층 구조물;
상기 적층 구조물을 상기 수직 방향으로 관통하는 수직 메모리 구조물들; 및
상기 게이트 전극들의 게이트 패드들과 접촉하는 게이트 콘택 플러그들을 포함하되,
상기 게이트 콘택 플러그들은 상기 제2 적층 영역 보다 낮은 레벨에 위치하는 하부면을 갖는 제1 게이트 콘택 플러그 및 제2 게이트 콘택 플러그를 포함하고,
상기 제1 및 제2 게이트 콘택 플러그들의 각각은 상기 제2 적층 영역 보다 낮은 레벨에 위치하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제1 적층 영역 보다 높은 레벨에 위치하는 상부 수직 부분을 포함하고,
상기 제1 게이트 콘택 플러그의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 게이트 콘택 플러그의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제1 거리는 상기 제1 게이트 콘택 플러그의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 게이트 콘택 플러그의 상기 하부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다른 반도체 장치.
- 반도체 기판;
상기 반도체 기판 상에서 주변 패드들을 포함하는 주변 배선;
상기 반도체 기판 상에서 상기 주변 배선을 덮는 하부 절연 구조물;
상기 하부 절연 구조물 상의 베이스;
상기 베이스 상의 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하고, 상기 베이스의 상부면과 수직한 수직 방향으로 적층되는 게이트 전극들을 포함하는 적층 구조물;
상기 적층 구조물을 관통하는 수직 메모리 구조물들;
상기 주변 패드들과 전기적으로 연결되는 주변 콘택 플러그들을 포함하되,
상기 주변 콘택 플러그들에서, 하부면은 상기 게이트 전극들 중 최하부 게이트 전극 보다 낮은 레벨에 위치하고, 상부면은 상기 게이트 전극들 중 최상부 게이트 전극 보다 높은 레벨에 위치하고,
상기 주변 콘택 플러그들은 제1 주변 콘택 플러그 및 제2 주변 콘택 플러그를 포함하고,
상기 제1 및 제2 주변 콘택 플러그들의 각각은 상기 제2 적층 영역 보다 낮은 레벨에 위치하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제1 적층 영역 보다 높은 레벨에 위치하는 상부 수직 부분을 포함하고,
상기 제1 주변 콘택 플러그의 상기 상부 수직 부분의 상부 영역의 중심과 상기 제2 주변 콘택 플러그의 상기 상부 수직 부분의 상부 영역의 중심 사이의 제1 거리는 상기 제1 주변 콘택 플러그의 상기 하부 수직 부분의 상부 영역의 중심과 상기 제2 주변 콘택 플러그의 상기 하부 수직 부분의 상부 영역의 중심 사이의 제2 거리와 다른 반도체 장치.
- 반도체 기판;
상기 반도체 기판 상에서 주변 패드들을 포함하는 주변 배선;
상기 반도체 기판 상에서 상기 주변 배선을 덮는 하부 절연 구조물;
상기 하부 절연 구조물 상의 베이스;
상기 베이스 상의 제1 적층 영역 및 상기 제1 적층 영역 상의 제2 적층 영역을 포함하고, 상기 베이스의 상부면과 수직한 수직 방향으로 적층되는 게이트 전극들을 포함하는 적층 구조물;
상기 적층 구조물을 관통하는 수직 메모리 구조물들;
상기 주변 패드들과 전기적으로 연결되는 주변 콘택 플러그들을 포함하되,
상기 주변 콘택 플러그들에서, 하부면은 상기 게이트 전극들 중 최하부 게이트 전극 보다 낮은 레벨에 위치하고, 상부면은 상기 게이트 전극들 중 최상부 게이트 전극 보다 높은 레벨에 위치하고,
상기 주변 콘택 플러그들의 각각은 상기 제2 적층 영역 보다 낮은 레벨에 위치하는 하부 수직 부분 및 상기 하부 수직 부분으로부터 연장되고 상기 제1 적층 영역 보다 높은 레벨에 위치하는 상부 수직 부분을 포함하고,
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| KR1020210109433A KR20230028622A (ko) | 2021-08-19 | 2021-08-19 | 반도체 장치 및 데이터 저장 시스템 |
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