KR20220051595A - 반도체 칩 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

반도체 칩은, 기판, 상기 기판 상에 배치되고, 폴리 실리콘을 포함하는 소스 구조체, 상기 소스 구조체 상에 배치되고, 폴리 실리콘을 포함하는 지지 패턴, 상기 지지 패턴 상에 배치되는 전극 구조체, 및 상기 전극 구조체를 수직으로 관통하는 수직 구조체들을 포함하되, 상기 전극 구조체는, 상기 지지 패턴 상에 배치되고, 하부 게이트 전극들 및 하부 절연막들을 포함하는 하부 전극 구조체, 상기 하부 전극 구조체 상에 배치되는 평탄 절연막, 및 상기 평탄 절연막 생에 배치되고, 상부 게이트 전극들 및 상부 절연막들을 포함하는 상부 전극 구조체를 포함하고, 상기 수직 구조체들은 상기 소스 구조체의 상측에서 상기 소스 구조체와 접촉하도록 위치한다.

Description

반도체 칩 및 이를 포함하는 반도체 장치{SEMICONDUCTOR CHIP AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 개시는 본 발명은 반도체 칩 및 이를 포함하는 전자 시스템에 관한 것이다.
최근 데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 칩이 요구되고 있다. 이에 따라, 반도체 칩의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 칩의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 칩이 제안되고 있다.
한편, 메모리 셀에서 채널들을 공통 소스라인과 전기적으로 연결하기 위해, 채널의 측벽에서 공통 소스라인을 접촉하는 방식을 사용하고 있다.
본 개시의 실시예들에 따른 과제는 공통 소스라인이 채널들의 하부에서 접촉하는 방법 및 이를 이용하여 제조된 반도체 칩을 제공하는 것이다.
본 개시의 실시예들에 따른 다른 과제는 반도체 칩을 제조하는데 있어, 워드라인 컷들과 채널홀들을 동일한 층 또는 동일한 깊이로 형성시키는 방법을 제공하는 것이다.
본 개시의 실시예들에 따른 또 다른 과제는 반도체 칩을 제조하는데 있어, 더미 채널홀과 워드라인 컷이 형성되는 위치에 지지 패턴을 형성시키는 방법을 제공하는 것이다.
본 개시의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 칩은, 기판, 상기 기판 상에 배치되고, 폴리 실리콘을 포함하는 소스 구조체, 상기 소스 구조체 상에 배치되고, 폴리 실리콘을 포함하는 지지 패턴, 상기 지지 패턴 상에 배치되는 전극 구조체, 및 상기 전극 구조체를 수직으로 관통하는 수직 구조체들을 포함하되, 상기 전극 구조체는, 상기 지지 패턴 상에 배치되고, 하부 게이트 전극들 및 하부 절연막들을 포함하는 하부 전극 구조체, 상기 하부 전극 구조체 상에 배치되는 평탄 절연막, 및 상기 평탄 절연막 상에 배치되고, 상부 게이트 전극들 및 상부 절연막들을 포함하는 상부 전극 구조체를 포함하고, 상기 수직 구조체들은 상기 소스 구조체의 상측에서 상기 소스 구조체와 접촉하도록 위치한다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 칩은, 데이터가 저장되는 셀들이 배치되는 셀 어레이 영역, 및 상기 셀 어레이 영역에 전기적 신호를 제공하기 위한 주변 회로가 배치되는 연결 영역을 포함하는 기판, 상기 기판 상에 배치되고, 폴리 실리콘을 포함하는 소스 구조체, 상기 소스 구조체 상에 배치되고, 폴리 실리콘을 포함하는 지지 패턴, 상기 지지 패턴 상에 배치되는 전극 구조체, 및 상기 전극 구조체를 수직으로 관통하고, 상기 소스 구조체에 접촉하는 수직 구조체들을 포함하되, 상기 전극 구조체는, 상기 지지 패턴 상에 배치되고, 하부 게이트 전극들 및 하부 절연막들을 포함하는 하부 전극 구조체, 상기 하부 전극 구조체 상에 배치되는 평탄 절연막, 및 상기 평탄 절연막 상에 배치되고, 상부 게이트 전극들 및 상부 절연막들을 포함하는 상부 전극 구조체를 포함하고, 상기 기판의 상면은 상기 셀 어레이 영역에서 평평하다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 장치는, 메인 기판, 및 상기 메인 기판 상에 실장되는 컨트롤러, 하나 이상의 반도체 패키지 및 DRAM을 포함하되, 상기 각 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되는 반도체 칩들, 상기 반도체 칩들을 연결하는 연결 구조물, 및 상기 패키지 기판 상에서 상기 반도체 칩들 및 상기 연결 구조물을 덮는 몰딩층을 포함하고, 상기 각 반도체 칩은, 기판, 상기 기판 상에 배치되고, 폴리 실리콘을 포함하는 소스 구조체, 상기 소스 구조체 상에 배치되고, 폴리 실리콘을 포함하는 지지 패턴, 상기 지지 패턴 상에 배치되는 전극 구조체, 및 상기 전극 구조체를 수직으로 관통하는 수직 구조체들을 포함하되, 상기 전극 구조체는, 상기 지지 패턴 상에 배치되고, 하부 게이트 전극들 및 하부 절연막들을 포함하는 하부 전극 구조체, 상기 하부 전극 구조체 상에 배치되는 평탄 절연막, 및 상기 평탄 절연막 상에 배치되고, 상부 게이트 전극들 및 상부 절연막들을 포함하는 상부 전극 구조체를 포함하고, 상기 수직 구조체들은 상기 소스 구조체의 상측에서 상기 소스 구조체와 접촉하도록 위치한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 개시의 실시예들에 따르면, 공통 소스라인이 채널들의 하부에서 연결될 수 있다.
또한, 반도체 칩을 제조하는데 있어, 종횡비가 큰 HARC(High Aspect Ratio Contact) 식각 공정을 수행하는 것이 용이해질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5는 본 개시의 일 실시예에 따른 반도체 칩의 일부 영역에 대한 개략적인 단면도이다.
도 6은 도 5의 Ⅲ-Ⅲ'라인에 대응하는 부분의 개략적인 평면도이다.
도 7은 도 5의 B영역을 확대한 단면도이다.
도 8은 도 5의 C영역을 확대한 단면도이다.
도 9 내지 도 17은 본 발명의 일 실시예에 따른 반도체 칩을 제조하는 방법을 나타낸 단면도들이다.
도 18은 본 개시의 일 실시예에 따른 반도체 칩의 일 부분을 도시한 단면도이다.
도 19는 본 개시의 일 실시예에 따른 반도체 칩의 일 부분을 도시한 단면도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1110F) 및 제1 구조물(1110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 엑세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 메모리 채널 구조물들(3220)을 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3은 도 2의 Ⅰ-Ⅰ'라인에 대응하고, 도 4는 도 2의 Ⅱ-Ⅱ'라인에 대응한다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3225)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 칩의 일부 영역에 대한 개략적인 단면도이다. 도 6은 도 5의 Ⅲ-Ⅲ'라인에 대응하는 부분의 개략적인 평면도이다. 도 7은 도 5의 B영역을 확대한 단면도이다. 도 8은 도 5의 C영역을 확대한 단면도이다.
여기서, 도 5는 도 6의 Ⅳ-Ⅳ'라인에 대응하고, 도 6은 도 2의 A영역에 대응한다. 또한, 도 6에서는 소자들의 상대적 위치를 나타내기 위해 수직 구조체들(VS), 더미 수직 구조체들(DVS) 및 공통 소스 플러그들(CSP)이 형성될 위치를 함께(점선으로) 도시했다.
도 5 내지 도 8을 참조하면, 기판(10)(반도체 기판)은 도 3 및 도 4에서 상술한 반도체 기판(3010) 및/또는 제1 구조물(3100)에 대응될 수 있다. 기판(10)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 어레이 영역(CAR)은 데이터가 저장되는 셀들이 배치된 영역일 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)에 데이터 저장을 위한 전기적 신호 제공되는 주변 회로가 배치되는 영역일 수 있다.
기판(10)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 웰 영역(10W)이 기판(10) 내 상부에 제공될 수 있다. 기판(10)은 제1 도전형을 가질 수 있고, 웰 영역(10W)은 제1 도전형과 다른 제2 도전형을 갖는 불순물을 포함할 수 있다. 일 예로, 제1 도전형은 P형일수 있고, 제2 도전형은 N형일 수 있다. 일부 실시예들에 따르면, 웰 영역(10W)은 생략될 수도 있다. 일 실시예로, 기판(10)의 셀 어레이 영역(CAR)의 상면은 평평한 면일 수 있다.
소스 구조체(SC), 지지 패턴(SP) 및 전극 구조체(ST)가 기판(10) 상에 차례로 적층될 수 있다. 소스 구조체(SC) 및 전극 구조체(ST)는 기판(10)의 상면에 수직한 제1 방향(D1)(두께 방향)을 따라 차례로 적층될 수 있다.
소스 구조체(SC)는 기판(10)과 전극 구조체(ST) 사이에 개재될 수 있고, 웰 영역(10W) 상에 제공될 수 있다. 몇몇 영역에서, 소스 구조체(SC)는 기판(100) 또는 웰 영역(10W) 상에 제공될 수 있다. 소스 구조체(SC)는 도 1에서 상술한 공통 소스 라인(CSL)을 포함할 수 있다.
소스 구조체(SC)는 전극 구조체(ST) 하부에서 상면에 평행한 제2 방향(D2)으로 연장될 수 있다.
일 실시예로, 소스 구조체(SC)는 기판(10) 상에 직접 배치될 수 있다. 예를 들어, 소스 구조체(SC)는 웰 영역(10W)과 직접 접할 수 있다. 몇몇 실시예에서, 소스 구조체(SC)와 웰 영역(10W) 사이에 절연막이 제공될 수도 있다.
일 실시예로, 소스 구조체(SC)는 제2 도전형을 갖는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 소스 구조체(SC)는 N형 불순물(일 예로, 인(P) 또는 비소(As))이 도핑된 폴리 실리콘을 포함할 수 있다. 실시예에 따라 소스 구조체(SC)는 리세스된 측면들을 가질 수 있다.
일 실시예로, 소스 구조체(SC)는 공통 소스 플러그들(CSP)의 접하는 일부 영역에 소정의 두께로 산화된 산화 영역(SCoa)을 포함할 수 있다.
지지 패턴(SP)은 기판(10) 또는 웰 영역(10W)으로부터 전극 구조체(ST)를 지지할 수 있다. 일부 영역에서 지지 패턴(SP)은 소스 구조체(SC) 상에 배치될 수 있다. 다른 일부 영역에서 지지 패턴(SP)은 기판(10) 또는 웰 영역(10W)과 전극 구조체(ST) 사이에 직접 개재될 수 있다.
일 실시예로, 지지 패턴(SP)은 공통 소스 플러그들(CSP)이 배치된 적어도 일부 영역, 더미 수직 구조체들(DVS)이 배치된 영역 및 연결 영역(CNR)에 중첩하도록 배치될 수 있다. 일 실시예로, 지지 패턴(SP)은 셀 어레이 영역(CAR) 내 더미 수직 구조체들(DVS)이 배치된 영역을 따라(예, 제2 방향(DR2)으로) 연장할 수 있다. 실시예에 따라, 지지 패턴(SP)은 연결 영역(CNR)의 전면에 걸쳐 배치될 수 있다.
지지 패턴(SP)은 제2 도전형을 갖는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 지지 패턴(SP)은 N형 불순물(일 예로, 인(P) 또는 비소(As))이 도핑된 폴리실리콘을 포함할 수 있다. 지지 패턴(SP)은 일 실시예로, 지지 패턴(SP) 내 불순물의 농도는 소스 구조체(SC) 내 불순물의 농도와 다를 수 있다. 예를 들어, 지지 패턴(SP) 내 불순물의 농도는 소스 구조체(SC) 내 불순물의 농도 보다 작을 수 있다. 즉, N형 불순물의 농도는 지지 패턴(SP) 내에서 보다 소스 구조체(SC) 내에서 클 수 있다. 지지 패턴(SP)의 에치(Etch) 선택비와 소스 구조체(SC)의 에치(Etch) 선택비는 다를 수 있다.
지지 패턴(SP)의 다른 일부는 소스 구조체(SC)의 상면 일부를 덮을 수 있고, 소스 구조체(SC)의 리세스된 측면들 상으로 연장될 수 있다. 일 실시예로, 지지 패턴(SP)의 일부 영역은 소스 구조체(SC)의 리세스된 측면들을 덮을 수 있고, 기판(10) 또는 웰 영역(10W)과 접할 수 있다.
일 실시예로, 소스 구조체(SC)는 셀 어레이 영역(CAR) 상에 국소적으로 제공될 수 있고, 지지 패턴(SP)은 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 모두 제공될 수 있다.
전극 구조체(ST)는 기판(10)의 상면에 평행한 제2 방향(D2)을 따라 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)으로 연장될 수 있다.
전극 구조체(ST)는 하부 전극 구조체(LST), 상부 전극 구조체(UST), 및 하부 전극 구조체(LST)와 상부 전극 구조체(UST) 사이에 제공된 평탄 절연막(50)을 포함할 수 있다. 하부 전극 구조체(LST)는 소스 구조체(SC) 상에 제1 방향(D1)을 따라 교대로 적층된, 하부 게이트 전극들(111, 112, 113) 및 하부 절연막들(110a)을 포함할 수 있다. 상부 전극 구조체(UST)는 평탄 절연막(50) 상에 제1 방향(D1)을 따라 교대로 적층된, 상부 게이트 전극들(114, 115) 및 상부 절연막들(110b)을 포함할 수 있다. 다만, 본 실시예에서, 하부 게이트 전극들(111, 112, 113), 하부 절연막들(110a), 상부 게이트 전극들(114, 115) 및 상부 절연막들(110b)의 개수가 도시된 것에 제한되는 것은 아니다.
평탄 절연막(50)은 하부 게이트 전극들(111, 112, 113) 중 최상층의 게이트 전극(113), 및 상부 게이트 전극들(114, 115) 중 최하층의 게이트 전극(114) 사이에 개재될 수 있다. 하부 절연막들(110a), 상부 절연막들(110b), 및 평탄 절연막(50)의 각각은 제1 방향(D1)에 따른 두께를 가질 수 있다. 평탄 절연막(50)은 하부 및 상부 절연막들(110a, 110b)보다 두꺼운 두께를 가질 수 있다. 하부 및 상부 절연막들(110a, 110b) 중 최상층의 절연막(110b)은 하부 및 상부 절연막들(110a, 110b) 중 나머지 절연막들(110a, 110b)보다 두꺼울 수 있다.
하부 절연막들(110a), 상부 절연막들(110b), 및 평탄 절연막(50)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
하부 게이트 전극들(111, 112, 113)은 셀 게이트 전극(111), 셀 게이트 전극(111) 상의 소거 제어 게이트 전극(112), 및 소거 제어 게이트 전극(112) 상의 접지 선택 게이트 전극(113)을 포함할 수 있다. 하부 게이트 전극들(111, 112, 113) 중 최하층의 게이트 전극(예, 셀 게이트 전극(111))은 소스 구조체(SC)에 인접할 수 있다. 소거 제어 게이트 전극(112) 및 접지 선택 게이트 전극(113)은 각각 도 1의 하부 트랜지스터들(LT1, LT2)의 각 게이트 전극에 대응할 수 있다.
하부 절연막들(110a) 중 최하층의 하부 절연막(110a)이 셀 게이트 전극(111)과 지지 패턴(SP)(또는, 소스 구조체(SC)) 사이에 개재될 수 있다. 소거 제어 게이트 전극(112)은 소거 동작을 제어하는 소거 제어 트랜지스터(예, 도 1에서 하부 트랜지스터들(LT1, LT2) 중 하나)의 게이트 전극으로 이용될 수 있다. 명확히 도시하진 않았지만, 소거 제어 게이트 전극(112)은 제2 방향(D2)으로 연장되는 형태를 가질 수 있다. 명확히 도시하진 않았지만, 접지 선택 게이트 전극(113)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있고, 접지 선택 게이트 전극(113)은 인접하는 접지 선택 게이트 전극(미도시)으로부터 이격 배치될 수 있다. 접지 선택 게이트 전극들(113)은 소거 제어 게이트 전극(112) 상에 배치될 수 있다. 접지 선택 게이트 전극(113)은 접지 선택 트랜지스터(예, 도 1에서 하부 트랜지스터들(LT1, LT2) 중 다른 하나)의 게이트 전극으로 이용될 수 있다.
상부 게이트 전극들(114, 115)은 셀 게이트 전극들(114) 및 스트링 선택 게이트 전극(115)을 포함할 수 있다. 셀 게이트 전극들(114)은 접지 선택 게이트 전극(113)과 스트링 선택 게이트 전극(115) 사이에 제공될 수 있고, 기판(10)의 상면으로부터 서로 다른 높이에 위치할 수 있다. 셀 게이트 전극들(114)은 도 1의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 이용될 수 있다. 상부 게이트 전극들(114, 115)은 복수개의 셀 게이트 전극들(114)을 포함할 수 있으나, 도시된 셀 게이트 전극들(114) 개수에 제한되는 것은 아니다. 여기서, 접지 선택 게이트 전극들(113)은 셀 게이트 전극들(114) 중 최하층의 셀 게이트 전극(114)의 라인 부분들 아래에 각각 배치될 수 있다.
스트링 선택 게이트 전극(115)은 수평적으로 서로 이격되는 한 쌍의 스트링 선택 게이트 전극들(115_1, 115_2)을 포함할 수 있다. 한 쌍의 스트링 선택 게이트 전극들(115_1, 115_2)은 제3 방향(D3)으로 서로 이격될 수 있다. 명확히 도시하진 않았지만, 한 쌍의 스트링 선택 게이트 전극들(115_1, 115_2)은 이들 사이에 개재되고, 제2 방향(D2)으로 연장되는 라인 형태를 가지고, 절연 물질(일 예로, 실리콘 산화막)을 포함하는 분리 절연 패턴에 의해 서로 분리될 수 있다. 스트링 선택 게이트 전극(115)은 도 1에서 상술한 스트링 선택 트랜지스터의 게이트 전극으로 이용될 수 있다. 일부 실시예들에 따르면, 추가적인 스트링 선택 게이트 전극(115)이, 셀 게이트 전극들(114) 중 최상층의 셀 게이트 전극(114)과 스트링 선택 게이트 전극(115) 사이에 제공될 수도 있다. 이 경우, 추가적인 스트링 선택 게이트 전극(115)은 제3 방향(D3)으로 서로 이격된, 추가적인 한 쌍의 스트링 선택 게이트 전극들(115_1, 115_2)을 포함할 수 있고, 스트링 선택 게이트 전극들(114)은 도 1에서 상술한 스트링 선택 트랜지스터들의 게이트 전극들로 사용될 수 있다. 명확히 도시하진 않았지만, 전극 구조체(ST)의 게이트 전극들(111, 112, 113, 114, 115)의 길이들(제2 방향(D2)에 따른 길이들)은 기판(10)으로부터 멀어질수록 감소할 수 있다. 전극 구조체(ST)의 게이트 전극들(111, 112, 113, 114)은 연결 영역(CNR) 상에서 계단식 구조를 이루는 전극 패드들을 포함할 수 있다.
하부 게이트 전극들(111, 112, 113) 및 상부 게이트 전극들(114, 115)은 도핑된 반도체(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (일 예로, 질화티타늄, 질화탄탈늄 등) 및/또는 전이금속(일 예로, 티타늄, 탄탈늄 등)을 포함할 수 있다.
수직 구조체들(VS)이 기판(10)의 셀 어레이 영역(CAR) 상에 배치될 수 있고, 더미 수직 구조체들(DVS)중 일부는 기판(10)의 셀 어레이 영역(CAR) 상에 배치될 수 있고, 다른 일부는 기판(10)의 연결 영역(CNR) 상에 배치될 수 있다.
수직 구조체들(VS)의 각각은 제1 방향(D1)으로 연장되어 전극 구조체(ST)를 관통할 수 있다. 즉, 수직 구조체들(VS)은 상부 전극 구조체(UST), 평탄 절연막(50) 및 하부 전극 구조체(LST)를 수직으로(예, 제1 방향(D1))으로 관통할 수 있다. 일 실시예로, 수직 구조체들(VS)의 각각은 소스 구조체(SC) 및 지지 패턴(SP)을 관통하지 않을 수 있다. 즉, 수직 구조체들(VS)의 각각은 소스 구조체(SC) 또는 지지 패턴(SP) 상에 직접 배치될 수 있다. 예를 들어, 수직 구조체들(VS)의 각각은 바닥부가 소스 구조체(SC)와 접촉하도록 소스 구조체(SC)의 상측에 위치할 수 있다. 수직 구조체들(VS)은 일 예로, 평면적 관점에서, 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 명확히 도시하진 않았지만, 더미 수직 구조체들(DVS)의 각각은 전극 패드들 중 대응하는 전극 패드, 및 대응하는 전극 패드 아래의 전극 구조체(ST)를 관통할 수 있다. 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)의 각각은 기판(10)의 상면에 평행한 방향에 따른 폭을 가질 수 있다. 실시예에 따라, 연결 영역(CNR) 상에 배치된 더미 수직 구조체들(DVS)의 폭들은 수직 구조체들(VS)의 폭들보다 클 수 있고, 셀 어레이 영역(CAR) 상에 배치된 더미 수직 구조체들(DVS)의 폭들은 수직 구조체들(VS)의 폭과 동일할 수 있다. 일 실시예로, 셀 어레이 영역(CAR) 상에 배치된 더미 수직 구조체들(DVS)의 깊이는 수직 구조체들(VS)의 깊이보다 깊을 수 있다.
수직 구조체들(VS)의 각각은 수직 반도체 패턴(VSP)을 포함할 수 있다. 수직 반도체 패턴(VSP)은 제1 방향(D1)으로 연장되어 전극 구조체(ST)를 관통하며, 소스 구조체(SC)의 상면까지 연장할 수 있다. 수직 반도체 패턴(VSP)은 하단이 닫힌 파이프 형태일 수 있다.
일 실시예로 수직 반도체 패턴(VSP)은 상단이 오픈되고 및 하단이 닫힌 컵 형태일 수 있다. 수직 반도체 패턴(VSP)은 측부(VSPa)와 바닥부(VSPb)를 포함할 수 있다. 수직 반도체 패턴(VSP)은 소스 구조체(SC)에 접촉할 수 있다. 일 실시예로, 수직 반도체 패턴(VSP)의 바닥부(VSPb)는 소스 구조체(SC)에 접촉할 수 있다.
수직 반도체 패턴(VSP)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 화합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 수직 반도체 패턴(VSP)은 도 1을 참조하여 설명한, 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2), 및 메모리 셀 트랜지스터들(MCT)의 채널로써 이용될 수 있다.
수직 구조체들(VS)의 각각은 수직 반도체 패턴(VSP)과 전극 구조체(ST) 사이에 개재되는 데이터 저장 패턴(DSP)을 포함할 수 있다. 데이터 저장 패턴(DSP)은 제1 방향(D1)으로 연장될 수 있고, 수직 반도체 패턴(VSP)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태일 수 있다. 데이터 저장 패턴(DSP)의 바닥부는 소스 구조체(SC)와 접할 수 있다. 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막을 포함할 수 있다. 데이터 저장 패턴(DSP)은 수직 반도체 패턴(VSP)과 전극 구조체(ST) 사이의 전하 저장막(172), 전극 구조체(ST)와 전하 저장막(172) 사이의 블로킹 절연막(171), 및 수직 반도체 패턴(VSP)과 전하 저장막(172) 사이의 터널 절연막(173)을 포함할 수 있다. 전하 저장막(172)은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 블로킹 절연막(171)은 전하 저장막(172)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 블로킹 절연막(171)은 일 예로, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다. 터널 절연막(173)은 전하 저장막(172)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 터널 절연막(173)은 일 예로, 실리콘 산화막을 포함할 수 있다.
수직 구조체들(VS)의 각각은 수직 반도체 패턴(VSP)의 내부를 채우는 절연 패턴(160)을 포함할 수 있다. 절연 패턴(160)은 실리콘 산화물을 포함할 수 있다.
수직 구조체들(VS)의 각각은 수직 반도체 패턴(VSP) 상에 배치되는 도전 패드(150)를 포함할 수 있다. 도전 패드(150)는 절연 패턴(160)의 상면 및 수직 반도체 패턴(VSP)의 최상부면을 덮을 수 있다. 도전 패드(150)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다.
데이터 저장 패턴(DSP)은 수직 반도체 패턴(VSP)의 측면으로부터 도전 패드(150)의 측면 상으로 연장될 수 있다. 데이터 저장 패턴(DSP)은 도전 패드(150)의 측면을 둘러쌀 수 있고, 데이터 저장 패턴(DSP)의 최상부면은 도전 패드(150)의 상면과 실질적으로 동일면을 이룰 수 있다.
데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP)은 모두 소스 구조체(SC) 상측에 위치할 수 있다.
셀 어레이 영역(CAR) 상에 배치된 더미 수직 구조체들(DVS)은 (더미) 데이터 저장 패턴(DSPa)을 포함할 수 있다. 일 실시예로, 데이터 저장 패턴(DSPa)은 상단이 오픈되고 및 하단이 닫힌 컵 형태일 수 있다. 데이터 저장 패턴(DSPa)은 전극 구조체(ST)에 둘러 쌓인 측벽을 이루는 부분(171a, 172a, 173a) 및 바닥부를 이루는 부분(171b, 172b, 173b)을 포함할 수 있다. 셀 어레이 영역(CAR) 상에 배치된 더미 수직 구조체들(DVS)은 지지 패턴(SP) 상에 직접 배치될 수 있다. 상기 바닥부를 이루는 부분(171b, 172b, 173b)은 지지 패턴(SP)에 접촉할 수 있다. 일 실시예로, 셀 어레이 영역(CAR) 상에 배치된 더미 수직 구조체들(DSV)은 지지 패턴(ST) 내로 연장될 수 있다. 셀 어레이 영역(CAR) 상에 배치된 더미 수직 구조체들(DVS)은 지지 패턴(SP)을 관통하지 않을 수 있다. 상기 바닥부를 이루는 부분(171b, 172b, 173b)은 지지 패턴(ST)의 상면보다 아래에 위치할 수 있다.
공통 소스 플러그들(CSP)이 전극 구조체(ST)의 양 측에 각각 제공될 수 있다. 공통 소스 플러그들(CSP)은 제3 방향(D3)으로 연장하고, 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 배치될 수 있다. 공통 소스 플러그들(CSP)은 일부 영역에서 기판(10) 또는 웰 영역(10W)에 접속될 수 있다.
공통 소스 플러그들(CSP)은 상기 일부 영역에서 소스 구조체(SC) 및 지지 패턴(SP)을 관통할 수 있다. 공통 소스 플러그들(CSP)은 다른 일부 영역에서 지지 패턴(SP) 상에 직접 위치할 수 있다. 공통 소스 플러그들(CSP)은 제2 방향(D2)으로 연장될 수 있고, 전극 구조체(ST)를 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 공통 소스 플러그들(CSP)은 도전 물질을 포함할 수 있다. 일 실시예로, 공통 소스 플러그들(CSP)의 일부 영역에서 최하단은 기판(10) 또는 웰 영역(10W) 상에 직접 배치될 수 있다. 이때, 기판(10) 또는 웰 영역(10W)의 상면은 공통 소스 플러그들(CSP)과 접촉 여부에 관계없이 평평할 수 있다.
측면 절연 스페이서들(SS)이 전극 구조체(ST)의 양 측에 각각 제공될 수 있다. 측면 절연 스페이서들(SS)의 각각은 공통 소스 플러그들(CSP)의 각각과 전극 구조체(ST) 사이에 개재될 수 있다. 측면 절연 스페이서들(SS)의 각각은 공통 소스 플러그들(CSP)의 각각과 소스 구조체(SC) 및/또는 지지 패턴(SP) 사이로 연장될 수 있고, 기판(10), 웰 영역(10W) 또는 지지 패턴(SP)과 접촉할 수 있다. 일 예로, 측면 절연 스페이서들(SS)은 폴리 실리콘 또는 실리콘 질화물을 포함할 수 있다.
캐핑 절연막(120)이 전극 구조체(ST)의 상면, 도전 패드(150)의 상면 및 상부 절연막(110b)의 상면을 덮도록 배치될 수 있다. 캐핑 절연막(120)의 상면은 공통 소스 플러그들(CSP)의 상면들과 실질적으로 동일한 높이에 있을 수 있다.
층간 절연막(130)이 캐핑 절연막(120) 상에 제공되어 공통 소스 플러그들(CSP)의 상면들을 덮을 수 있다.
하부 절연막(110a), 상부 절연막(110b), 캐핑 절연막(120) 및 층간 절연막(130)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다.
제1 콘택(125)이 도전 패드(150) 상에 제공될 수 있다. 제1 콘택(125)은 제2 캐핑 절연막(120)을 관통하여 도전 패드(150)에 연결될 수 있다. 제2 콘택(135)이 층간 절연막(130)을 관통하여 제1 콘택(125)에 연결될 수 있다. 제1 콘택(125) 및 제2 콘택(135)은 도전 물질을 포함할 수 있다.
비트 라인들(BL)이 층간 절연막(130) 상에 제공되어 제3 방향(D3)으로 연장될 수 있고 제2 방향(D2)으로 서로 이격될 수 있다.
셀 어레이 영역(CAR) 상에 배치된 더미 수직 구조체들(DVS)은 제1 콘택(125) 또는 제2 콘택(135)과 연결되지 않은 셀 더미 수직 반도체 패턴을 포함하는 셀 더미 수직 구조체일 수 있다. 셀 더미 수직 구조체를 제외한, 수직 구조체들(VS)의 각각의 수직 반도체 패턴(VSP)은 제1 콘택(125) 및 제2 콘택(135)을 통해 대응하는 비트 라인(BL)에 전기적으로 연결될 수 있다. 비트 라인들(BL)은 도전 물질을 포함할 수 있다.
연결 영역(CNR) 상에 형성된 도전 콘택들(CT)은 게이트 전극들(111, 112, 113, 114)의 전극 패드들에 연결될 수 있다.
도 9 내지 도 17은 본 발명의 일 실시예에 따른 반도체 칩을 제조하는 방법을 나타낸 단면도들이다.
반도체 칩의 제조 방법은 도 9 내지 도 17의 과정을 포함할 수 있다.
우선, 도 9를 참조하면, 기판(10) 또는 웰 영역(10W) 상에 제1 희생층(220), 지지 패턴(SP), 하부 희생 구조체(111s, 112s, 113s), 하부 절연막들(110a) 및 평탄 절연막(50)을 형성시킬 수 있다.
제1 희생층(220)은 기판(10)의 상면을 덮은 이후, 기판(10) 또는 웰 영역(10W)의 상면의 일부를 노출하는 트렌치(TRC)를 형성시킬 수 있다. 제1 희생층(220) 상의 지지 패턴(SP)은 트렌치(TRC) 내로 연장시켜, 기판(10) 또는 웰 영역(10W)과 접하는 영역을 포함하도록 형성될 수 있다.
일 실시예로, 제1 희생층(220)은 차례로 적층된 제1 서브 희생막(221), 제2 서브 희생막(222) 및 제3 서브 희생막(223)을 포함할 수 있다. 제2 서브 희생막(222)은 제1 서브 희생막(221) 및 제3 서브 희생막(223) 사이에 배치될 수 있다. 제2 서브 희생막(222)은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 제1 서브 희생막(221) 및 제3 서브 희생막(223)은 각각 알루미늄 산화막, 하프늄 산화막 또는 실리콘 산화막을 포함할 수 있다. 일 실시예로, 제1 희생층(220)의 제1 서브 희생막(221), 제2 서브 희생막(222) 및 제3 서브 희생막(223)의 각 에치(Etch) 선택비는 데이터 저장 패턴(DSP)의 블로킹 절연막(171), 전하 저장막(172) 및 터널 절연막(173)의 각 에치(Etch) 선택비와 다를 수 있다.
이후, 하부 희생 구조체(111s, 112s, 113s), 하부 절연막들(110a) 및 평탄 절연막(50)을 관통하는 복수의 제1 채널홀들(CHHa) 및 복수의 제1 워드라인 컷들(WLCa)이 형성될 수 있다. 복수의 제1 채널홀들(CHHa) 및 복수의 제1 워드라인 컷들(WLCa)은 하부 희생 구조체(111s, 112s, 113s), 하부 절연막들(110a), 평탄 절연막(50) 및 지지 패턴(SP)에 대해 이방성 식각 공정을 수행하여 형성될 수 있다. 실시예에 따라, 하부 희생 구조체(111s, 112s, 113s), 하부 절연막들(110a) 및 평탄 절연막(50)에 대해 지지 패턴(SP)을 식각 정지층으로 하는 이방성 선택 공정을 수행한 후, 지지 패턴(SP)에 대해 제1 희생층(220)을 식각 정지층으로 하는 이방성 식각 공정을 수행할 수도 있다. 복수의 제1 워드라인 컷들(WLCa)이 형성되는 위치는 공통 소스 플러그들(CSP)이 생성되는 위치를 포함하고, 복수의 제1 채널홀들(CHHa)이 형성될 위치는 수직 구조체들(VS)과 더미 수직 구조체들(DVS)이 생성될 위치를 포함할 수 있다. 더미 수직 구조체들(DVS)이 생성될 위치에 형성된 제1 채널홀들(CHHa)은 더미 채널홀로 명명될 수 있다.
일 실시예로, 복수의 제1 채널홀들(CHHa) 및 복수의 제1 워드라인 컷들(WLCa) 중 제1 희생층(220)과 중첩되는 일부는 지지 패턴(SP)이 제거되어 제1 희생층(220)을 노출시킬 수 있다. 복수의 제1 채널홀들(CHHa) 및 복수의 제1 워드라인 컷들(WLCa) 중 트렌치(TRC)와 중첩되는 일부는 지지 패턴(SP)이 제거되지 않고, 지지 패턴(SP)을 노출시킬 수 있다. 일 실시예로, 복수의 제1 채널홀들(CHHa) 및 복수의 제1 워드라인 컷들(WLCa) 중 지지 패턴(SP)을 노출시키는 상기 다른 일부의 깊이는 지지 패턴(SP)이 제거된 상기 일부의 깊이 보다 깊을 수 있다. 즉, 트렌치(TRC) 내에서 복수의 채널홀(CHHa) 및 복수의 제1 워드라인 컷들(WLCa)을 형성하기 위한 이방성 식각에 의해 지지 패턴(SP) 오버 에치될 수 있다.
이후, 도 10을 참조하면, 복수의 제1 채널홀들(CHHa) 및 복수의 제1 워드라인 컷들(WLCa)을 채우는 제2 희생층(210)이 형성될 수 있다. 일 예로, 제2 희생층(210)은 폴리 실리콘 또는 텅스텐(W)을 포함할 수 있다.
이후, 도 11을 참조하면, 하부 희생 구조체(111s, 112s, 113s), 하부 절연막들(110a), 평탄 절연막(50) 및 제2 희생층(210) 상에 상부 희생 구조체(114s, 115s)가 형성시킬 수 있다. 이후, 상부 희생 구조체(114s, 115s)를 관통하는 복수의 제2 채널홀들(CHHb)이 형성될 수 있다. 복수의 제2 채널홀들(CHHb)은 이방성 식각 공정을 통해 상부 희생 구조체(114s, 115s)를 식각하여 형성될 수 있다. 복수의 제2 채널홀들(CHHb)이 형성되는 각 위치는 복수의 제1 채널홀들(CHHa)이 형성된 위치에 각각 중첩할 수 있다. 복수의 제2 채널홀들(CHHb)은 상부 희생 구조체(114s, 115s)를 관통하여 제2 희생층(210)을 노출시킬 수 있다.
명확히 도시하진 않았지만, 이후 복수의 제1 채널홀들(CHHa)을 채우는 제2 희생층(210)이 제거될 수 있다. 제2 희생층(210)은 하부 희생 구조체(111s, 112s, 113s), 상부 희생 구조체(114s, 115s) 및 제1 희생층(220)에 대해 식각 선택성을 갖는 식각 공정으로 제거될 수 있다. 이에 따라, 복수의 제1 채널홀들(CHHa)과 대응되는 위치에 생성된 복수의 제2 채널홀들(CHHb)은 각각 연결될 수 있다.
이후, 도 12를 참조하면, 복수의 제1 채널홀들(CHHa)과 복수의 제2 채널홀들(CHHb)에 데이터 저장 패턴(DSPa), 수직 반도체 패턴(VSP), 절연 패턴(160) 및 도전 패드(150)를 형성시킬 수 있다. 일 실시예로, 데이터 저장 패턴(DSPa), 수직 반도체 패턴(VSP), 절연 패턴(160) 및 도전 패드(150)는 화학 기상 증착(CVD) 또는 원자층 증착(ALD)은 방법을 이용하여 균일한 두께로 대응되는 물질을 증착한 후, 평탄화 공정을 수행함으로써 형성될 수 있다.
이후, 도 13을 참조하면, 상부 희생 구조체(114s, 115s) 상에 캐핑 절연막(120) 형성시킬 수 있다. 이후, 복수의 제2 워드라인 컷들(WLCb)이 형성될 수 있다. 복수의 제2 워드라인 컷들(WLCb)은 캐핑 절연막(120) 및 상부 희생 구조체(114s, 115s)를 관통하고 제거되지 않은 제2 희생층(210)을 제거하는 식각 공정에 의해 형성될 수 있다. 상기 식각 공정은 캐핑 절연막(120), 하부 희생 구조체(111s, 112s, 113s) 및 상부 희생 구조체(114s, 115s)에 대해 식각 선택성을 갖는 식각 공정일 수 있다. 실시예에 따라, 캐핑 절연막(120) 및 상부 희생 구조체(114s, 115s)에 대해 식각 선택성을 갖는 식각 공정을 수행한 후, 제2 희생층(210)에 대해 제거하는 식각 공정이 수행될 수 있다.
복수의 제2 워드라인 컷들(WLCb)이 생성되는 위치는 복수의 제1 워드라인 컷들(WLCa)이 생성되었던 위치와 중첩할 수 있다. 복수의 제2 워드라인 컷들(WLCb)은 제1 희생층(220) 및/또는 지지 패턴(SP)을 노출시킬 수 있다.
이후, 도 14를 참조하면, 복수의 제2 워드라인 컷들(WLCb) 내면 상에 측면 절연 스페이서(SS)를 형성시킬 수 있다. 측면 절연 스페이서(SS)는 복수의 제2 워드라인 컷들(WLCb)의 각각의 일부를 채우고 복수의 제2 워드라인 컷들(WLCb)의 내면을 균일한 두께로 덮도록 형성될 수 있다.
이후, 도 15를 참조하면, 제1 희생층(220)이 제거될 수 있다. 제1 희생층(220)은 기판(10) 및 지지 패턴(SP)에 대해 식각 선택성을 갖는 식각 공정을 통해 제거될 수 있다. 도 14 및 도 15를 참조하면, 실시예에 따라 제1 희생층(220)이 제거될 때, 수직 구조체들(VS) 내에서 데이터 저장 패턴(DSPa)의 바닥부를 이루는 일 부분(171b, 172b, 173b)이 함께 제거되어, 데이터 저장 패턴(DSP)의 형상을 가질 수도 있다.
이후, 도 16을 참조하면, 지지 패턴(SP) 하부에 소스 구조체 물질(SCa)을 형성시킬 수 있다. 일 실시예로 복수의 제2 워드라인 컷들(WLCb)을 통해 소스 구조체 물질(SCa)이 주입될 수 있다. 소스 구조체 물질(SCa)에서 복수의 제2 워드라인 컷들(WLCb)이 형성된 영역과 중첩되는 일부 영역은 노출될 수 있다.
도시하진 않았지만, 실시예에 따라, 소스 구조체 물질(SCa)은 복수의 제2 워드라인 컷들(WLCb) 내면(측벽)을 따라 형성될 수 있고, 소스 구조체 물질(SCa)에서 노출된 일부 영역은 산화될 수도 있다.
이후, 도 16 및 도 17을 참조하면, 소스 구조체 물질(SCa)에서 상기 노출된 일부 영역을 포함하는 영역을 에치 백(Etch Back)을 통해 제거시킬 수 있다. 이후, 에치 백을 통해 노출된 소스 구조체 물질(SCa)의 내면을 소정의 두께로 산화시켜 산화 영역(SCoa)이 형성될 수 있다. 이를 통해, 산화 영역(SCoa)을 포함하는 소스 구조체가 형성될 수 있다.
도시하진 않았지만, 이후, 하부 희생 구조체(111s, 112s, 113s) 및 상부 희생 구조체(114s, 115s)를 각각 하부 전극 구조체(LST) 및 상부 전극 구조체(UST)로 바꾸는 리플레이스먼트 공정이 수행될 수 있다.
도시하진 않았지만, 실시예에 따라, 소스 구조체 물질(SCa)에서 일부 영역이 에치 백(Etch Back)을 통해 제거될 때, 복수의 제2 워드라인 컷들(WLCb) 내측에 질화물이 남을 수도 있다. 여기서 질화물을 제거하기 위한 공정이 수행될 수 있고, 이때 소스 구조체 물질(SCa)에서 산화된 부분(예, 산화 영역(SCoa)을 포함)은 소스 구조체를 외부로부터 보호할 수 있다. 산화 영역(SCoa)은 소스 구조체의 비산화 영역이 노출되는 것을 방지하여 이후의 후속 공정에서도 소스 구조체를 외부로부터 보호할 수 있다.
다음으로, 다른 실시예에 따른 반도체 칩에 대해 설명하기로 한다. 이하, 도 1 내지 도 17과 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 18은 본 개시의 일 실시예에 따른 반도체 칩의 일 부분을 도시한 단면도이다.
도 6, 도 7 및 도 18을 참조하면, 본 실시예에 따른 반도체 칩은 도 7의 실시예 대비, 소스 구조체(SC_1)가 하부 절연막(110a) 및 수직 반도체 패턴(VSP)은 측부(VSPa)에 접하는 점에서 그 차이가 있다.
일 실시예로, 소스 구조체(SC_1)는 지지 패턴(SP) 상에 배치된 하부 절연막들(110a) 중 최하층에 배치된 절연막에 접촉할 수 있다. 일 실시예로, 소스 구조체(SC_1)의 높이는 하부 게이트 전극들(111, 112, 113) 중 최하층에 배치된 전극(예, 셀 게이트 전극(111))의 하면의 높이보다 낮을 수 있다. 즉, 소스 구조체(SC_1)는 하부 게이트 전극들(111, 112, 113)과 비접촉할 수 있다.
일 실시예로, 소스 구조체(SC_1)는 수직 반도체 패턴(VSP)의 바닥부(VSPb) 및 측부(VSPa) 일부와 접촉할 수 있다.
도 19는 본 개시의 일 실시예에 따른 반도체 칩의 일 부분을 도시한 단면도이다.
도 6, 도 7 및 도 19를 참조하면, 본 실시예에 따른 반도체 칩은 도 7의 실시예 대비, 수직 반도체 패턴(VSP_1)에서 바닥부(VSPb)가 생략된 점에서 그 차이가 있다.
일 실시예로, 수직 반도체 패턴(VSP)은 상단 및 하단이 오픈된(opened) 파이프 형태일 수 있다. 이때, (수직 구조체들(VS)과 접촉하는 영역에서) 소스 구조체(SC_1)의 상면의 높이는 지지 패턴(SP)의 상면의 높이보다 높을 수 있다. 다만, 소스 구조체(SC_1)의 상면의 높이는 소거 제어 게이트 전극(112)의 하면의 높이 미만일 수 있다.
이상, 첨부된 도면을 참조하여 본 개시의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 기판 10W: 웰 영역
50: 평탄 절연막 110a: 하부 절연막들
110b: 상부 절연막들 111, 112, 113: 하부 게이트 전극들
114, 115: 상부 게이트 전극들 SC: 소스 구조체
SP: 지지 패턴 VS: 수직 구조체들
DSP: 데이터 저장 패턴

Claims (10)

  1. 기판;
    상기 기판 상에 배치되고, 폴리 실리콘을 포함하는 소스 구조체;
    상기 소스 구조체 상에 배치되고, 폴리 실리콘을 포함하는 지지 패턴;
    상기 지지 패턴 상에 배치되는 전극 구조체; 및
    상기 전극 구조체를 수직으로 관통하는 수직 구조체들을 포함하되,
    상기 전극 구조체는,
    상기 지지 패턴 상에 배치되고, 하부 게이트 전극들 및 하부 절연막들을 포함하는 하부 전극 구조체;
    상기 하부 전극 구조체 상에 배치되는 평탄 절연막; 및
    상기 평탄 절연막 상에 배치되고, 상부 게이트 전극들 및 상부 절연막들을 포함하는 상부 전극 구조체를 포함하고,
    상기 수직 구조체들은 상기 소스 구조체의 상측에서 상기 소스 구조체와 접촉하도록 위치하는 반도체 칩.
  2. 제1 항에 있어서,
    상기 각 수직 구조체는,
    상기 소스 구조체와 접촉하는 수직 반도체 패턴; 및
    상기 수직 반도체 패턴과 상기 전극 구조체 사이에 개재되는 데이터 저장 패턴을 포함하는 반도체 칩.
  3. 제2 항에 있어서,
    상기 수직 반도체 패턴은 상단이 오픈되고 및 하단이 닫힌 컵 형태로서, 측부와 바닥부를 포함하고,
    상기 바닥부는 상기 소스 구조체와 접촉하는 반도체 칩.
  4. 제2 항에 있어서,
    상기 각 수직 구조체는 상기 소스 구조체를 관통하지 않는 반도체 칩.
  5. 제1 항에 있어서,
    상기 전극 구조체를 수직으로 관통하는 더미 수직 구조체를 더 포함하되,
    상기 더미 수직 구조체는 상기 지지 패턴 상에 직접 배치되는 반도체 칩.
  6. 제5 항에 있어서,
    상기 더미 수직 구조체는 상기 지지 패턴을 관통하지 않는 반도체 칩.
  7. 제5 항에 있어서,
    상기 더미 수직 구조체의 깊이는 상기 각 수직 구조체의 깊이보다 깊은 반도체 칩.
  8. 제1 항에 있어서,
    상기 전극 구조체의 양 측에 각각 제공되고, 상기 기판에 접속되는 공통 소스 플러그들을 더 포함하되,
    상기 공통 소스 플러그들은 일부 영역에서 상기 지지 패턴 상에 직접 위치하는 반도체 칩.
  9. 제1 항에 있어서,
    상기 지지 패턴의 에치(Etch) 선택비와 상기 소스 구조체의 에치 선택비는 다른 반도체 칩.
  10. 데이터가 저장되는 셀들이 배치되는 셀 어레이 영역, 및 상기 셀 어레이 영역에 전기적 신호를 제공하기 위한 주변 회로가 배치되는 연결 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 폴리 실리콘을 포함하는 소스 구조체;
    상기 소스 구조체 상에 배치되고, 폴리 실리콘을 포함하는 지지 패턴;
    상기 지지 패턴 상에 배치되는 전극 구조체; 및
    상기 전극 구조체를 수직으로 관통하고, 상기 소스 구조체에 접촉하는 수직 구조체들을 포함하되,
    상기 전극 구조체는,
    상기 지지 패턴 상에 배치되고, 하부 게이트 전극들 및 하부 절연막들을 포함하는 하부 전극 구조체;
    상기 하부 전극 구조체 상에 배치되는 평탄 절연막; 및
    상기 평탄 절연막 상에 배치되고, 상부 게이트 전극들 및 상부 절연막들을 포함하는 상부 전극 구조체를 포함하고,
    상기 기판의 상면은 상기 셀 어레이 영역에서 평평한 반도체 칩.
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