CN112786566A - 半导体存储器装置和该半导体存储器装置的制造方法 - Google Patents

半导体存储器装置和该半导体存储器装置的制造方法 Download PDF

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Abstract

一种半导体存储器装置和该半导体存储器装置的制造方法。该半导体存储器装置包括：基板，其包括外围电路；栅极层叠结构，其设置在基板上并且包括单元阵列区域以及从单元阵列区域延伸的阶梯区域；沟道结构，其穿过栅极层叠结构的单元阵列区域；存储器层，其围绕沟道结构的侧壁；第一接触插塞，其穿过栅极层叠结构的阶梯区域；以及绝缘结构，其围绕第一接触插塞的侧壁，以使第一接触插塞与栅极层叠结构绝缘。

Description

半导体存储器装置和该半导体存储器装置的制造方法
技术领域
各种实施方式总体涉及一种半导体存储器装置和该半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和该三维半导体存储器装置的制造方 法。
背景技术
一种半导体存储器装置可以包括存储器单元阵列以及联接到存储器单元阵列的外围电路。存储器单元阵列可以包括多个存储器单元，并且外围电路可以被配置成执 行存储器单元的各种操作。
多个存储器单元可以三维地布置，以形成三维半导体存储器装置。在三维半导体存储器装置中，存储器单元的栅极可以联接到层叠在基板上的多条字线。为了提高三 维半导体存储器装置的集成密度，可以增加层叠在彼此的顶部的字线的数量。层叠在 彼此的顶部的字线越多，半导体存储器装置的制造工艺就可能变得越复杂。
发明内容
根据一个实施方式，一种半导体存储器装置可以包括：基板，其包括外围电路； 栅极层叠结构，其设置在基板上并且包括单元阵列区域以及从单元阵列区域延伸的阶 梯区域；沟道结构，其穿过栅极层叠结构的单元阵列区域；存储器层，其围绕沟道结 构的侧壁；第一接触插塞，其穿过栅极层叠结构的阶梯区域；以及绝缘结构，其围绕 第一接触插塞的侧壁，以使第一接触插塞与栅极层叠结构绝缘。
根据一个实施方式，一种制造半导体存储器装置的方法可以包括以下步骤：形成初步结构，该初步结构包括通过绝缘层彼此分开的第一半导体图案和第二半导体图案； 在初步结构上形成层叠结构，该层叠结构包括交替层叠在彼此之上的层间绝缘层和牺 牲层；形成穿过层叠结构的沟道孔和第一接触孔；在沟道孔和第一接触孔中的每一个 的表面上形成存储器层；用沟道结构填充沟道孔；在第一接触孔中形成第一接触插塞； 以及用导电图案代替牺牲层。沟道孔可以与第一半导体图案交叠，并且第一接触孔可 以与第二半导体图案交叠。第一接触插塞可以穿过第一接触孔中的存储器层和第二半 导体图案。导电图案可以围绕沟道结构和第一接触插塞，并使存储器层插置在每一个 导电图案与沟道结构和第一接触插塞中的每一个之间。
附图说明
图1是示出根据一个实施方式的半导体存储器装置的配置的示意图；
图2是示出根据一个实施方式的半导体存储器装置的单元阵列区域和阶梯区域的图；
图3A至图3C是沿图2所示的线I-I’、II-II’和III-III’截取的截面图；
图4是示出根据一个实施方式的半导体存储器装置的一部分的截面图；
图5A是示出根据一个实施方式的存储器串的图，并且图5B是示出根据一个实 施方式的存储器层的图；
图6是示出根据一个实施方式的半导体存储器装置的下部结构的截面图；
图7是示意性示出根据一个实施方式的制造半导体存储器装置的方法的流程图；
图8A至图8C是示出关于图7所示的步骤ST1的一个实施方式的截面图；
图9A至图9J是示出关于图7所示的步骤ST3的一个实施方式的截面图；
图10A至图10K是示出关于图7所示的步骤ST5的一个实施方式的截面图；
图11A至图11C是示出关于图7所示的步骤ST7的一个实施方式的截面图；
图12A、图12B、图13、图14A和图14B是示出关于在图7所示的步骤ST7之 后执行的工艺的一个实施方式的截面图；
图15是示出根据一个实施方式的存储器系统的配置的框图；以及
图16是示出根据一个实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体结构描述或功能描述仅是例示性的，以用于描述根据本公开的构思的实施方式。实施方式可以以各种形式实现，并且不应被解释为限于本文阐述的实 施方式。
各种实施方式涉及能够简化半导体存储器装置的制造工艺的一种半导体存储器装置和该半导体存储器装置的制造方法。
图1是示出根据一个实施方式的半导体存储器装置的配置的示意图。
参照图1，半导体存储器装置可以包括设置在图6所示的基板201上的外围电路 和存储器单元阵列，基板201包括第一区域A1和第二区域A2。可以将第一区域A1 定义为与形成存储器单元阵列的栅极层叠结构GST交叠的区域。可以将第二区域A2 定义为不与栅极层叠结构GST交叠的区域。
尽管图1中未示出，但是外围电路可以包括行解码器、页缓冲器、控制逻辑等。 行解码器、页缓冲器和控制逻辑可以包括晶体管TR。外围电路中包括的晶体管TR 中的第一组晶体管可以设置在基板的第二区域A2中。外围电路中包括的晶体管TR 中的第二组晶体管可以设置在基板的第一区域A1中，并且可以与栅极层叠结构GST 交叠。每一个晶体管TR的栅极213可以设置在基板中限定的有源区ACT中。图6 所示的用作每一个晶体管TR的源极和漏极的结JN可以在栅极213的相对两侧形成 在有源区ACT中。
栅极层叠结构GST可以通过狭缝SI而彼此隔开。每一个栅极层叠结构GST可 以包括单元阵列区域CAR和阶梯区域STA。阶梯区域STA可以从单元阵列区域CAR 延伸。根据一个实施方式，每一个栅极层叠结构GST可以包括两个或更多个单元阵 列区域CAR和设置在相邻单元阵列区域CAR之间的阶梯结构STA。然而，实施方 式不限于此。例如，每一个栅极层叠结构GST的阶梯结构STA可以设置在对应于该 阶梯结构STA的栅极层叠结构GST的边缘。
阶梯结构STA可以包括第一接触区域CA1和第二接触区域CA2。栅极层叠结构 GST的阶梯结构可以联接到图2所示的栅极接触插塞GCT，该栅极接触插塞GCT设 置在对应于该阶梯结构的第一接触区域CA1中。栅极层叠结构GST的阶梯结构可以 被图2所示的第一接触插塞PCT1穿透，该第一接触插塞PCT1设置在对应于该阶梯 结构的第二接触区域CA2中。
单元阵列区域CAR可以包括联接到存储器串的图5A所示的多条字线WL和图 5A所示的选择线SSL和DSL。存储器串可以联接到设置在栅极层叠结构GST上的 位线BL。
根据一个实施方式，设置在第二区域A2中的晶体管TR可以与设置在与栅极层 叠结构GST相同的水平的虚设层叠结构交叠。根据一个实施方式，可以省略虚设层 叠结构。
图2是示出根据一个实施方式的半导体存储器装置的单元阵列区域CAR和阶梯 区域STA的图。
参照图2，沟道结构CH可以穿透栅极层叠结构GST的单元阵列区域CAR。栅 极层叠结构GST的单元阵列区域CAR可以在第一方向D1和第二方向D2上延伸。 沟道结构CH可以在与在第一方向D1和第二方向D2上延伸的平面正交的第三方向 D3上延伸。根据一个实施方式，第一方向D1、第二方向D2和第三方向D3可以对 应于笛卡尔坐标系的x轴、y轴和z轴。
存储器层81可以围绕每一个沟道结构CH的侧壁。沟道结构CH可以设置在对 应于沟道结构的栅极层叠结构GST中。沟道结构CH可以布置成之字形。沟道结构 的阵列不限于此。在一个实施方式中，沟道结构CH的阵列可以形成矩阵结构。每一 个沟道结构CH可以具有包括但不限于圆形、椭圆形、多边形或正方形的各种截面形 状中的一种。
沟道结构CH可以布置在形成于栅极层叠结构GST中的上狭缝USI的相对两侧。 上狭缝USI和狭缝SI可以在第一方向D1和第三方向D3上延伸。
栅极层叠结构GST的阶梯结构STA可包括联接到栅极接触插塞GCT的第一接 触区域CA1和被第一接触插塞PCT1穿透的第二接触区域CA2，如参照图1所述。 半导体存储器装置还可以包括穿过栅极层叠结构GST的阶梯区域STA的支撑柱SP。
栅极接触插塞GCT、支撑柱SP和第一接触插塞PCT1中的每一个可以具有包括 但不限于椭圆形、多边形或正方形的各种截面形状中的一种。栅极接触插塞GCT、 支撑柱SP和第一接触插塞PCT1的布置不限于图2所示的实施方式，而是可以进行 各种改变。在沿第一方向D1和第二方向D2延伸的平面中，支撑柱SP和第一接触插 塞PCT1中的每一个的面积可以大于每一个沟道结构CH的面积。
栅极接触插塞GCT可以与阶梯区域STA交叠，并且可以在第三方向D3上延伸。 第一绝缘结构IS1可以围绕每一个第一接触插塞PCT1的侧壁。每一个第一接触插塞 PCT1可以通过第一绝缘结构IS1与栅极层叠结构GST绝缘。第一虚设存储器层81d1 可以围绕每一个支撑柱SP的侧壁。第一虚设存储器层81d1可以与存储器层81包括 相同的材料。
图3A至图3C是沿图2所示的线I-I’、II-II’和III-III’截取的截面图。
参照图3A至图3C，栅极层叠结构GST可以包括交替层叠在彼此之上的层间绝 缘层41和63与导电图案CP1至CPn，其中n是自然数。导电图案CP1至CPn可以 层叠成通过设置在其间的层间绝缘层41或63而在第三方向D3上彼此隔开。导电图 案CP1至CPn可以包括各种导电材料，例如掺杂半导体、金属和导电金属氮化物。 导电图案CP1至CPn中的每一个可以包括一种导电材料或者两种或更多种导电材料。 层间绝缘层41和63可以包括氧化硅层。
穿过栅极层叠结构GST的每一个沟道结构CH可以通过存储器层81与导电图案 CP1至CPn隔开。穿过栅极层叠结构GST的每一个支撑柱SP可以通过第一虚设存 储器层81d1与导电图案CP1至CPn隔开。
每一个支撑柱SP可以包括与每一个沟道结构CH的材料相同的材料。根据一个 实施方式，沟道结构CH和支撑柱SP中的每一个可以包括沟道层83、芯绝缘图案85 和封盖图案(capping pattern)91。沟道层83可以形成在对应于沟道层83的存储器 层81或第一虚设存储器层81d1上，并且可以包括半导体材料。例如，沟道层83可 以包括硅。每一个沟道结构CH的沟道层83可以用作存储器串的沟道。芯绝缘图案 85和封盖图案91可以填充沟道层83的中央区域。芯绝缘图案85可以包括氧化物。 封盖图案91可以设置在芯绝缘图案85上，并且可以具有被沟道层83的上端围绕的 侧壁。封盖图案91可以包括掺杂半导体层，该掺杂半导体层包括n型杂质和p型杂 质中的至少一种。例如，封盖图案91可以包括掺杂硅层。根据一个实施方式，可以 省略芯绝缘图案85，并且沟道层83可以填充对应于沟道层83的存储器层81或第一 虚设存储器层81d1的中央区域。
一个栅极层叠结构GST可以通过狭缝SI和与其相邻的另一栅极层叠结构GST 隔开。在第三方向D3上，穿过栅极层叠结构GST的上部的上狭缝USI的深度可以 小于狭缝SI的深度。根据一个实施方式，上狭缝USI可以足够深，以穿过导电图案 CP1至CPn中的至少最上面的导电图案CPn。然而，实施方式不限于此。例如，上 狭缝USI可以穿过相继设置在第n导电图案CPn之下的一个或更多个导电图案。可 以将被上狭缝USI穿透的导电图案(例如，CPn)分成选择线。用作图5A所示的字 线WL的导电图案可以不被上狭缝USI穿透。
第一接触插塞PCT1可以穿过栅极层叠结构GST的阶梯结构。围绕每一个第一 接触插塞PCT1的第一绝缘结构IS1可以包括第二虚设存储器层81d2，该第二虚设存 储器层81d2与存储器层81包括相同的材料。第一绝缘结构IS1还可以包括设置在第 二虚设存储器层81d2和对应于第二虚设存储器层81d2的第一接触插塞PCT1之间的 氧化物层95。
沟道结构CH、支撑柱SP和第一接触插塞PCT1中的每一个可以形成在穿过栅极 层叠结构GST的孔中。根据一个实施方式，孔可以具有其中下部孔和上部孔联接在 一起的结构。可以将下部孔定义为穿过形成栅极层叠结构GST的下部的第一层叠结 构G1的部分，并且可以将上部孔定义为穿过形成栅极层叠结构GST的上部的第二层 叠结构G2的部分。层间绝缘层41和63可以分为被包括在第一层叠结构G1中的第 一层间绝缘层41和被包括在第二层叠结构G2中的第二层间绝缘层63。导电图案CP1 至CPn可以包括第一层叠结构G1中所包括的第一组导电图案(CP1至CPk)和第二 层叠结构G2中所包括的第二组导电图案(CPk+1至CPn)，其中k是小于n的自然数。 下部孔可以足够深以穿过第一层叠结构G1，并且上部孔可以足够深以穿过第二层叠 结构G2。用于形成下部孔和上部孔中的每一个的蚀刻工艺可以比用于形成具有穿过 第一层叠结构G1和第二层叠结构G2两者的深度的孔的蚀刻工艺更容易。当如上所 述分别形成下部孔和上部孔时，可以在下部孔和上部孔之间的边界处限定底切区域 (undercut region)。实施方式不限于将底切区域限定在下部孔和上部孔之间的边界处 的结构，并且沟道结构CH、支撑柱SP和第一接触插塞PCT1中的每一个的侧壁可以 是基本平坦的。
栅极层叠结构GST的导电图案CP1至CPn可以联接到栅极接触插塞GCT。栅极 接触插塞GCT可以分别联接到导电图案CP1至CPn的形成阶梯结构的部分，并且可 以在第三方向D3上延伸。
由阶梯结构限定的隆起(rise)可以由间隙填充绝缘结构覆盖。间隙填充绝缘结构可以包括覆盖由第一层叠结构G1限定的隆起的第一间隙填充绝缘层50和覆盖由 第二层叠结构G2限定的隆起的第二间隙填充绝缘层68。间隙填充绝缘结构和栅极层 叠结构GST可以由上绝缘层99覆盖。沟道结构CH可以延伸穿过上绝缘层99。支撑 柱SP、栅极接触插塞GCT和第一接触插塞PCT1中的每一个可以穿过上绝缘层99 以及间隙填充绝缘结构的第一间隙填充绝缘层50和第二间隙填充绝缘层68。
栅极层叠结构GST可以设置在通过绝缘层35彼此分开的半导体图案20A和20B 上。半导体图案20A和20B可以包括第一半导体图案20A和第二半导体图案20B。
第一半导体图案20A和第二半导体图案20B中的每一个可以包括第一半导体层 21和第二半导体层29。第二半导体层29可以与第一半导体层21隔开，并且可以沿 栅极层叠结构GST的底面延伸。第一半导体图案20A可以包括对应于第一半导体图 案20A的设置在第一半导体层21和第二半导体层29之间的沟道联接图案121，并且 每一个第二半导体图案20B可以包括设置在第一半导体层21和第二半导体层29之 间的牺牲层叠结构SA。牺牲层叠结构SA可以包括顺序地层叠在第一半导体层21上 的第一保护层23、牺牲层25和第二保护层27。
第一半导体层21和沟道联接图案121可以包括n型或p型杂质。根据一个实施 方式，包括n型杂质的沟道联接图案121和第一半导体层21可以用于通过使用栅致 漏极泄漏(gate induced drain leakage，GIDL)来执行擦除操作的GIDL擦除方法。根 据一个实施方式，包括p型杂质的沟道联接图案121和第一半导体层21可以用于通 过供应空穴孔来执行擦除操作的阱擦除方法。第二半导体层29可以是未掺杂半导体 层或者与第一半导体层21和沟道联接图案121包括相同类型的杂质的掺杂半导体层。 牺牲层25可以包括与第一保护层23和第二保护层27具有不同的蚀刻速率的材料， 以选择性地蚀刻牺牲层25。例如，牺牲层25可以包括未掺杂硅层。第一保护层23 和第二保护层27中的每一层可以包括氧化物层。
第一半导体图案20A可以延伸为与狭缝SI和沟道结构CH交叠。狭缝SI可以 穿过第一半导体图案20A的第二半导体层29。可以在狭缝SI和第一半导体图案20A 之间形成氧化物层125。
第一半导体图案20A可以延伸为与支撑柱SP交叠。第一半导体图案20A可以与 阶梯结构的被支撑柱SP穿透的部分交叠。
沟道结构CH和支撑柱SP可以延伸到第一半导体图案20A中。根据一个实施方 式，沟道结构CH和支撑柱SP可以延伸到第一半导体图案20A的第一半导体层21 中。
可以将存储器层81划分成第一存储器图案P1和第二存储器图案P2。第一存储 器图案P1可以设置在对应于第一存储器图案P1的沟道结构CH和第一半导体图案 20A的第一半导体层21之间，并且第二存储器图案P2可以设置在对应于第二存储器 图案P2的沟道结构CH和栅极层叠结构GST之间。
可以将第一虚设存储器层81d1划分成第一虚设图案P1d和第二虚设图案P2d。 第一虚设图案P1d可以设置在对应于第一虚设图案P1d的支撑柱SP和第一半导体图 案20A的第一半导体层21之间，并且第二虚设图案P2d可以设置在对应于第二虚设 图案P2d的支撑柱SP和栅极层叠结构GST之间。
第一半导体图案20A的第一半导体层21可以围绕每一个沟道结构CH的下部和 每一个支撑柱SP的下部。第一半导体图案20A的第二半导体层29可以沿栅极层叠 结构GST的底面延伸，以围绕沟道结构CH和支撑柱SP。沟道联接图案121可以在 第一存储器图案P1和第二存储器图案P2之间延伸，以接触沟道结构CH。沟道联接 图案121可以在第一虚设图案P1d和第二虚设图案P2d之间延伸，以接触支撑柱SP。
第一接触插塞PCT1可以穿透第二半导体图案20B。每一个第二半导体图案20B 的宽度可以大于第一接触插塞PCT1的宽度。每一个第二半导体图案20B的第一半导 体层21、第一保护层23、牺牲层25、第二保护层27和第二半导体层29可以围绕第 一接触插塞PCT1。每一个第一接触插塞PCT1可以穿过第一绝缘结构IS1，并且可以 比第一绝缘结构IS1延伸得更远。
可以在第一半导体图案20A的侧壁上形成第一垂直掺杂半导体图案31A，并且 可以在每一个第二半导体图案20B的侧壁上形成第二垂直掺杂半导体图案31B。第一 垂直掺杂半导体图案31A和第二垂直掺杂半导体图案31B可以包括n型或p型杂质。 根据一个实施方式，第一垂直掺杂半导体图案31A和第二垂直掺杂半导体图案31B 可以与第一半导体层21包括相同类型的杂质。
半导体图案20A和20B可以设置在被下接触插塞11A和11B穿透的下绝缘层10 上。下接触插塞11A和11B可以包括联接到第一半导体图案20A的第一下接触插塞 11A和联接到第一接触插塞PCT1的第二下接触插塞11B。
第一半导体图案20A和第一垂直掺杂半导体图案31A可以与第一下接触插塞 11A交叠，并且每一个第一接触插塞PCT1和每一个第二半导体图案20B可以与第二 下接触插塞11B交叠。每一个第一接触插塞PCT1可以穿过第二半导体图案20B以 接触第二下接触插塞11B。
图4是示出根据一个实施方式的半导体存储器装置的一部分的截面图。图4所示的半导体存储器装置的部分可以与图1所示的第二区域A2交叠。
参照图4，参照图3A至图3C描述的下绝缘层10和绝缘层35可以延伸为与参 照图1描述的第二区域A2交叠。
穿过下绝缘层10的下接触插塞还可以包括第三下接触插塞11C。通过绝缘层35 划分的半导体图案还可以包括第三半导体图案20C。
第三半导体图案20C可以与图3B所示的第二半导体图案20B包括相同的材料。 第三半导体图案20C可以包括顺序地层叠在彼此之上的第一半导体层21、第一保护 层23、牺牲层25、第二保护层27和第二半导体层29。第三半导体图案20C可以与 第三下接触插塞11C交叠。第三垂直掺杂半导体图案31C可以形成在第三半导体图 案20C的侧壁上。第三垂直掺杂半导体图案31C可以与第一半导体层21包括相同类 型的杂质。
第三半导体图案20C和第三垂直掺杂半导体图案31C可以由虚设层叠结构DST 覆盖。虚设层叠结构DST可以包括交替层叠在第三半导体图案20C和第三垂直掺杂 半导体图案31C上的虚设层间绝缘层41d和63d与牺牲层43和61。虚设层间绝缘层 41d和63d可以与参照图3A至3C描述的层间绝缘层41和63包括相同的材料，并 且虚设层间绝缘层41d可以设置在与层间绝缘层41相同的水平，虚设层间绝缘层63d 可以设置在与层间绝缘层63相同的水平。牺牲层43和61可以分别设置在与参照图 3A至图3C描述的导电图案CP1至CPn相同的水平。牺牲层43和61可以包括与虚 设层间绝缘层41d和63d具有不同的蚀刻速率的材料，以选择性地蚀刻牺牲层43和 61。例如，牺牲层43和61中的每一个可以包括氮化物层。
第二接触插塞PCT2可以穿透虚设层叠结构DST和第三半导体图案20C。第二 接触插塞PCT2可以延伸为接触第三下接触插塞11C。
第二绝缘结构IS2可以围绕第二接触插塞PCT2的侧壁。第二绝缘结构IS2可以 与参照图3B描述的第一绝缘结构IS1包括相同的材料。根据一个实施方式，第二绝 缘结构IS2可以包括与图3A和图3B所示的存储器层81具有相同材料的第三虚设存 储器层81d3，以及设置在第三虚设存储器层81d3和第二接触插塞PCT2之间的氧化 物层95。
第二接触插塞PCT2可以形成在穿过虚设层叠结构DST的孔中。可以通过穿过 形成虚设层叠结构DST的下部的下部层叠结构40的下部孔的形成工艺以及通过穿过 形成虚设层叠结构DST的上部的上部层叠结构60的上部孔的形成工艺来形成该孔。 根据该实施方式，可以在下部孔和上部孔之间的边界处限定底切区域。实施方式不限 于底切区域限定在下部孔和上部孔之间的边界处的结构，并且第二接触插塞PCT2的 侧壁可以是基本平坦的。实施方式不限于通过下部孔的形成工艺和上部孔的形成工艺 来制造孔的方法。
参照图3A至图3C描述的上绝缘层99可以延伸为覆盖虚设层叠结构DST，并且 可以由第二接触插塞PCT2穿透。第三半导体图案20C的宽度可以大于第二接触插塞 PCT2的宽度。
图3A至图3C和图4所示的第一下接触插塞11A、第二下接触插塞11B和第三 下接触插塞11C以及第一接触插塞PCT1和第二接触插塞PCT2可以包括能够传输电 信号的各种导电材料。
图5A是示出根据一个实施方式的存储器串的图，并且图5B是示出根据一个实 施方式的存储器层的图。
参照图5A，存储器串可以联接到多条字线WL以及选择线SSL和DSL。选择线 SSL和DSL可以包括至少一条源极选择线SSL和至少一条漏极选择线DSL。字线 WL可以设置在源极选择线SSL和漏极选择线DSL之间。源极选择线SSL可以联接 到源极选择晶体管的栅极，漏极选择线DSL可以联接到漏极选择晶体管的栅极，并 且字线WL可以联接到存储器单元的栅极。
参照图3A至图3C描述的导电图案CP1至CPn可以形成源极选择线SSL、字线 WL和漏极选择线DSL。根据一个实施方式，在导电图案CP1至CPn中，与第一半 导体图案20A相邻的第一导电图案CP1可以用作源极选择线SSL，并且设置为距离 第一半导体图案20A最远的第n导电图案CPn可以用作漏极选择线DSL。源极选择 线SSL和漏极选择线DSL之间的导电图案可以用作字线WL。根据一个实施方式， 相继设置在第一导电图案CP1之上的一个或更多个导电图案可以用作另一源极选择 线，并且相继设置在第n导电图案CPn之下的一个或更多个导电图案可以用作另一 漏极选择线。
根据上述结构，可以在漏极选择线DSL和沟道结构CH的交叉点形成漏极选择 晶体管，可以在源极选择线SSL和沟道结构CH的交叉点形成源极选择晶体管，并且 可以在字线WL和沟道结构CH的交叉点形成存储器单元。存储器单元可以通过沟道 结构CH的沟道层83而串联联接在源极选择晶体管和漏极选择晶体管之间。源极选 择晶体管可以通过沟道层83联接到第一半导体图案20A的沟道联接图案121。沟道 结构CH的封盖图案91可以用作漏极选择晶体管的结。
存储器层81可以在第一半导体图案20A的第一半导体层21和第二半导体层29 中的每一个与沟道结构CH之间延伸。如图5B所示，存储器层81的第一存储器图案 P1和第二存储器图案P2中的每一个可以包括隧穿绝缘层TI、数据存储层DL和阻挡 绝缘层BI。
图5B示出了围绕沟道层83的存储器层81的截面。
参照图5B，存储器层81的中央区域可以填充有图5A所示的沟道层83、芯绝缘 图案85和封盖图案91。存储器层81的隧穿绝缘层TI可以围绕沟道层83，存储器层 81的数据存储层DL可以围绕隧穿绝缘层TI，并且存储器层81的阻挡绝缘层BI可 以围绕数据存储层DL。
数据存储层DL可以包括能够存储通过使用福勒-诺德海姆隧穿 (Fowler-Nordheim tunneling)改变的数据的材料层。数据存储层DL可以包括各种材 料，例如电荷俘获层。电荷俘获层可以包括氮化物层。实施方式不限于此，并且数据 存储层DL可以包括相变材料或纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的 氧化物层。隧穿绝缘层TI可以包括实现电荷隧穿的氧化硅层。
图3A所示的第一虚设存储器层81d1、图3B所示的第二虚设存储器层81d2和 图4所示的第三虚设存储器层81d3中的每一个可以包括与上述隧穿绝缘层TI、数据 存储层DL和阻挡绝缘层BI相同的材料层。
图6是示出根据一个实施方式的半导体存储器装置的下部结构LS的截面图。
参照图6，下部结构LS可以设置在包括第一区域A1和第二区域A2的基板201 与被第一下接触插塞11A、第二下接触插塞11B和第三下接触插塞11C穿透的下部 绝缘层10之间。
下部结构LS可以包括多个晶体管TR、放电杂质区DCI和互连结构221。多个 晶体管TR可以形成在有源区上。有源区和放电杂质区DCI可以通过形成在基板201 中的隔离层203而彼此分离。互连结构221可以连接到晶体管TR和放电杂质区DCI。 放电杂质区DCI和晶体管TR可以由其中层叠两个或更多个绝缘层的绝缘层层叠结构 220覆盖，并且互连结构221可以穿过绝缘层层叠结构220。
放电杂质区DCI可以形成在基板201中。放电杂质区DCI可以经由对应于放电 杂质区DCI的互连结构221而连接到第一下接触插塞11A。可以设置放电杂质区DCI 来使累积在第一半导体图案20A中的电荷放电。
每一个晶体管TR可以包括栅极绝缘层211、栅极213和结JN。每一个晶体管 TR的栅极绝缘层211和栅极213可以层叠在有源区上。可以通过将n型或p型杂质 注入到在对应栅极213的相对两侧突出的有源区中来形成晶体管TR的结JN。
穿过栅极层叠结构GST的阶梯区域STA的每一个第一接触插塞PCT1可以经由 第二下接触插塞11B和互连结构221而连接到晶体管TR。
晶体管TR中的设置在第二区域A2中的晶体管可以经由对应于设置在第二区域 A2中的晶体管的互连结构221和第三下接触插塞11C而连接到穿过虚设层叠结构 DST的第二接触插塞PCT2。
图7是示意性示出根据一个实施方式的制造半导体存储器装置的方法的流程图。
参照图7，制造半导体存储器装置的方法可以包括形成初步结构的步骤ST1、形 成层叠结构的步骤ST3、形成沟道结构、支撑柱和接触插塞的步骤ST5以及形成沟道 联接图案的步骤ST7。
可以在执行步骤ST1之前形成包括下部结构和下接触插塞的基板。下部结构可 以包括参照图6描述的下部结构LS，并且下接触插塞可包括参照图3A至图3C、图 4和图6描述的第一下接触插塞11A、第二下接触插塞11B和第三下接触插塞11C。 在步骤ST1，可以在包括下部结构和下接触插塞的基板上形成初步结构。
在步骤ST3，层叠结构可以被形成为具有阶梯结构，并且可以被沟道孔、虚设孔 和接触孔穿透。根据一个实施方式，步骤ST3可以包括形成第一阶梯结构和形成第 二阶梯结构，第一阶梯结构形成层叠结构的下部，第二阶梯结构形成层叠结构的上部。 然而，实施方式不限于此。根据一个实施方式，步骤ST3可以包括层叠与目标层叠 结构的高度一样高的多个材料层，并且通过蚀刻该多个材料层来形成阶梯结构。
步骤ST5可以包括在沟道孔、虚设孔和接触孔中的每一个的侧壁上形成存储器层，分别在沟道孔和虚设孔中形成沟道结构和支撑柱，以及在接触孔中形成接触插塞。 因此，沟道结构、支撑柱和接触插塞中的每一个都可以被存储器层围绕。
步骤ST7可以包括部分地暴露沟道结构的侧壁，并且形成接触沟道结构的暴露 侧壁的沟道联接图案。
在下文中，参照图8A至图8C、图9A至图9J、图10A至图10K、图11A至图 11C、图12A、图12B、图13、图14A和图14B来描述根据一个实施方式的制造半 导体存储器装置的方法。下面的图是根据制造步骤的结构的截面图。下面的图是沿线I-I’、线II-II’和线III-III’截取并且对应于第二区域A2的截面图。下面的附图示出了 关于制造包括图3A至图3C和图4所示的结构的半导体存储器装置的方法的一个实 施方式。
图8A至图8C是示出关于图7所示的步骤ST1的一个实施方式的截面图。
参照图8A，在执行步骤ST1之前，穿过下绝缘层300的下接触插塞311A、311B 和311C可以形成在包括图6所示的下部结构LS的基板201上。下接触插塞311A、 311B和311C可以包括能够传输电信号的各种导电材料。
下接触插塞311A、311B和311C可以包括第一下接触插塞311A、第二下接触插 塞311B和第三下接触插塞311C。第一下接触插塞311A可以连接到图6所示的放电 杂质区DCI。第二下接触插塞311B和第三下接触插塞311C可以分别连接到图6所 示的外围电路的晶体管TR中的对应晶体管。
参照图8B，步骤ST1可以包括形成彼此分离的初步第一半导体图案320A1、第 二半导体图案320B和第三半导体图案320C。
初步第一半导体图案320A1可以与第一下接触插塞311A交叠，第二半导体图案320B可以与第二下接触插塞311B交叠，并且第三半导体图案320C可以与第三下接 触插塞311C交叠。初步第一半导体图案320A1的边缘可以与第一下接触插塞311A 交叠。第二半导体图案320B的宽度可以大于第二下接触插塞311B的宽度，并且第 二半导体图案320B可以向第二下接触插塞311B的相对两侧突出。第三半导体图案 320C的宽度可以大于第三下接触插塞311C的宽度，并且第三半导体图案320C可以 向第三下接触插塞311C的相对两侧突出。
形成初步第一半导体图案320A1、第二半导体图案320B和第三半导体图案320C 的步骤可以包括：在下绝缘层300上顺序地层叠第一半导体层321、牺牲层叠结构305 和第二半导体层329，以覆盖第一下接触插塞311A、第二下接触插塞311B和第三下 接触插塞311C；以及蚀刻第一半导体层321、牺牲层叠结构305和第二半导体层329。
第一半导体层321可以包括n型或p型杂质。牺牲层叠结构305可以包括顺序地 层叠在彼此之上的第一保护层323、牺牲层325和第二保护层327。牺牲层325可以 包括与第一保护层323和第二保护层327具有不同的蚀刻速率的材料，以选择性地蚀 刻牺牲层325，并且第一保护层323和第二保护层327可以包括在牺牲层325被蚀刻 时能够保护第一半导体层321和第二半导体层329的材料。例如，牺牲层325可以包 括未掺杂的硅层。第一保护层323和第二保护层327中的每一个可以包括氧化物层。 第二半导体层329可以包括未掺杂的半导体层或包括n型或p型杂质的掺杂半导体层。 可以省略第一保护层323、第二保护层327和第二半导体层329中的至少一个。
参照图8C，步骤ST1可以包括分别在初步第一半导体图案320A1、第二半导体 图案320B和第三半导体图案320C的侧壁上形成第一垂直掺杂半导体图案331A、第 二垂直掺杂半导体图案331B和第三垂直掺杂半导体图案331C。第一垂直掺杂半导体 图案331A、第二垂直掺杂半导体图案331B和第三垂直掺杂半导体图案331C可以与 参照图8B描述的第一半导体层321包括相同的杂质。
步骤ST1可以包括用绝缘层335填充初步第一半导体图案320A1、第二半导体 图案320B和第三半导体图案320C之间的空间。
可以通过以上参照图8A至图8C描述的工艺来形成包括分别与第一下接触插塞311A、第二下接触插塞311B和第三下接触插塞311C交叠并且通过绝缘层335彼此 分离的初步第一半导体图案320A1、第二半导体图案320B和第三半导体图案320C 的初步结构。
图9A至图9J是示出关于图7所示的步骤ST3的一个实施方式的截面图。
参照图9A，步骤ST3可以包括在初步结构上形成第一层叠结构340。第一层叠 结构340可以包括交替层叠在彼此之上的第一层间绝缘层341和第一牺牲层343。第 一层间绝缘层341可以包括第一材料层，并且第一牺牲层343可以包括第二材料层。 第二材料层可以包括与第一材料层具有不同的蚀刻速率的绝缘材料，以选择性地蚀刻 第二材料层。例如，第一材料层可以包括氧化物层，并且第二材料层可以包括氮化物 层。
参照图9B，步骤ST3可以包括蚀刻第一层叠结构340以形成第一阶梯结构SW1。
参照图9C，步骤ST3可以包括形成覆盖图9B所示的第一阶梯结构SW1的第一 间隙填充绝缘层350。由第一阶梯结构SW1限定的隆起可以被第一间隙填充绝缘层 350覆盖。
参照图9D，步骤ST3可以包括形成下部孔351A至351D。下部孔351A至351D 可以同时形成。下部孔351A至351D可以包括第一下部孔351A、第二下部孔351B、 第三下部孔351C和第四下部孔351D。
第一下部孔351A可以穿过第一层叠结构340，并且可以延伸到初步第一半导体 图案320A1中。第一下部孔351A可以穿过初步第一半导体图案320A1的第二半导 体层329、第二保护层327、牺牲层325和第一保护层323，并且可以延伸到第一半 导体层321中。
第二下部孔351B可以穿过覆盖图9B所示的第一阶梯结构SW1的第一间隙填充 绝缘层350和第一间隙填充绝缘层350之下的第一阶梯结构SW1，或者可以穿过第 一层叠结构340的与第一阶梯结构SW1相邻的部分。第二下部孔351B可以穿过初 步第一半导体图案320A1的第二半导体层329、第二保护层327、牺牲层325和第一 保护层323，并且可以延伸到第一半导体层321中。
第三下部孔351C可以穿过第一层叠结构340的与第二半导体图案320B交叠的 部分。第三下部孔351C可以穿过图9B所示的第一阶梯结构SW1的一部分和第一阶 梯结构SW1的该部分上的第一间隙填充绝缘层350。第三下部孔351C可以穿过第二 半导体图案320B的第二半导体层329、第二保护层327、牺牲层325和第一保护层 323，并且可以延伸到第一半导体层321中。第三下部孔351C的宽度可以小于第二 半导体图案320B的宽度。
第四下部孔351D可以穿过第一层叠结构340的与第三半导体图案320C交叠的 部分。第四下部孔351D可以穿过第三半导体图案320C的第二半导体层329、第二 保护层327、牺牲层325和第一保护层323，并且可以延伸到第一半导体层321中。 第四下部孔351的宽度可以小于第三半导体图案320的宽度。
当执行形成第一下部孔351A、第二下部孔351B、第三下部孔351C和第四下部 孔351D的蚀刻工艺时，初步第一半导体图案320A1、第二半导体图案320B和第三 半导体图案320C中的每一个可以用作蚀刻停止层。
参照图9E，步骤ST3可以包括用垂直牺牲层353填充第一下部孔351A、第二下 部孔351B、第三下部孔351C和第四下部孔351D。垂直牺牲层353可以包括与上面 参照图9A描述的第一材料层和第二材料层具有不同的蚀刻速率的材料，以选择性地 去除垂直牺牲层353。根据一个实施方式，垂直牺牲层353可以包括金属，例如钨。
参照图9F，步骤ST3可以包括在具有被垂直牺牲层353穿透并被第一间隙填充 绝缘层350覆盖第一阶梯结构的第一层叠结构340上形成第二层叠结构360。第二层 叠结构360可以包括交替层叠在彼此之上的第二牺牲层363和第二层间绝缘层361。 第二层间绝缘层361可以包括参照图9A描述的第一材料层，并且第二牺牲层363可 以包括参照图9A描述的第二材料层。
参照图9G，步骤ST3可以包括蚀刻第二层叠结构360以形成第二阶梯结构SW2。 可以去除第二层叠结构360的与第一阶梯结构SW1交叠的部分，并且第一阶梯结构 SW1可以不与具有第二阶梯结构SW2的第二层叠结构360交叠。
参照图9H，步骤ST3可以包括形成覆盖图9G所示的第二阶梯结构SW2的第二 间隙填充绝缘层368。由第二阶梯结构SW2限定的隆起可以被第二间隙填充绝缘层 368覆盖。随后，可以形成第一掩模层371以覆盖第二间隙填充绝缘层368和第二层 叠结构360。第一掩模层371可以包括氮化物层。
参照图9I，步骤ST3可以包括形成上部孔373A至373D。上部孔373A至373D 可以同时形成。上部孔373A至373D可以包括联接到第一下部孔351A的第一上部 孔373A、联接到第二下部孔351B的第二上部孔373B、联接到第三下部孔351C的 第三上部孔373C以及联接到第四下部孔351D的第四上部孔373D。
可以通过蚀刻第一掩模层371、第二层叠结构360和第二间隙填充绝缘层368以 暴露垂直牺牲层353来形成第一上部孔373A、第二上部孔373B、第三上部孔373C 和第四上部孔373D。第一上部孔373A可以穿过第二层叠结构360。第二上部孔373B 可以穿过图9G所示的第二阶梯结构SW2，或者可以穿过与图9G所示的第一阶梯结 构SW1交叠的第二间隙填充绝缘层368。第三上部孔373可以穿过第二层叠结构360 的与第三下部孔351C交叠的第二阶梯结构，或者可以穿过与第三下部孔351C交叠 的第二间隙填充绝缘层368。第四上部孔373可以穿过第二层叠结构360的与第四下 部孔351D交叠的部分。
参照图9J，步骤ST3可以包括通过图9I所示的第一上部孔373A、第二上部孔 373B、第三上部孔373C和第四上部孔373D而去除图9I所示的垂直牺牲层353。因 此，可以使沟道孔HA、虚设孔HB、第一接触孔HC和第二接触孔HD开口。
可以通过将第一下部孔351A联接到图9I所示的第一上部孔373A而限定沟道孔HA，并且可以暴露初步第一半导体图案320A1的第一半导体层321。可以通过将第 二下部孔351B联接到图9I所示的第二上部孔373B而限定虚设孔HB，并且可以暴 露初步第一半导体图案320A1的第一半导体层321。可以通过将第三下部孔351C联 接到图9I所示的第三上部孔373C而限定第一接触孔HC，并且可以暴露第二半导体 图案320B的第一半导体层321。可以通过将第四下部孔351D联接到图9I所示的第 四上部孔373D而限定第二接触孔HD，并且可以暴露第三半导体图案320C的第一半 导体层321。
可以通过以上参照图9A至图9J描述的工艺来形成具有阶梯结构并且被沟道孔HA、虚设孔HB、第一接触孔HC和第二接触孔HD穿透的阶梯层叠结构379。沟道 孔HA、虚设孔HB、第一接触孔HC和第二接触孔HD可以形成为使得沟道孔HA 和虚设孔HB与初步第一半导体图案320A1交叠，第一接触孔HC与第二半导体图案 320B交叠，并且第二接触孔HD与第三半导体图案320C交叠。
图10A至图10K是示出关于图7所示的步骤ST5的一个实施方式的截面图。
参照图10A，步骤ST5可以包括在沟道孔HA、虚设孔HB、第一接触孔HC和 第二接触孔HD中的每一个的表面上形成存储器层381，在存储器层381上形成沟道 层383，并且用芯绝缘层385填充沟道层383的中央区域。
可以通过顺序地层叠参照图5B描述的阻挡绝缘层BI、数据存储层DL和隧穿绝 缘层TI来形成存储器层381。存储器层381可以同时形成在沟道孔HA、虚设孔HB、 第一接触孔HC和第二接触孔HD的表面上。
根据一个实施方式，沟道层383可以共形地形成在存储器层381上，并且可以通 过用可流动材料层填充沟道孔HA、虚设孔HB、第一接触孔HC和第二接触孔HD 中的每一个的未用沟道层383填充的中央区域，并且然后通过使可流动材料层硬化来 形成芯绝缘层385。可流动材料层可以包括聚硅氮烷(polysilazane，PSZ)。
参照图10B，步骤ST5可以包括去除图10A所示的芯绝缘层385的上端，以在 沟道孔HA、虚设孔HB、第一接触孔HC和第二接触孔HD中的每一个的上端限定 中空部HP。因此，可以限定使沟道层383上端开口的芯绝缘图案385P。
随后，步骤ST5可以包括形成掺杂的半导体层391L以填充中空部HP。掺杂半 导体层391L可以包括n型杂质和p型杂质中的至少一种。
参照图10C，步骤ST5可以包括对图10B所示的掺杂半导体层391L进行平坦化， 以暴露第一掩模层371。因此，可以形成被沟道层383的上端围绕的封盖图案391。
通过参照图10A至图10C描述的工艺，分别地，可以在沟道孔HA中形成沟道 结构380A，并且可以在虚设孔HB中形成支撑柱380B，并且可以在第一接触孔HC 和第二接触孔HD中形成第一虚设沟道结构380C和第二虚设沟道结构380D。根据一 个实施方式，沟道结构380A、支撑柱380B、第一虚设沟道结构380C和第二虚设沟 道结构380D中的每一个可以包括沟道层383、芯绝缘图案385P和封盖图案391。
尽管在图10C中未示出，但是根据一个实施方式，可以省略封盖图案391，并且 沟道结构380A、支撑柱380B、第一虚设沟道结构380C和第二虚设沟道结构380D 中的每一个可以包括填充存储器层381的中央区域的沟道层383。
参照图10D，步骤ST5可以包括在第一掩模层371上形成延伸为覆盖沟道结构 380A和支撑柱380B的第二掩模层393。可以蚀刻第二掩模层393，以暴露图10C所 示的第一虚设沟道结构380C和第二虚设沟道结构380D。
随后，步骤ST5可以包括通过使用第二掩模层393作为蚀刻屏障的蚀刻工艺从 第一接触孔HC和第二接触孔HD中的每一个中去除图10C所示的封盖图案391。因 此，可以暴露芯绝缘图案385。当蚀刻封盖图案391时，可以从第一接触孔HC和第 二接触孔HD中去除图10C所示的沟道层383的上端，并且可以保留沟道层383的一 部分。
参照图10E，步骤ST5可以包括通过使用第二掩模层393作为蚀刻屏障的蚀刻工 艺从第一接触孔HC和第二接触孔HD中的每一个中去除图10D所示的芯绝缘图案 385P。
参照图10F，步骤ST5可以包括通过使用第二掩模层393作为蚀刻屏障的蚀刻工 艺从第一接触孔HC和第二接触孔HD中的每一个去除图10E所示的沟道层383P。 因此，可以暴露沿第一接触孔HC和第二接触孔HD中的每一个的表面形成的存储器 层381。
参照图10G，步骤ST5可以包括在暴露在第一接触孔HC和第二接触孔HD中的 每一个的表面上的存储器层381上形成氧化物层395。氧化物层395可以被形成为补 偿存储器层381的绝缘特性。根据一个实施方式，可以省略氧化物层395的形成。
参照图10H，步骤ST5可以包括形成联接到第一接触孔HC的第一接触孔延伸部 EA和联接到第二接触孔HD的第二接触孔延伸部EB。
第一接触孔延伸部EA可以穿过第一接触孔HC的底面的存储器层381和氧化物 层395，并且穿过第二半导体图案320B的第一半导体层321，以暴露第二下接触插 塞311B。第二接触孔延伸部EB可以穿过第二接触孔HD的底面的存储器层381和氧 化物层395，并且穿过第三半导体图案320的第一半导体层321，以暴露第三下接触 插塞311C。在下文中，保留在第一接触孔HC和第二接触孔HD中的每一个中的存 储器层和氧化物层可以称为虚设存储器层381P和氧化物层图案395P。
参照图10I，步骤ST5可以包括形成填充第一接触孔HC和第一接触孔延伸部EA 的第一接触插塞397A以及填充第二接触孔HD和第二接触孔延伸部EB的第二接触 插塞397B。
第一接触插塞397A和第二接触插塞397B可以包括能够传输电信号的各种导电 材料。第一接触插塞397A可以接触第二下接触插塞311B，并且第二接触插塞397B 可以接触第三下接触插塞311C。当形成了第一接触插塞397A和第二接触插塞397B 时，可以去除图10H所示的第二掩模层393。
参照图10J，在形成第一接触插塞397A和第二接触插塞397B之后，可以去除图 10I所示的第一掩模层371。
参照图10K，可以用第一上绝缘层399填充去除了第一掩模层的区域。第一上绝 缘层399可以围绕沟道结构380A、支撑柱380B、第一接触插塞397A和第二接触插 塞397B的上端。
如以上参照图10A至图10I所述，可以通过形成围绕沟道结构380A的存储器层 381的工艺来形成围绕第一接触插塞397A和第二接触插塞397B中的每一个的虚设 存储器层381P。虚设存储器层381P可以用作绝缘结构，以使第一接触插塞397A和 第二接触插塞397B绝缘。
图11A至图11C是示出关于图7所示的步骤ST7的一个实施方式的截面图。
参照图11A，可以在执行步骤ST7之前形成上狭缝，形成填充上狭缝的隔离绝缘 层401，并且在第一上绝缘层399上形成第二上绝缘层411。第二上绝缘层411可以 延伸为覆盖图10K所示的沟道结构380A、支撑柱380B、第一接触插塞397A和第二 接触插塞397B。上狭缝可以对应于图2和图3C所示的上狭缝USI。
步骤ST7可以包括形成穿过第二上绝缘层411、第一上绝缘层399和阶梯层叠结 构379的狭缝413。狭缝413可以延伸到初步第一半导体图案320A1中。狭缝413可 以穿过初步第一半导体图案320A1的第二半导体层329。狭缝413可以延伸到初步第 一半导体图案320A1的牺牲层325中。牺牲层325可以通过狭缝413的底面暴露。
参照图11B，步骤ST7可以包括去除图11A所示的初步第一半导体图案320A1 的牺牲层325，以通过狭缝413暴露存储器层，并且通过去除暴露的存储器层将存储 器层划分成第一存储器图案381P1和第二存储器图案381P2。当执行去除存储器层的 蚀刻工艺时，可以去除图11A所示的初步第一半导体图案320A1的第一保护层323 和第二保护层327，以暴露初步第一半导体图案320A1的第一半导体层321和第二半 导体层329。
在下文中，可以将设置在第一半导体层321和第二半导体层329之间并且在第一存储器图案381P1和第二存储器图案381P2之间延伸的空间定义为水平空间415。水 平空间415可以暴露沟道结构380A的沟道层383。
参照图11C，步骤ST7可以包括用沟道联接图案421来填充图11B所示的水平 空间415。沟道联接图案421可以接触第一半导体层321和第二半导体层329以及沟 道层383。沟道联接图案421可以包括n型杂质或p型杂质。
可以通过选择性生长方法(例如，使用第一半导体层321和第二半导体层329 以及沟道层383中的至少一个作为种子层的选择性外延生长(SEG)方法)形成沟道 联接图案421。根据一个实施方式，可以通过非选择性方法(例如，化学气相沉积(CVD) 方法)形成沟道联接图案421。
可以通过以上参照图11A至图11C描述的工艺形成包括第一半导体层321、第二 半导体层329和沟道联接图案421的第一半导体图案320A2。
图12A、图12B、图13、图14A和图14B是示出关于在图7所示的步骤ST7之 后执行的工艺的一个实施方式的截面图。
图12A和图12B是示出用导电图案代替参照图9A描述的第一牺牲层343和参照 图9F描述的第二牺牲层363的截面图。
参照图12A，可以通过狭缝413在第一半导体图案320A2的表面上形成氧化物 层425。可以通过氧化第一半导体图案320A2的一部分来形成氧化物层425。
随后，可以选择性地去除与狭缝413相邻的第一牺牲层和第二牺牲层。在下文中，去除了第一牺牲层和第二牺牲层的区域可以称为栅极区431。可以将栅极区431限定 在第一层间绝缘层341和第二层间绝缘层361中的各个层之间。
参照图12B，在图12A所示的栅极区431被开口之后，可以用导电图案433分 别填充栅极区431。
形成导电图案433的步骤可以包括：形成沿栅极区431的表面延伸的屏障金属层；在屏障金属层上形成足够厚以填充栅极区431的导电层；以及蚀刻待被分离成导电图 案433的屏障金属层和导电层。因此，可以形成包括第一层间绝缘层341和第二层间 绝缘层361以及设置在第一层间绝缘层341和第二层间绝缘层361的彼此相邻的各个 层之间的导电图案433的栅极层叠结构430。
图13是通过以上参照图11A至图11C描述的工艺形成的第一半导体图案320A2 的端部、通过以上参照图12A和图12B描述的工艺形成的栅极层叠结构430的阶梯 结构、以及保留并且形成虚设层叠结构440的第一牺牲层343和第二牺牲层363的截 面图。
参照图13，第一垂直掺杂图案331A可以保留在第一半导体图案320A2的侧壁 上。
栅极层叠结构430可以围绕沟道结构380A、支撑柱380B和第一接触插塞397A。 支撑柱380B和第一接触插塞397A可以穿过栅极层叠结构430的由第一间隙填充绝 缘层350和第二间隙填充绝缘层368覆盖的阶梯结构。栅极层叠结构430的导电图案 433可以围绕沟道结构380A，并且导电图案433的形成栅极层叠结构430的阶梯结 构的部分可以围绕支撑柱380B和第一接触插塞397A。
第一半导体图案320A2的沟道联接图案421不仅可以在第一存储器图案381P1 和第二存储器图案381P2之间延伸，还可以延伸为接触支撑柱380B的沟道层383。 因此，围绕支撑柱380B的存储器层可以划分成第一虚设图案381P1d和第二虚设图 案381P2d。支撑柱380B可以通过第二虚设图案381P2d与导电图案433绝缘。
第一接触插塞397A可以通过虚设存储器层381P与导电图案433绝缘。因此， 根据一个实施方式，即使没有另外形成用于防止在第一接触插塞397A周围形成导电 图案433的屏障结构时，也可以确保半导体存储器装置的操作特性。因此，根据一个 实施方式的半导体存储器装置可以防止由于形成屏障结构的制造工艺而导致的工艺 困难和存在缺陷。
当形成了栅极层叠结构430时，第一牺牲层343和第二牺牲层363中的设置在第 二区域A2中的一些可以不被导电图案433代替，而是可以保留，第二区域A2比图 2所示的第一区域A1与图12A至图12B所示的狭缝413间隔得更远。保留在第二区 域A2中的第一牺牲层343和第二牺牲层363以及第一层间绝缘层341和第二层间绝 缘层361可以形成虚设层叠结构440。虚设层叠结构440可以与第三半导体图案320C 交叠，并且可以围绕第二接触插塞397B。
图14A和图14B是示出形成位线接触插塞451、栅极接触插塞453、第一上接触 插塞455和第二上接触插塞457的截面图。
参照图14A，可以形成穿过第二上绝缘层411、第一上绝缘层399、第二间隙填 充绝缘层368和第一间隙填充绝缘层350中的至少一层的上接触孔441、443、445 和447。支撑柱380B可以被第二上绝缘层411覆盖而不暴露在外。
上接触孔441、443、445和447可以包括：第一上接触孔441，其暴露沟道结构 380A的封盖图案391；第二上接触孔443，其暴露导电图案433中对应的一个；第三 上接触孔445，其暴露第一接触插塞397A；以及第四上接触孔447，其暴露第二接触 插塞397B。第二上接触孔443可以与阶梯结构交叠，并且可以暴露对应于第二上接 触孔443的导电图案433。
参照图14B，在用导电材料填充第一上接触孔441、第二上接触孔443、第三上 接触孔445和第四上接触孔447中的每一个之后，可以对导电材料的表面进行平坦化。 因此，可以形成位线接触插塞451、栅极接触插塞453、第一上接触插塞455和第二 上接触插塞457。
位线接触插塞451可以联接到沟道结构380A，栅极接触插塞453可以联接到对 应于栅极接触插塞453的导电图案433，第一上接触插塞455可以联接到第一接触插 塞397A，并且第二上接触插塞457可以联接到第二接触插塞397B。
随后，可以执行在形成位线接触插塞451、栅极接触插塞453、第一上接触插塞 455和第二上接触插塞457的工艺之后的工艺，例如形成图1所示的位线BL。位线 BL可以联接到位线接触插塞451。
图15是示出根据一个实施方式的存储器系统1100的框图。
参照图15，存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是包括多个闪存存储器芯片的多芯片封装。存储器装置1120可以包括：栅极层叠结构，其包括交替层叠在彼此之上并且具有阶梯结构的层 间绝缘层和导电图案；接触插塞，其穿过栅极层叠结构的阶梯结构；以及绝缘结构， 其围绕接触插塞。
存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114 和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以 执行用于存储器控制器1110的数据交换的一般控制操作，并且主机接口1113可以包 括访问存储器系统1100的主机的数据交换协议。此外，纠错块1114可以检测和纠正 从存储器装置1120读取的数据中包括的错误，并且存储器接口1115可以执行与存储 器装置1120的接口连接。此外，存储器控制器1110还可以包括用于存储与主机进行 接口连接的代码数据的只读存储器(ROM)。
具有上述配置的存储器系统1100可以是固态驱动器(SSD)或存储卡，其中组 合了存储器装置1120和存储控制器1110。例如，当存储器系统1100是SSD时，存 储器控制器1110可以通过各种接口协议中的一种与外部装置(例如，主机)进行通 信，这些接口协议包括但不限于通用串行总线(USB)、多媒体卡(MMC)、外围组 件互连快速(PCI-E)、串行高级技术附接(SATA)、并行高级技术附接(PATA)、小 型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电子装置(IDE)。
图16是示出根据一个实施方式的计算系统1200的配置的框图。
参照图16，计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机 存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。 此外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电 压的电池，还可以包括应用芯片组、图像处理器和移动DRAM等。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。存储器装置1212可以包括：栅极层叠结构，其包括交替层叠在彼此之上并且具有阶梯结构的层 间绝缘层和导电图案；接触插塞，其穿过栅极层叠结构的阶梯结构；以及绝缘结构， 其围绕接触插塞。
根据本公开，可以通过使用沟道孔形成工艺而形成接触孔来简化制造工艺。
根据本公开，可以通过存储器层形成工艺来形成能使设置在接触孔中的接触插塞与栅极层叠结构的导电图案绝缘的绝缘结构，从而可以简化制造工艺。
相关申请的交叉引用
本申请要求2019年11月1日在韩国知识产权局提交的韩国专利申请No. 10-2019-0138568的优先权，其全部公开内容通过引用并入本文。

Claims (27)

1.一种半导体存储器装置，该半导体存储器装置包括：
基板，所述基板包括外围电路；
栅极层叠结构，所述栅极层叠结构设置在所述基板上，并且包括单元阵列区域和从所述单元阵列区域延伸的阶梯区域；
沟道结构，所述沟道结构穿过所述栅极层叠结构的所述单元阵列区域；
存储器层，所述存储器层围绕所述沟道结构的侧壁；
第一接触插塞，所述第一接触插塞穿过所述栅极层叠结构的所述阶梯区域；以及
绝缘结构，所述绝缘结构围绕所述第一接触插塞的侧壁，以使所述第一接触插塞与所述栅极层叠结构绝缘。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
放电杂质区，所述放电杂质区形成在所述基板中；
晶体管，所述晶体管被包括在所述外围电路中；
第一下接触插塞，所述第一下接触插塞连接到所述放电杂质区；
第二下接触插塞，所述第二下接触插塞连接到所述晶体管；
第一半导体图案，所述第一半导体图案设置在所述栅极层叠结构和所述基板之间，并且延伸为与所述第一下接触插塞交叠；以及
第二半导体图案，所述第二半导体图案设置在所述栅极层叠结构和所述基板之间，并且与所述第二下接触插塞交叠。
3.根据权利要求2所述的半导体存储器装置，其中，所述沟道结构延伸到所述第一半导体图案中。
4.根据权利要求3所述的半导体存储器装置，其中，所述第一半导体图案包括：
第一半导体层，所述第一半导体层围绕所述沟道结构的下部；
第二半导体层，所述第二半导体层沿所述栅极层叠结构的底面延伸，并且围绕所述沟道结构；以及
沟道联接图案，所述沟道联接图案设置在所述第一半导体层和所述第二半导体层之间，并且接触所述沟道结构，
其中，所述第一半导体层和所述沟道联接图案中的每一个包括掺杂半导体层。
5.根据权利要求2所述的半导体存储器装置，其中，所述第一接触插塞穿过所述第二半导体图案以接触所述第二下接触插塞。
6.根据权利要求5所述的半导体存储器装置，其中，所述第二半导体图案包括围绕所述第一接触插塞并且顺序地层叠在彼此之上的第一半导体层、第一保护层、牺牲层、第二保护层以及第二半导体层。
7.根据权利要求2所述的半导体存储器装置，该半导体存储器装置还包括：
第一垂直掺杂半导体图案，所述第一垂直掺杂半导体图案形成在所述第一半导体图案的侧壁上；以及
第二垂直掺杂半导体图案，所述第二垂直掺杂半导体图案形成在所述第二半导体图案的侧壁上。
8.根据权利要求7所述的半导体存储器装置，其中，所述第一垂直掺杂半导体图案与所述第一下接触插塞交叠。
9.根据权利要求2所述的半导体存储器装置，其中，所述第二半导体图案的宽度大于所述第一接触插塞的宽度。
10.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
晶体管，所述晶体管被包括在所述外围电路中，其中，所述晶体管不与所述栅极层叠结构交叠；
下接触插塞，所述下接触插塞连接到所述晶体管；
半导体图案，所述半导体图案与所述下接触插塞交叠；
虚设层叠结构，所述虚设层叠结构包括在所述半导体图案上交替层叠在彼此之上的层间绝缘层和牺牲层；以及
第二接触插塞，所述第二接触插塞穿过所述虚设层叠结构和所述半导体图案以接触所述下接触插塞。
11.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括形成在所述半导体图案的侧壁上的垂直掺杂半导体图案。
12.根据权利要求10所述的半导体存储器装置，其中，所述半导体图案的宽度大于所述第二接触插塞的宽度。
13.根据权利要求1所述的半导体存储器装置，其中，所述绝缘结构包括虚设存储器层，其中，所述虚设存储器层和所述存储器层包括相同的材料。
14.根据权利要求13所述的半导体存储器装置，其中，所述绝缘结构还包括设置在所述虚设存储器层和所述第一接触插塞之间的氧化物层。
15.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
支撑柱，所述支撑柱穿过所述栅极层叠结构的所述阶梯区域，其中，所述支撑柱和所述沟道结构包括相同的材料；以及
虚设存储器层，所述虚设存储器层围绕所述支撑柱的侧壁，其中，所述虚设存储器层和所述存储器层包括相同的材料。
16.根据权利要求1所述的半导体存储器装置，其中，所述栅极层叠结构包括交替层叠在彼此之上的层间绝缘层和导电图案。
17.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成初步结构，所述初步结构包括通过绝缘层彼此分开的第一半导体图案和第二半导体图案；
在所述初步结构上形成层叠结构，所述层叠结构包括交替层叠在彼此之上的层间绝缘层和牺牲层；
形成穿过所述层叠结构的沟道孔和第一接触孔，其中，所述沟道孔与所述第一半导体图案交叠，并且其中，所述第一接触孔与所述第二半导体图案交叠；
在所述沟道孔和所述第一接触孔中的每一个的表面上形成存储器层；
利用沟道结构填充所述沟道孔；
在所述第一接触孔中形成第一接触插塞，其中，所述第一接触插塞穿过所述第一接触孔中的所述存储器层和所述第二半导体图案；以及
用导电图案代替所述牺牲层，
其中，所述导电图案围绕所述沟道结构和所述第一接触插塞，并使所述存储器层插置在每一个所述导电图案与所述沟道结构和所述第一接触插塞中的每一个之间。
18.根据权利要求17所述的方法，其中，形成所述初步结构的步骤包括以下步骤：
在基板上顺序地层叠第一半导体层、牺牲层叠结构和第二半导体层，所述基板包括连接到放电杂质区的第一下接触插塞和连接到晶体管的第二下接触插塞；
蚀刻所述第一半导体层、所述牺牲层叠结构和所述第二半导体层，以形成与所述第一下接触插塞交叠的所述第一半导体图案和与所述第二下接触插塞交叠的所述第二半导体图案；以及
利用所述绝缘层填充所述第一半导体层、所述牺牲层叠结构和所述第二半导体层被蚀刻了的区域。
19.根据权利要求18所述的方法，该方法还包括以下步骤：
去除所述第一半导体图案的所述牺牲层叠结构，以暴露所述沟道孔中的所述存储器层；
去除所述存储器层的暴露区域，以暴露所述沟道结构；以及
在所述第一半导体图案的所述第一半导体层和所述第二半导体层之间形成接触所述沟道结构的沟道联接图案，
其中，所述第一半导体层和所述沟道联接图案中的每一个包括掺杂半导体层。
20.根据权利要求18所述的方法，该方法还包括以下步骤：在所述第一半导体图案和所述第二半导体图案中的每一个的侧壁上形成垂直掺杂半导体图案。
21.根据权利要求17所述的方法，其中，所述层叠结构包括阶梯结构，并且
其中，所述第一接触孔穿过所述层叠结构的所述阶梯结构。
22.根据权利要求17所述的方法，其中，所述层叠结构包括与所述第一半导体图案交叠的阶梯结构，并且
其中，该方法还包括以下步骤：
通过使用形成所述沟道孔和所述第一接触孔的工艺，形成穿过所述阶梯结构并且与所述第一半导体图案交叠的虚设孔；
通过使用形成所述存储器层的步骤而在所述虚设孔的表面上形成虚设存储器层；以及
通过使用利用所述沟道结构填充所述沟道孔的步骤而利用支撑柱填充所述虚设孔，其中，所述支撑柱和所述沟道结构包括相同的材料。
23.根据权利要求17所述的方法，该方法还包括以下步骤：在形成所述第一接触插塞之前，在所述第一接触孔中的所述存储器层上形成氧化物层，
其中，所述第一接触插塞穿过所述氧化物层。
24.根据权利要求17所述的方法，其中，所述第一接触孔的宽度小于所述第二半导体图案的宽度。
25.根据权利要求17所述的方法，其中，所述初步结构还包括通过所述绝缘层与所述第一半导体图案和所述第二半导体图案分开的第三半导体图案，并且
其中，用所述导电图案代替所述牺牲层的步骤被控制为使得保留每一个所述牺牲层的与所述第三半导体图案交叠的部分。
26.根据权利要求25所述的方法，该方法还包括以下步骤：
通过使用形成所述沟道孔和所述第一接触孔的工艺，形成穿过所述层叠结构并且与所述第三半导体图案交叠的第二接触孔；以及
通过使用在所述第一接触孔中形成所述第一接触插塞的步骤，在所述第二接触孔中形成第二接触插塞。
27.根据权利要求26所述的方法，其中，所述第二接触孔的宽度小于所述第三半导体图案的宽度。
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