JP4249765B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関し、特に、ポリシリコンプラグを有する半導体装置及びその製造方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置では、製品の小型化、高機能化の要求に対応して、素子の微細化が進められている。
半導体装置においては、絶縁層中に形成されたホールにポリシリコンをプラグとして埋めこむことで、層間の電気的な接続を図ることがある。ポリシリコンは、例えばＣＶＤ法等により堆積される。素子の微細化を進めるにあたっては、このようなポリシリコンプラグの抵抗値の抑制、及び抵抗値のばらつき低減が要求される。
ホール中にポリシリコンを堆積させた場合、ポリシリコンの上面にはホールの形状に沿って微細な凹部が形成される事がある。これは、ポリシリコン堆積時のカバレッジに起因するものである。さらに、その凹部は、ポリシリコンをエッチバックする際に広がり、段差が増大してしまう事がある。つまり、プラグの上面に微細なトレンチが形成されることになる。
プラグ上に、更に別のプラグなどのコンタクト構造を重ねる場合、その界面に微細なトレンチが形成されていると、接触抵抗が増大してしまう事がある。また、このトレンチの形状は、製造プロセス上の点で制御できるものではなく、プラグの上部界面における接触抵抗値のばらつきの要因となる。よって、ホール中に形成されたプラグについて、界面での接触抵抗を低減させることが望まれている。
上記と関連して、特許文献１は、低抵抗なプラグを備える半導体装置の製造方法を目的とした技術を開示している。特許文献１には、ポリシリコンプラグ上に、コンタクトメタルを介してバリアメタルを形成するステップと、基板温度を５００℃以上としてそのバリアメタルを窒化性ガス雰囲気下で熱処理するステップと、を有する半導体装置の製造方法が記載されている。
また、特許文献２は、特許文献１と同様に、低抵抗値を有するコンタクトプラグの製造方法、を開示している。即ち、特許文献２には、基板上にシリコン結晶核を形成する工程と、第１アモルファスシリコンを堆積させる工程と、第２アモルファスシリコンを堆積させる工程と、その結晶核を固相成長させてその第１アモルファスシリコンと第２アモルファスシリコンを結晶化させる工程と、を備える半導体装置の製造方法、が記載されている。
特開２００５−２７７３２７号 公報
特開２００５−３３２９６０号 公報
本発明の目的は、接触抵抗の低減されたポリシリコンプラグを有する半導体装置及びその製造方法を提供することにある。
本発明の他の目的は、接触抵抗値のばらつきが抑制されたポリシリコンプラグを有する半導体装置及びその製造方法を提供することにある。
本発明の他の目的は、接触抵抗値のばらつきが抑制されたポリシリコンプラグを有する半導体装置及びその製造方法を提供することにある。
その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数の形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。
本発明にかかる半導体装置の製造方法は、半導体基板（３）上の絶縁層（２）にホール（１）を形成する工程（ステップＳ１）と、ホール（１）を埋めるようにポリシリコン（４）を形成させるポリシリコン形成工程（ステップＳ２〜３）と、ポリシリコン（４）を、水素雰囲気下で加熱する水素ベーク工程（ステップＳ５）と、を具備する。
上記の半導体装置の製造方法は、一の観点から、ポリシリコン形成工程（Ｓ２〜３）が、ホール（１）の開口部の高さとポリシリコン（４）が埋め込まれた高さとが一致するようにポリシリコン（４）の形状を加工する工程（ステップＳ３−１）、を有することが好ましい。
上記の半導体装置の製造方法は、他の一の観点から、ポリシリコン形成工程（Ｓ２〜３）が、ホール（１）の開口部の高さよりもポリシリコン（４）が埋め込まれた高さの方が低くなるように、ポリシリコン（４）の形状を加工する工程（ステップＳ３−２）、を有することが好ましい。
上記の半導体装置の製造方法は、他の一の観点から、ポリシリコン形成工程（Ｓ２〜３）が、ポリシリコン（４）がホール（１）周囲から突出した凸状となるように加工を行う工程（Ｓ３−３）、を有することが好ましい。
上記の半導体装置の製造方法は、更に、ポリシリコン（４）上に、シリコンの選択エピタキシャル成長を行う選択エピタキシャル成長工程（ステップＳ３−４）、を具備することが好ましい。その水素ベーク工程（Ｓ５）は、選択エピタキシャル成長工程（Ｓ３−４）の後に実施される。
上記の半導体装置の製造方法において、ポリシリコン（４）は、ＤＲＡＭのビット線（２７）と拡散層とを接続するプラグ、又は、キャパシタと拡散層とを接続するプラグとして形成されることが好ましい。
上記の半導体装置の製造方法において、水素ベーク工程（Ｓ５）は、基板温度が８００℃以上９００℃以下、１０秒以上６０秒以下の条件で実施されることが好ましい。
本発明にかかる半導体装置（１００）は、半導体基板（３）と、半導体基板（３）上に形成された絶縁層（２）と、絶縁層（２）に形成されたホール（１）と、ホール（１）中に埋め込まれたポリシリコン（４）と、を具備する。ポリシリコン（４）の上面は曲面である。
本発明によれば、接触抵抗の低減されたポリシリコンプラグを有する半導体装置及びその製造方法が提供される。
本発明によれば、更に、接触抵抗値のばらつきが抑制されたポリシリコンプラグを有する半導体装置及びその製造方法が提供される。
本発明によれば、更に、接触抵抗値のばらつきが抑制されたポリシリコンプラグを有する半導体装置及びその製造方法が提供される。
（第１の実施形態）
図面を参照して、本発明の第１の実施形態について説明する。図２２は、本実施の形態に係る半導体装置１０の製造方法を示すフローチャートである。ステップＳ１〜１０までの処理により、図９に示されるようなプラグが形成される。各ステップの詳細について、以下に説明する。
図面を参照して、本発明の第１の実施形態について説明する。図２２は、本実施の形態に係る半導体装置１０の製造方法を示すフローチャートである。ステップＳ１〜１０までの処理により、図９に示されるようなプラグが形成される。各ステップの詳細について、以下に説明する。
ステップＳ１；コンタクトホールの形成
図１Ｂに示されるように、半導体基板３上に、ゲート絶縁膜３１、ゲート電極用のポリシリコン（ゲートポリシリコン）６１、ゲート電極用のタングステン（以下、ゲートタングステン）６２、層間膜２１を積層し、リソグラフィ及びエッチングによりゲート電極６を形成する。サイドウォール絶縁膜２２を成膜した後、拡散層領域（図示せず）を形成し、更に層間膜２３で被覆する。そして、拡散層領域に達するコンタクトホール１を形成する。コンタクトホール１の形成までが実施された後の断面図が図１Ｂである。
図１Ｂに示されるように、半導体基板３上に、ゲート絶縁膜３１、ゲート電極用のポリシリコン（ゲートポリシリコン）６１、ゲート電極用のタングステン（以下、ゲートタングステン）６２、層間膜２１を積層し、リソグラフィ及びエッチングによりゲート電極６を形成する。サイドウォール絶縁膜２２を成膜した後、拡散層領域（図示せず）を形成し、更に層間膜２３で被覆する。そして、拡散層領域に達するコンタクトホール１を形成する。コンタクトホール１の形成までが実施された後の断面図が図１Ｂである。
尚、半導体基板３としては、シリコン基板が用いられる。また、層間膜２１とサイドウォール絶縁膜２２としてはシリコン窒化膜が用いられる。層間膜２３としては、シリコン酸化膜２が用いられる。
図１Ａは、図１Ｂの中央部のコンタクトホール１部分のみを模式的に描いた断面図である。説明を簡単にする為に、ゲート電極（ゲートポリシリコン６１及びゲートタングステン６２）は、図示されていない。以降は、主にコンタクトホール１部分の断面構造を参照しつつ、説明を行う。
ステップＳ２；ポリシリコンの堆積
図２を参照する。コンタクトホール１を埋めるようにポリシリコン４を堆積させる。ポリシリコン４の堆積は、例えばＣＶＤ法により行われる。ポリシリコン４は、コンタクトホール１以外のシリコン酸化膜２上にも堆積する。また、コンタクトホール１部分では、平坦部とのカバレッジの差から、ポリシリコン４表面に凹部が形成される。
図２を参照する。コンタクトホール１を埋めるようにポリシリコン４を堆積させる。ポリシリコン４の堆積は、例えばＣＶＤ法により行われる。ポリシリコン４は、コンタクトホール１以外のシリコン酸化膜２上にも堆積する。また、コンタクトホール１部分では、平坦部とのカバレッジの差から、ポリシリコン４表面に凹部が形成される。
ステップＳ３−１；エッチバック
図３Ａ、Ｂを参照する。コンタクトホール１以外の部分に堆積したポリシリコン４を除去する為に、ポリシリコンをエッチバックする。このエッチバックとしては、異方性のドライエッチングやＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる事ができる。エッチバックにより、ポリシリコン４は、コンタクトホール１の上部開口面と略同じ高さまで埋め込まれた状態となる。尚、このエッチバックによって、ステップＳ２で生じた凹部は更に広がり、段差が広がったシーム５となる。
図３Ａ、Ｂを参照する。コンタクトホール１以外の部分に堆積したポリシリコン４を除去する為に、ポリシリコンをエッチバックする。このエッチバックとしては、異方性のドライエッチングやＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる事ができる。エッチバックにより、ポリシリコン４は、コンタクトホール１の上部開口面と略同じ高さまで埋め込まれた状態となる。尚、このエッチバックによって、ステップＳ２で生じた凹部は更に広がり、段差が広がったシーム５となる。
ステップＳ４；不純物注入
続いて、イオン注入法によりポリシリコン４に不純物を注入する。注入される不純物としては、ホウ素やリンを用いる事ができる。尚、ステップＳ２の処理において、予め不純物を注入した状態でポリシリコン４を堆積させる場合には、このイオン注入は必要ない。
続いて、イオン注入法によりポリシリコン４に不純物を注入する。注入される不純物としては、ホウ素やリンを用いる事ができる。尚、ステップＳ２の処理において、予め不純物を注入した状態でポリシリコン４を堆積させる場合には、このイオン注入は必要ない。
ステップＳ５；水素ベーク
続いて、ポリシリコン４を水素雰囲気下において加熱（水素ベーク）する。このようにポリシリコン４を水素ベークすることで、ポリシリコン４の上部が流動状態となり、ポリシリコン４表面形状は滑らかな曲面となる（図４Ａ、Ｂ）。これにより、シーム５が消失する。
続いて、ポリシリコン４を水素雰囲気下において加熱（水素ベーク）する。このようにポリシリコン４を水素ベークすることで、ポリシリコン４の上部が流動状態となり、ポリシリコン４表面形状は滑らかな曲面となる（図４Ａ、Ｂ）。これにより、シーム５が消失する。
この水素ベークは、基板温度が８００℃以上９００度以下で、１０秒以上６０秒以下の条件で実施される事が好ましい。８００℃より低い温度であるか、処理時間が１０秒より短い場合には、ポリシリコン４表面が完全に滑らかとならない事がある。また、９００℃より高いか、処理時間が６０秒よりも長い場合には、ポリシリコン４が変質してプラグとしての機能を十分に果たせなくなる場合がある。
ステップＳ６、７；シリコン酸化膜７の堆積、上側ホールの形成
続いて、シリコン酸化膜２及びポリシリコン４上に、シリコン酸化膜７を堆積させる（図５）。更に、シリコン酸化膜７に、リソグラフィ及びエッチングによりタングステンプラグ形成用のコンタクトホール８を形成する（図６）。コンタクトホール８は、コンタクトホール１の真上に対応する位置に形成される。
続いて、シリコン酸化膜２及びポリシリコン４上に、シリコン酸化膜７を堆積させる（図５）。更に、シリコン酸化膜７に、リソグラフィ及びエッチングによりタングステンプラグ形成用のコンタクトホール８を形成する（図６）。コンタクトホール８は、コンタクトホール１の真上に対応する位置に形成される。
ステップＳ８；Ｔｉ、ＴｉＮ、の積層膜を形成
コンタクトホール８に追従するように、スパッタリング等によってＴｉ及びＴｉＮの積層膜９をこの順で形成する（図７）。このとき、Ｔｉ及びＴｉＮの積層膜９は、シーム５が除去されて平滑となったポリシリコンプラグ４の上面に積層される。Ｔｉ及びＴｉＮの積層膜９は、ＣＶＤ法やスパッタリング法により形成することができる。
コンタクトホール８に追従するように、スパッタリング等によってＴｉ及びＴｉＮの積層膜９をこの順で形成する（図７）。このとき、Ｔｉ及びＴｉＮの積層膜９は、シーム５が除去されて平滑となったポリシリコンプラグ４の上面に積層される。Ｔｉ及びＴｉＮの積層膜９は、ＣＶＤ法やスパッタリング法により形成することができる。
ステップＳ９、１０；チタンシリサイド層、タングステンプラグの形成
Ｔｉ及びＴｉＮの積層膜９上に、チタンシリサイド層１０を形成する（図８）。更に、コンタクトホール８を埋めるようにタングステンプラグ１１を形成し、エッチバックする（図９）。
Ｔｉ及びＴｉＮの積層膜９上に、チタンシリサイド層１０を形成する（図８）。更に、コンタクトホール８を埋めるようにタングステンプラグ１１を形成し、エッチバックする（図９）。
以上のステップＳ１〜１０の工程によって、ポリシリコンプラグ４とタングステンプラグ１１が積層したコンタクト構造が得られる。尚、タングステンプラグ１１は、この後に、所定の工法によってキャパシタ電極や、ビット線などに接続される。
以上説明したように、本実施の形態によれば、ポリシリコンプラグ４の上面に生じたシーム５を、ステップＳ５の水素ベーク処理によって除去し、ポリシリコンプラグ４の上面を平滑な面とする事ができる。
ポリシリコンプラグ４の上面にシーム５が存在する状態でＴｉ及びＴｉＮの積層膜９やチタンシリサイド１０を積層した場合には、ＣＶＤやスパッタのカバレッジが悪化し、積層膜９が十分に堆積されない部分が生じる事がある。即ち、積層膜９の膜厚が不均一になるので、接触部分の抵抗値がばらつく事がある。
これに対して、本実施の形態では、Ｔｉ及びＴｉＮの積層膜９やチタンシリサイド層１０が平滑な面上に積層されるので、積層膜９の膜厚を均一とする事ができる。即ち、接触部分における抵抗値のばらつきを抑制させる事ができる。
（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。図２３は、本実施の形態に係る半導体装置の製造方法のフローチャートである。本実施の形態は、第１の実施形態と比較して、水素ベーク工程（Ｓ５）を実施するときのポリシリコン４の形状が工夫されている。また、ステップＳ５以降の工程は、第１の実施形態と同様であるので、説明を省略する。
続いて、本発明の第２の実施形態について説明する。図２３は、本実施の形態に係る半導体装置の製造方法のフローチャートである。本実施の形態は、第１の実施形態と比較して、水素ベーク工程（Ｓ５）を実施するときのポリシリコン４の形状が工夫されている。また、ステップＳ５以降の工程は、第１の実施形態と同様であるので、説明を省略する。
ステップＳ１〜２；
まず、第１の実施形態と同様に、コンタクトホール１が形成され（Ｓ１）、ポリシリコン４が堆積される（Ｓ２）。
まず、第１の実施形態と同様に、コンタクトホール１が形成され（Ｓ１）、ポリシリコン４が堆積される（Ｓ２）。
ステップＳ３−１；エッチバック
さらに、ポリシリコン４をエッチバックして、コンタクトホール１の上部開口面と略同じ高さまでポリシリコン４が埋め込まれた状態にする。本ステップまでは、第１の実施形態と同様である（図３Ａ、Ｂ）。
さらに、ポリシリコン４をエッチバックして、コンタクトホール１の上部開口面と略同じ高さまでポリシリコン４が埋め込まれた状態にする。本ステップまでは、第１の実施形態と同様である（図３Ａ、Ｂ）。
ステップＳ３−２、３−３；
続いて、コンタクトホール１とその周囲のシリコン酸化膜２の上に、シリコン酸化膜２４を堆積させる（Ｓ３−２）。そしてコンタクトホール１の上側のシリコン酸化膜２４を開口する（Ｓ３−３、図１０Ａ、Ｂ参照）。このようにして、コンタクトホール１部分が凹部となった形状が形成される。尚、図１０Ａでは、シリコン酸化膜２４をシリコン酸化膜２と区別せず、シリコン酸化膜２として描いている。また、図１０Ｂに示される断面構造では、三つのコンタクトホール１のうち、中央のコンタクトホール１に埋めこまれたポリシリコンプラグ４に対してのみ、本発明の工夫を実施する場合について示している。即ち、中央のコンタクトホール１上にのみ開口を設け、他の２つのコンタクトホールはシリコン酸化膜２（２４）で被覆された状態となっている。
続いて、コンタクトホール１とその周囲のシリコン酸化膜２の上に、シリコン酸化膜２４を堆積させる（Ｓ３−２）。そしてコンタクトホール１の上側のシリコン酸化膜２４を開口する（Ｓ３−３、図１０Ａ、Ｂ参照）。このようにして、コンタクトホール１部分が凹部となった形状が形成される。尚、図１０Ａでは、シリコン酸化膜２４をシリコン酸化膜２と区別せず、シリコン酸化膜２として描いている。また、図１０Ｂに示される断面構造では、三つのコンタクトホール１のうち、中央のコンタクトホール１に埋めこまれたポリシリコンプラグ４に対してのみ、本発明の工夫を実施する場合について示している。即ち、中央のコンタクトホール１上にのみ開口を設け、他の２つのコンタクトホールはシリコン酸化膜２（２４）で被覆された状態となっている。
本実施の形態では、三つのコンタクトホール１のうち、２つのコンタクトホール上をシリコン酸化膜２で被覆する為にステップＳ３−２の処理を行っているが、シリコン酸化膜２で被覆すべきコンタクトホールが他に無い場合には、ステップＳ３−１において、ポリシリコン４のエッチバック量を増やすことで凹部を形成してもよい。
ステップＳ４、５；
コンタクトホール１の部分が凹部となった状態で、第１の実施形態と同様に不純物の注入（Ｓ４）及び水素ベーク（Ｓ５）が実施される（図１１Ａ、図１１Ｂ）。そして、第１の実施形態と同様に、ステップＳ６以降の工程が実施される。
コンタクトホール１の部分が凹部となった状態で、第１の実施形態と同様に不純物の注入（Ｓ４）及び水素ベーク（Ｓ５）が実施される（図１１Ａ、図１１Ｂ）。そして、第１の実施形態と同様に、ステップＳ６以降の工程が実施される。
本実施の形態によれば、第１の実施形態における作用効果に加えて以下の効果を奏する。水素ベーク処理の際に、ポリシリコン４がコンタクトホール１の開口面よりも低い位置に埋め込まれている事により、隣接するコンタクトホール１に埋めこまれたポリシリコンプラグとショートすることを防ぐ事ができる。第１の実施形態のように、ポリシリコン４がコンタクトホール１を完全に埋めた状態で水素ベークを行った場合、隣接するコンタクトホールとの距離が近ければ、ポリシリコン４の形状が変化して隣接するコンタクトホール１中のポリシリコンと接触してしまい、ショートとなる可能性がある。これに対して、本実施の形態のように凹状とした状態で水素ベークを行えば、ポリシリコン４がコンタクトホール１からはみ出さないので、ショートの可能性を抑制することができる。
（第３の実施形態）
本発明の第３の実施形態について説明する。図２４は、本実施の形態に係る半導体装置の製造方法のフローチャートである。本実施の形態では、第１、第２の実施形態と比較して、水素ベークを行う際のポリシリコン４の形状が工夫されている。また、本実施の形態では、第１、第２の実施形態のようにポリシリコン４の上にタングステンプラグを積層するのではなく、別のポリシリコン層を形成させる場合について説明を行う。
本発明の第３の実施形態について説明する。図２４は、本実施の形態に係る半導体装置の製造方法のフローチャートである。本実施の形態では、第１、第２の実施形態と比較して、水素ベークを行う際のポリシリコン４の形状が工夫されている。また、本実施の形態では、第１、第２の実施形態のようにポリシリコン４の上にタングステンプラグを積層するのではなく、別のポリシリコン層を形成させる場合について説明を行う。
ステップＳ１、２；
第１の実施形態と同様に、コンタクトホール１が形成され（Ｓ１）、ポリシリコン４が堆積される（Ｓ２）。
第１の実施形態と同様に、コンタクトホール１が形成され（Ｓ１）、ポリシリコン４が堆積される（Ｓ２）。
ステップＳ３−１；
更に、第１の実施形態と同様に、エッチバックによりコンタクトホール１以外に堆積したポリシリコン４が除去される。
更に、第１の実施形態と同様に、エッチバックによりコンタクトホール１以外に堆積したポリシリコン４が除去される。
ステップＳ３−４；酸化シリコンのエッチバック
続いて、コンタクトホール１周囲のシリコン酸化膜２をエッチバックにより除去する（図１２Ａ、Ｂ）。シリコン酸化膜２をエッチバックすることにより、ポリシリコン４は、コンタクトホール１から上方に突き出した凸状となる。
続いて、コンタクトホール１周囲のシリコン酸化膜２をエッチバックにより除去する（図１２Ａ、Ｂ）。シリコン酸化膜２をエッチバックすることにより、ポリシリコン４は、コンタクトホール１から上方に突き出した凸状となる。
ステップＳ４、５；
第１の実施形態と同様に、不純物の注入（Ｓ４）及び水素ベーク（Ｓ５）を実施する。本実施の形態では、ポリシリコン４が凸状に突き出しているので、水素ベーク（Ｓ５）後のポリシリコン４の上面は、第１、第２の実施形態と比較してより曲率の高い形状となる（図１３Ａ、Ｂ）。
第１の実施形態と同様に、不純物の注入（Ｓ４）及び水素ベーク（Ｓ５）を実施する。本実施の形態では、ポリシリコン４が凸状に突き出しているので、水素ベーク（Ｓ５）後のポリシリコン４の上面は、第１、第２の実施形態と比較してより曲率の高い形状となる（図１３Ａ、Ｂ）。
ステップＳ６；シリコン酸化膜の堆積
続いて、ポリシリコン及びシリコン酸化膜２上に、層間膜としてシリコン酸化膜２５を堆積させる（図１４）。
続いて、ポリシリコン及びシリコン酸化膜２上に、層間膜としてシリコン酸化膜２５を堆積させる（図１４）。
ステップＳ７、１１；ホールの形成及びポリシリコンの堆積
更に、シリコン酸化膜２５を開口させて、ポリシリコン４の上面に接続する為のホールを形成する（Ｓ７）。このホールにポリシリコン１８を堆積させる（Ｓ１１、図１５）。
更に、シリコン酸化膜２５を開口させて、ポリシリコン４の上面に接続する為のホールを形成する（Ｓ７）。このホールにポリシリコン１８を堆積させる（Ｓ１１、図１５）。
以上のステップＳ１〜Ｓ１１の動作により、ポリシリコン４上に別のポリシリコン１８が積層した構造を有するポリシリコンプラグが形成される。本実施の形態では、水素ベーク（Ｓ５）の処理を行う際にポリシリコン４が凸状に突き出しているので、ポリシリコン４の上面を平滑でより曲率の高い形状にする事ができる。ポリシリコン４とポリシリコン１８との界面の曲率が高ければ接触面積が増大するので、接触抵抗を低減させる事が可能である。
また、水素ベーク後のポリシリコン４上面の曲率は、水素ベーク前にシリコン酸化膜２からポリシリコン４が突き出した高さによって調整可能である。即ち、ステップＳ７の処理において、シリコン酸化膜２のエッチバック量を調整して、ポリシリコン４の凸形状の高さを調整する事で、水素ベーク後のポリシリコン４上面の曲率を所望のものとすることができる。
尚、本実施の形態では、ポリシリコン４上に、更にポリシリコン１８が積層したポリシリコンプラグが作製されるが、第１、第２の実施形態と同様にポリシリコン４上にタングステンプラグを積層してもよい。また、第１、第２の実施形態において、本実施の形態のようにポリシリコン４上に別のポリシリコン１８層を積層してもよい。
（第４の実施形態）
本発明の第４の実施形態について説明する。図２５は、本実施の形態にかかる半導体装置の製造方法のフローチャートである。本実施の形態では、第２の実施形態と同様にポリシリコン４を加工してコンタクトホール部分が凹状となるようにする。また、第１〜第３の実施形態に対して、シリコンの選択エピタキシャル成長を行う点で工夫されている。以下に各工程の詳細について説明する。
本発明の第４の実施形態について説明する。図２５は、本実施の形態にかかる半導体装置の製造方法のフローチャートである。本実施の形態では、第２の実施形態と同様にポリシリコン４を加工してコンタクトホール部分が凹状となるようにする。また、第１〜第３の実施形態に対して、シリコンの選択エピタキシャル成長を行う点で工夫されている。以下に各工程の詳細について説明する。
ステップＳ１、２；
第１の実施形態と同様に、コンタクトホール１が形成され（Ｓ１）、ポリシリコン４が堆積される（Ｓ２）。
第１の実施形態と同様に、コンタクトホール１が形成され（Ｓ１）、ポリシリコン４が堆積される（Ｓ２）。
ステップＳ３−１〜３−３；ポリシリコンを凹状に加工
続いて、第２の実施形態と同様に、コンタクトホール１部分の中腹までポリシリコン４が埋め込まれた凹形状を形成させる（図１０Ａ、Ｂ）。
続いて、第２の実施形態と同様に、コンタクトホール１部分の中腹までポリシリコン４が埋め込まれた凹形状を形成させる（図１０Ａ、Ｂ）。
ステップＳ３−５；選択エピタキシャル成長
続いて、ポリシリコン４の上面に、シリコンを選択エピタキシャル成長させる（図１６Ａ、Ｂ）。尚、図１６Ａ、Ｂに描かれている例では、この選択エピタキシャル成長によって、選択エピタキシャルシリコン１２が、コンタクトホール１の上部開口面までを埋めるように形成されている。
続いて、ポリシリコン４の上面に、シリコンを選択エピタキシャル成長させる（図１６Ａ、Ｂ）。尚、図１６Ａ、Ｂに描かれている例では、この選択エピタキシャル成長によって、選択エピタキシャルシリコン１２が、コンタクトホール１の上部開口面までを埋めるように形成されている。
ステップＳ４、５；不純物注入及び水素ベーク
続いて、不純物の注入（Ｓ４）及び水素ベーク（Ｓ５）が実施される。水素ベークによって、ポリシリコン４の上部は流動して曲面となる。このとき、Ｓ３−５の選択エピタキシャル成長によって堆積された選択エピタキシャルシリコン１２の部分は、水素ベーク時により流動し易くなっている。即ち、第２の実施形態と比較すると、水素ベーク（Ｓ５）時において流動状態となるシリコンの量が多くなっている。水素ベーク時において流動状態となるシリコン量が増えている事で、ポリシリコン４上面をより確実に滑らかにする事ができる。
続いて、不純物の注入（Ｓ４）及び水素ベーク（Ｓ５）が実施される。水素ベークによって、ポリシリコン４の上部は流動して曲面となる。このとき、Ｓ３−５の選択エピタキシャル成長によって堆積された選択エピタキシャルシリコン１２の部分は、水素ベーク時により流動し易くなっている。即ち、第２の実施形態と比較すると、水素ベーク（Ｓ５）時において流動状態となるシリコンの量が多くなっている。水素ベーク時において流動状態となるシリコン量が増えている事で、ポリシリコン４上面をより確実に滑らかにする事ができる。
（第５の実施形態）
本発明の第４の実施形態について説明する。図２６は、本実施の形態にかかる半導体装置の製造方法のフローチャートである。本実施の形態は、第４の実施形態と同様に、シリコンの選択エピタキシャル成長を行う工程が実行される。但し、シリコンの選択エピタキシャル成長を行う際のポリシリコンの形状が異なっている。以下に各工程の詳細について説明する。
本発明の第４の実施形態について説明する。図２６は、本実施の形態にかかる半導体装置の製造方法のフローチャートである。本実施の形態は、第４の実施形態と同様に、シリコンの選択エピタキシャル成長を行う工程が実行される。但し、シリコンの選択エピタキシャル成長を行う際のポリシリコンの形状が異なっている。以下に各工程の詳細について説明する。
ステップＳ１、２；
まず、コンタクトホール１が形成され（Ｓ１）、ポリシリコン４が堆積される（Ｓ２）。
まず、コンタクトホール１が形成され（Ｓ１）、ポリシリコン４が堆積される（Ｓ２）。
ステップＳ３−１；エッチバック
さらに、ポリシリコン４をエッチバックして、コンタクトホール１の上部開口面と略同じ高さまでポリシリコン４が埋め込まれた状態にする（図３Ａ、Ｂ）。
さらに、ポリシリコン４をエッチバックして、コンタクトホール１の上部開口面と略同じ高さまでポリシリコン４が埋め込まれた状態にする（図３Ａ、Ｂ）。
ステップＳ３−３；シリコン酸化膜のエッチバック
続いて、ポリシリコン４の埋め込まれたコンタクトホール１周囲のシリコン酸化膜２をエッチバックする。これにより、ポリシリコン４は周囲のシリコン酸化膜２から上方に突き出した形状となる（図１８Ａ、Ｂ）。
続いて、ポリシリコン４の埋め込まれたコンタクトホール１周囲のシリコン酸化膜２をエッチバックする。これにより、ポリシリコン４は周囲のシリコン酸化膜２から上方に突き出した形状となる（図１８Ａ、Ｂ）。
ステップＳ３−４；選択エピタキシャル成長
第４の実施形態と同様に、ポリシリコン４の上面に選択エピタキシャル成長により選択エピタキシャルシリコン１３を成長させる（図１９）。
第４の実施形態と同様に、ポリシリコン４の上面に選択エピタキシャル成長により選択エピタキシャルシリコン１３を成長させる（図１９）。
ステップＳ４、５；不純物の注入及び水素ベーク
第４の実施形態と同様に、不純物の注入（Ｓ４）及び水素ベーク（Ｓ５）を行う。この水素ベークにより、コンタクトホール１上部では、ポリシリコンがホールから横方向（基板平面に平行な方向）にせり出した形状となる（図２０Ａ、Ｂ）。
第４の実施形態と同様に、不純物の注入（Ｓ４）及び水素ベーク（Ｓ５）を行う。この水素ベークにより、コンタクトホール１上部では、ポリシリコンがホールから横方向（基板平面に平行な方向）にせり出した形状となる（図２０Ａ、Ｂ）。
以降の工程は、第１の実施形態と同様であるので、説明を省略する。
本実施の形態によれば、第４の実施形態と同様に、水素ベーク時に流動化するシリコン量を増やす事ができるので、ポリシリコンの上面をより確実に滑らかにする事ができるとともに、コンタクトホール１上でポリシリコン４が横方向にせり出した形状となるので、ポリシリコン４上面の表面積を更に広くする事ができる。これにより、ポリシリコン４の上面に接続されるコンタクト構造との間の接触抵抗を更に低減させる事ができる。
以上のように、本発明にかかる１〜５の実施形態について説明した。これらの実施形態は、矛盾の無い範囲内で組み合わせて使用することもできる。
また、本発明の工夫を用いたポリシリコンプラグは、例えば６Ｆ２のようなコンタクトピッチの狭いレイアウトを有するＤＲＡＭにおける層間接続用のプラグとして用いることが好適である。図２１は、このようなレイアウトの例を示す平面図である。このレイアウトに関して以下に説明する。
図２１に示されるレイアウトの各構成は、半導体基板３上に形成されている。尚、説明の便宜上、実際には層間絶縁膜等に遮られて見えない構成も透視させて示している。
半導体基板３上には、複数のトランスファーゲート１０２が平行に形成されている。各トランスファーゲート１０２の両脇には、ＬＤＤサイドウォール１０３が設けられている。
トランスファーゲート１０２を横切るように、複数のフィールド（活性領域）１０１が形成されている。フィールド１０１は素子が形成される領域であり、素子分離膜によってフィールド外と電気的に区切られている。
また、複数のトランスファーゲート１０２を横切り、且つ、隣接するトランスファーゲート１０２の間でフィールド１０１と交差するように、ビット線１０４が設けられている。
各フィールド１０１中において、トランスファーゲート１０２の両脇に位置する部分には、拡散層（図示せず）が設けられている。トランスファーゲート１０２の両脇の拡散層のうちの一方は、コンタクトホール１に埋め込まれたプラグを介してビット線１０４に接続される。このビット線１０４と拡散層との接続が、ポリシリコンプラグ４を含むプラグを介して行われる。また、他方の拡散層は、別のプラグを介してキャパシタ（図示せず）に接続される。このキャパシタとの接続を行う為のプラグに、本発明の工夫を適用してもよい。このようなレイアウトは、コンタクトピッチが狭く、プラグの接触抵抗低減が特に要求されるので、本発明で成された工夫を用いることが特に有利である。
１ ホール
２ シリコン酸化膜
２１ シリコン酸化膜
２２ シリコン酸化膜（サイドウォール絶縁膜）
２３ シリコン酸化膜
２４ シリコン酸化膜
３ シリコン基板
４ ポリシリコンプラグ
５ シーム
６ ゲート電極
６１ ゲートポリシリコン
６２ ゲートタングステン
７ シリコン酸化膜
８ ホール
９ Ｔｉ、ＴｉＮ積層膜
１０ チタンシリサイド層
１１ タングステンプラグ
１２ 選択エピタキシャルシリコン
１３ 選択エピタキシャルシリコン
１８ ポリシリコン
２５ シリコン酸化膜
２７ ビット線
３１ ゲート絶縁膜
２ シリコン酸化膜
２１ シリコン酸化膜
２２ シリコン酸化膜（サイドウォール絶縁膜）
２３ シリコン酸化膜
２４ シリコン酸化膜
３ シリコン基板
４ ポリシリコンプラグ
５ シーム
６ ゲート電極
６１ ゲートポリシリコン
６２ ゲートタングステン
７ シリコン酸化膜
８ ホール
９ Ｔｉ、ＴｉＮ積層膜
１０ チタンシリサイド層
１１ タングステンプラグ
１２ 選択エピタキシャルシリコン
１３ 選択エピタキシャルシリコン
１８ ポリシリコン
２５ シリコン酸化膜
２７ ビット線
３１ ゲート絶縁膜
Claims (7)
- 半導体基板上の絶縁層にホールを形成する工程と、
前記ホールを埋めるようにポリシリコンを堆積した後に、エッチバックを行い前記ホール内のみに前記ポリシリコンを残存させるポリシリコン形成工程と、
水素雰囲気下で加熱して、前記ホール内に形成された前記ポリシリコンの表面を流動化させる水素ベーク工程と、
を具備する
半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法であって、
前記ポリシリコン形成工程は、
前記ホールの開口部の高さと前記ポリシリコンが埋め込まれた高さとが一致するよう
に前記ポリシリコンの形状を加工する工程
を有する
半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法であって、
前記ポリシリコン形成工程は、
前記ホールの開口部の高さよりも前記ポリシリコンが埋め込まれた高さの方が低くなるように、前記ポリシリコンの形状を加工する工程
を有する
半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法であって、
前記ポリシリコン形成工程は、
前記ポリシリコンが前記ホール周囲から突出した凸状となるように加工を行う工程
を有する
半導体装置の製造方法。 - 請求項１乃至４のいずれかに記載された半導体装置の製造方法であって、
更に、
前記ポリシリコン上に、シリコンの選択エピタキシャル成長を行う選択エピタキシャル成長工程
を具備し、
前記水素ベーク工程は、前記選択エピタキシャル成長工程の後に実施される
半導体装置の製造方法。 - 請求項１乃至５のいずれかに記載された半導体装置の製造方法であって、
前記ポリシリコンは、ＤＲＡＭのビット線と拡散層とを接続するプラグ、又は、キャパシタと拡散層とを接続するプラグとして形成される
半導体装置の製造方法。 - 請求項１乃至６のいずれかに記載された半導体装置の製造方法であって、
前記水素ベーク工程は、基板温度が８００℃以上９００℃以下、１０秒以上６０秒以下の条件で実施される
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006185299A JP4249765B2 (ja) | 2006-07-05 | 2006-07-05 | 半導体装置及びその製造方法 |
| US11/822,338 US20080014736A1 (en) | 2006-07-05 | 2007-07-05 | Semiconductor device and manufacturing process therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006185299A JP4249765B2 (ja) | 2006-07-05 | 2006-07-05 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008016589A JP2008016589A (ja) | 2008-01-24 |
| JP4249765B2 true JP4249765B2 (ja) | 2009-04-08 |
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ID=38949782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006185299A Expired - Fee Related JP4249765B2 (ja) | 2006-07-05 | 2006-07-05 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080014736A1 (ja) |
| JP (1) | JP4249765B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9653472B2 (en) | 2014-08-22 | 2017-05-16 | Samsung Electronics Co., Ltd. | Semiconductor device, method of fabricating the semiconductor device, and method of forming epitaxial layer |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014077210A1 (ja) * | 2012-11-15 | 2014-05-22 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US20150187578A1 (en) * | 2013-12-26 | 2015-07-02 | Macronix International Co., Ltd. | Method of forming silicon layer, and method of manufacturing flash memory |
| US10450830B2 (en) * | 2014-08-28 | 2019-10-22 | Halliburton Energy Services, Inc. | Analyzing mixibility of well cement slurries |
| KR20160120891A (ko) * | 2015-04-09 | 2016-10-19 | 삼성전자주식회사 | 반도체 장치 |
| US9991205B2 (en) | 2016-08-03 | 2018-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
| CN108447836A (zh) * | 2017-02-15 | 2018-08-24 | 联华电子股份有限公司 | 接触垫结构及其制作方法 |
| CN108511440B (zh) * | 2017-02-24 | 2020-12-01 | 联华电子股份有限公司 | 具有电容连接垫的半导体结构与电容连接垫的制作方法 |
| KR102579245B1 (ko) * | 2017-04-07 | 2023-09-14 | 어플라이드 머티어리얼스, 인코포레이티드 | 비정질 실리콘 갭충전을 개선하기 위한 표면 개질 |
| CN113517289B (zh) * | 2020-04-10 | 2024-02-09 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446316B1 (ko) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | 반도체장치의 콘택플러그 형성 방법 |
| US7049230B2 (en) * | 2003-11-26 | 2006-05-23 | Hynix Semiconductor Inc. | Method of forming a contact plug in a semiconductor device |
| JP3872071B2 (ja) * | 2004-05-19 | 2007-01-24 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| US7157327B2 (en) * | 2004-07-01 | 2007-01-02 | Infineon Technologies Ag | Void free, silicon filled trenches in semiconductors |
-
2006
- 2006-07-05 JP JP2006185299A patent/JP4249765B2/ja not_active Expired - Fee Related
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|---|---|
| US20080014736A1 (en) | 2008-01-17 |
| JP2008016589A (ja) | 2008-01-24 |
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| KR20040057551A (ko) | 반도체소자 제조 방법 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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