KR20180133558A - 비휘발성 메모리를 위한 스루 어레이 라우팅 - Google Patents
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Abstract
비휘발성 메모리에서 액세스 라인들을 라우팅하기 위한 기술들이 설명된다. 일부 실시예들에서, 본 기술들은 비휘발성 메모리에 있어서 메모리 어레이의 부분, 예를 들어, 어레이 영역 또는 주변 영역에 하나 이상의 스루 어레이 비아들을 형성하는 단계를 포함한다. 하나 이상의 액세스 라인들은 메모리 어레이의 어레이 또는 주변 영역 위 또는 아래의 영역 내에 있는 대신에, 스루 어레이 비아를 통해 라우팅될 수 있다. 이는 대안의 라우팅 구성들을 가능하게 할 수 있고, 비휘발성 메모리의 블록 높이를 증가시키지 않거나, 또는 실질적으로 증가시키지 않고, 추가적 액세스 라인들이 라우팅되게 할 수 있다. 그러한 기술들을 이용하는 비휘발성 메모리가 또한 설명된다.
Description
본 개시내용은 일반적으로 비휘발성 메모리에서 하나 이상의 채널들/라인들을 라우팅하기 위한 기술들에 관한 것이다. 더 구체적으로, 본 개시내용은 일반적으로 비휘발성 메모리에 사용된 하나 이상의 채널들이 메모리 어레이에 생성된 비아를 통해 라우팅되는 기술들에 관한 것이고, 이 비아는 하부 회로(underlying circuitry)에 대한 액세스를 가능하게 한다. 그러한 기술들 및 그러한 비아들을 제조하는 방법들을 포함하는 메모리가 또한 설명된다.
많은 타입의 반도체 메모리가 본 기술분야에서 공지되어 있다. 일부 메모리 타입들은 휘발성이고 전력이 제거된 경우 그 내용을 잃을 것이다. 다른 메모리 타입들은 비휘발성이고, 메모리에 대한 전력이 제거된 경우에도 그 안에 저장된 정보를 유지한다. 플래시 메모리는 비휘발성 메모리의 한 타입이다. 일반적으로, 플래시 메모리는 메모리 셀의 전하 저장 영역에 전하를 저장한다. 플로팅 게이트 플래시 셀에서, 제어 게이트와 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 채널 사이에 위치된 도전성 플로팅 게이트는 전하를 저장하기 위해 사용될 수 있다. 전하 트랩 플래시(CTF: charge trap flash) 셀에서, 질화막과 같은 비-도전성 재료의 층은 제어 게이트와 MOSFET의 채널 사이에 전하를 저장하기 위해 사용될 수 있다. MOSFET 기반의 플래시 셀의 전압 임계값은 셀의 전하 저장 영역에 저장된 전하의 양을 바꿈으로써 변경될 수 있고, 전압 임계값은 셀에 저장된 값을 지시하는 데에 사용될 수 있다.
플래시 메모리에 공통으로 사용된 한 아키텍처는 NAND(NOT AND) 아키텍처이다. 전형적인 NAND 아키텍처에서, 2개 이상의 플래시 셀들은 함께 소스 대 드레인에(source to drain) 연결되어, 메모리 셀들의 스트링을 형성한다. 개별 셀들의 제어 게이트들은 워드 라인들과 같은 액세스(예를 들어, 전역 제어) 라인들에 연결된다. 선택 게이트들(예를 들어, 선택 게이트 소스(SGS), 선택 게이트 드레인(SGD) 등)은 NAND 스트링의 어느 한 단부에 연결된 MOSFET들일 수 있고, NAND 스트링을, 해당 스트링의 한 단부에서 소스 라인에 연결하고, 다른 한 단부에서 데이터(예를 들어, 비트) 라인에 연결한다.
일부 NAND 플래시 디바이스들은 수직으로(예를 들어, 수직의 NAND에서), 그리고 선택적으로 3차원으로(예를 들어, 3D NAND에서) 적층될 수 있는 플래시 메모리 셀들의 스택들을 포함하는 것이다. 어느 한 경우에, 그러한 디바이스들은 수직으로 배열되는 소스, 드레인, 및 채널을 포함하는 플래시 메모리 셀들의 스택을 포함할 수 있고, 셀들은 다른 하나의 상부에 하나가 위치되어 수직의 NAND 스트링을 형성하게 된다. 수직의 NAND 스트링은 선택 게이트(예를 들어, 선택 게이트 드레인(SGD), 선택 게이트 소스(SGS) 등)의 상부에 위치될 수 있고, 또 다른 선택 게이트(예를 들어, SGD, SGS)는 수직의 NAND 스트링의 상부에 위치될 수 있다.
더 고용량의 요건들을 만족시키기 위해서, 메모리 설계자들은 메모리 밀도를 증가시키려고, 즉 집적 회로 다이의 정해진 에리어(area)에 존재하는 메모리 셀들의 수를 증가시키려고 계속해서 애쓴다. 메모리 밀도를 증가시키는 한 가지 방법은, 개별 메모리 셀들의 피처 사이즈(feature size)를 감소시키고 따라서 셀들 자체의 전체 사이즈를 감소시키는 것이다. 이는 특정 에리어에 포함될 수 있는 메모리 셀들의 수를 증가시킬 수 있더라도, 메모리 셀의 피처 사이즈를 감소시킴으로써 디바이스 실패 및 전하 누설의 위험을 증가시킬 수 있다. 메모리 밀도를 증가시키기 위한 또 다른 메커니즘은, 상기 언급한 바와 같이 수직의 NAND 스트링들을 형성하는 것이다. 그러한 예들에서, 메모리 밀도는, 설계, 표준 또는 그것들의 조합에 의해 부과될 수 있는 블록 사이즈 고려사항들에 의해 실제로 제한될 수 있다. 전통적인(예를 들어, 평면형) NAND 디바이스들와 마찬가지로, 수직의 NAND의 밀도는 각각의 수직의 NAND 스트링 내의 메모리 셀들의 피처 사이즈를 감소시킴으로써 증가될 수 있다.
어쨌든, NAND 메모리 어레이 내의 메모리 셀들의 밀도를 증가시키는 것은, 디바이스 내에서 사용될 수 있는 다양한 액세스(예를 들어, 워드) 라인들, 데이터(예를 들어, 비트) 및 다른(예를 들어, 소스, 드레인 등) 라인들/채널들을 라우팅하는 것에 도전이 될 수 있다. 이는 특히, 설계 고려사항들 및/또는 표준이 디바이스의 블록 높이를 제한할 때 사실이다. 후술한 바와 같이, 본 개시내용의 기술들은, 수직의 및/또는 3D NAND 디바이스들과 같은 비휘발성 메모리 디바이스들을 위한 대안의 라우팅 구성들을 가능하게 함으로써, 다양한 양태들의 그러한 도전들을 해결하는 것에 목표를 둔다.
이하의 상세한 설명이 진행됨에 따라, 그리고 유사한 참조 번호들이 유사한 부분들을 나타내고 있는 도면들을 참조하면, 청구된 대상의 실시 형태들의 특징들 및 장점들이 명백하게 될 것이다.
도 1은 본 개시내용에 따른 일 예시적인 메모리 어레이의 메모리 셀들의 횡단면도를 예시한다.
도 2a는 비휘발성 메모리의 메모리 어레이를 위한 예시적인 라우팅 다이어그램의 한 도면이다.
도 2b는 비휘발성 메모리의 메모리 어레이를 위한 예시적인 라우팅 다이어그램의 또 다른 도면이다.
도 3은 본 개시내용에 따른 비휘발성 메모리의 메모리 어레이의 예시적인 라우팅 다이어그램이다.
도 4는 본 개시내용에 따른 스루 어레이 채널을 형성하는 일 예시적인 방법의 흐름도이다.
도 5a 내지 도 5f는 본 개시내용에 따른 스루 어레이 채널을 형성하는 일 예시적인 방법을 단계별로 예시한다.
도 6은 본 개시내용에 따른 전자적 시스템의 일부로서 하우스(house)에 연결된 메모리 디바이스의 일례의 간략화된 블록도이다.
도 1은 본 개시내용에 따른 일 예시적인 메모리 어레이의 메모리 셀들의 횡단면도를 예시한다.
도 2a는 비휘발성 메모리의 메모리 어레이를 위한 예시적인 라우팅 다이어그램의 한 도면이다.
도 2b는 비휘발성 메모리의 메모리 어레이를 위한 예시적인 라우팅 다이어그램의 또 다른 도면이다.
도 3은 본 개시내용에 따른 비휘발성 메모리의 메모리 어레이의 예시적인 라우팅 다이어그램이다.
도 4는 본 개시내용에 따른 스루 어레이 채널을 형성하는 일 예시적인 방법의 흐름도이다.
도 5a 내지 도 5f는 본 개시내용에 따른 스루 어레이 채널을 형성하는 일 예시적인 방법을 단계별로 예시한다.
도 6은 본 개시내용에 따른 전자적 시스템의 일부로서 하우스(house)에 연결된 메모리 디바이스의 일례의 간략화된 블록도이다.
하기의 설명에서는, 짧은 설명의 일부를 형성하고 다양한 예시적인 실시예들을 예시하는 첨부 도면들을 참조한다. 예시된 실시예들은 예시를 위한 것일 뿐이고, 도시된 것들과는 다른 실시예들이 본 개시내용에 의해 예상되고 본 개시내용에 포함된다는 것을 강조한다. 그러한 다른 실시예들은, 본 개시내용의 범주로부터 벗어남 없이 행해질 수 있는, 예시된 실시예들에 관련한 구조, 논리적 및 전기적 변경들을 포함할 수 있다.
본 개시내용의 문맥에서, 용어 "반도체"는 재료의 층, 웨이퍼 또는 기판의 형태로 된 것들을 포함하지만 이들에 한정되지 않는 임의의 반도체 구조체를 지칭하는 것으로서 이해되어야 한다. 제한 없이, 용어 "반도체"는, SOS(silicon on sapphire) 기술, SOI(silicon on insulator) 기술, TFT(thin film transistor) 기술, 도핑된 그리고 도핑되지 않은 반도체들, 기저(base) 반도체 구조체에 의해 지지되는 실리콘의 에피택셜 층들, 본 기술분야의 통상의 기술자에게 공지된 다른 반도체 구조들 및 그것들의 조합들 및 기타 등등을 포함하는 것으로 이해될 수 있다. 또한, 용어 "반도체"가 본 명세서에서 사용될 때에는, 다양한 공정의 단계들이 반도체의 구조체 내에 영역들, 접합들 등을 형성하기 위해 수행될 수 있다는 것을 이해해야 한다.
본 명세서에서 사용된 바와 같이, 방향성의 형용사들은 피처(예를 들어, 메모리 셀)가 형성되는 기판의 표면에 대하여 이해되어야 한다. 예를 들어, 수직의 구조체는 해당 구조체가 형성된 기판의 표면으로부터 멀어지며 연장되고, 해당 구조체의 하단부는 기판의 표면에 근접하여 있는 것으로 이해되어야 한다. 또한, 수직의 구조체는, 해당 구조체가 형성된 기판의 표면에 대해 수직일 필요는 없고, 수직의 구조체들은 기판에 대해 일정 각도로 연장되어 형성될 수 있는 구조체들을 포함한다는 것으로 이해되어야 한다.
비휘발성 메모리의 밀도를 증가시키려는 동기로 인해, 메모리 설계자들은 메모리 디바이스의 정해진 에리어에서 메모리 셀들의 수를 증가시키게 되었다. 메모리 밀도가 증가함에 따라, 디바이스의 성능에 바람직하지 않은 영향을 미치지 않고 디바이스를 동작시키기 위해 필요할 수 있는 다양한 액세스, 데이터 및 다른 라인들을 라우팅하는 것이 점점 더 어려운 일이 되었다. 그러한 라인들을 위한 추가적 라우팅 채널들을 비휘발성 메모리에, 예를 들어, 메모리 어레이의 위에 또는 아래에 추가하는 것이 가능하더라도, 그러한 채널들을 수용하기 위해서는 디바이스의 블록 높이를 증가시킬 필요가 있을 수 있다. 블록 높이가 예를 들어, 설계 고려사항들, 표준 등에 의해 제한되는 예들에서, 블록 높이를 증가시키는 것이 허용될 수 없거나, 그렇지 않으면 바람직하지 않을 수 있다.
본 개시내용은, 비휘발성 메모리에서 사용될 수 있는 하나 이상의 액세스, 데이터, 및/또는 다른 라인들을 라우팅하기 위한 대안의 메커니즘들을 가능하게 하는 기술들을 제공함으로써 이런 문제를 해결하는 것에 목표로 둔다. 일반적으로, 본 명세서에 설명된 기술들은, 메모리 어레이의 위에 있는 콘택트들/트레이스들로부터 하나 이상의 라인들을 메모리 어레이의 아래에 있는 하나 이상의 콘택트들, 예를 들어, 스트링 드라이버 회로 또는 CUA(CMOS under array) 기술에 의해 제공될 수 있는 다른 지원 회로(예를 들어, CMOS(complementary metal oxide semiconductor) 회로들)의 콘택트들로 라우팅하기 위한 대안적 메커니즘들을 가능하게 한다. 더 구체적으로, 본 명세서에서 설명된 기술들은, 메모리 어레이의 일부를 통해, 예를 들어, 그것의 어레이 영역에 및/또는 주변 영역에 형성될 수 있는 다수의 비아들 중의 하나를 이용하는 것을 강화하여 어레이 아래에 형성될 수 이는 영역들/회로에의 액세스를 가능하게 한다. 하나 이상의 채널들은 그러한 비아들 내에 형성될 수 있고, 다양한 라인들을 메모리 어레이의 아래에 형성된 회로에 전기적으로 연결할 수 있게 하는 도전성 재료로 채워진다.
이제, 본 개시내용에 따른 일 예시적인 메모리 어레이의 메모리 셀들의 횡단면도를 예시하는 도 1을 참조한다. 도시된 바와 같이, 메모리 어레이(100)(이하, "어레이(100)")는, NAND 구성으로 배열된 복수의 메모리 스트링들(1121...4)에 형성된 복수의 메모리 셀들을 포함한다. 따라서 도 1은 본 개시내용에 따른 일 예시적인 NAND 메모리 디바이스의 메모리 셀들을 도시하는 것으로 이해될 수 있다. 예시된 바와 같이, 메모리(100)는 선택 게이트 소스("SGS") 게이트들(110) 및 선택 게이트 드레인("SGD") 게이트들(104)을 포함하고, 그들 각각은 하나 또는 메모리 스트링들(1121...4)에 연결된다. SGS(110)는 SGS 제어 라인에 의해 제어될 수 있고, SGD(104)는 SGD 제어 라인에 의해 제어될 수 있다(둘 다 도시되지 않음). 일반적으로, SGD(104) 및 SGS(110)는 메모리(100)와의 하나 이상의 동작들(예를 들어, 판독 동작들, 기입 동작들, 소거 동작들 등)의 수행 동안 바이어싱될 수 있는데, 이는 스트링 선택 게이트(132)의 바이어싱 제어만으로 또는 이와 조합하여 그러한 동작들 동안 메모리 셀들 또는 그 스트링들을 활성화 또는 비활성화하기 위한 것으로서 아래에 설명된다.
스트링들(1121...4)은, 이 실시예에서, 각각의 스트링의 일부가 제1 컬럼(1381)을 따라 형성된 제1 부분을 갖도록 형성되고 동일한 스트링의 제2 부분이 인접한(예를 들어, 제2) 컬럼(1382)을 따라 형성되도록 접힌 배열(folded arrangement)로 형성된다. 이런 관점에서, "컬럼"(1381, 1382)은 NAND 스트링에 배열된 메모리 셀들의 스트링들을 포함하는 것으로 이해될 수 있다.
스트링들(1121...4)은 접힌(예를 들어, U-형상) 배열로 배열되고, 복수(예를 들어, 8, 16, 32 등)의 메모리 셀들을 포함할 수 있다. 예로서, 스트링들(1121...4)은 각각 여덟(8)개의 메모리 셀들을 포함할 수 있고, 여기서 4개의 메모리 셀은 하나의 수직 컬럼(예를 들어, 컬럼 1121)을 따라 형성되고, 4개의 메모리 셀은 인접한 메모리 컬럼(예를 들어, 컬럼 1122)을 따라 형성되어, U-형상 배열을 형성한다. 본 개시내용의 NAND 메모리 디바이스들은, 서로 인접하여 형성된 다수의 그러한 U-형상 스트링들 중 2개를 포함할 수 있다. 메모리(100)는 또한, 스트링들(1121...4)의 각각의 단부 사이에 형성될 수 있는 스트링 선택 게이트(SSG)(132)를 포함할 수 있다.
도 1에 추가로 도시된 바와 같이, 다양한 실시예들에서, 스트링들(1121...4)은 데이터(예를 들어, 비트) 라인(116)과 2개의 소스 라인(1141,2) 사이에 있어서, 예를 들어, 비트 라인 콘택트 포인트들(144) 및 소스 라인 콘택트 포인트들(142)에서 연결될 수 있다. 스트링을 비트 라인에 연결하는 것은, 다결정 실리콘(폴리실리콘)과 같은 도전체일 수 있는 SSG(132)에 의해 제어될 수 있다. 일반적으로, SSG(132)는 선택된 스트링(1121...4)의 제1 단부를 데이터(비트) 라인(116)에, 그리고 해당 선택된 스트링의 또 다른 단부를 소스 라인(1141,2)에 연결 및/또는 분리하기 위해 바이어싱(활성화)될 수 있다.
메모리(100) 및 스트링들(1121...4)의 일부만이 도 1에 도시되어 있고, 본 개시내용의 비휘발성 메모리들은 도시된 구성에 한정되지 않는다는 점을 이해해야 한다. 실제, 메모리(100)는 스트링들(1121...4)로서 도 1에서 식별된 것보다 많거나 적은 NAND 스트링들을 포함하는 메모리 셀들의 어레이를 포함할 수 있다. 또한, 각각의 스트링은 8개보다 많거나 적은 메모리 셀들을 포함할 수 있고, 이들 중의 임의의 것 또는 전부는 워드 라인들(1020...7) 또는 다른 워드 라인들(도시되지 않음)에 의해 연결될 수 있다. 예를 들어, 추가적 메모리 셀 구조체들(도시되지 않음)은 각각의 스트링들(1121...4) 및/또는 하나 이상의 추가적 스트링들 내에 위치될 수 있다. 그러한 추가적 메모리 셀들은 미국 허여 전(Pre-Grant) 공개공보 제2009/0168519호에 있는 것들과 같은 활성 또는 비활성(더미) 메모리 셀들을 포함할 수 있다. 실제, 일부 실시예들에서, 본 명세서에서 설명된 메모리들은 2n 메모리 셀들을 갖는 메모리 어레이를 포함하는 NAND 메모리일 수 있고, 여기서 n은 정수이다.
도 1에 추가로 도시된 바와 같이, 메모리(100)는 전하 저장 구조체(124) 및 채널 구조체(126)를 더 포함할 수 있다. 전하 저장 구조체(124)는 도시된 바와 같은 메모리 스트링들(1121...4)을 통해 형성된 하나 이상의 연속적 층들의 형태일 수 있다. 일부 실시예들에서, 전하 저장 구조체(124)는 제1 산화층, 제1 산화층 상에 형성된 질화층, 및 질화층 상에 형성된 제2 산화층을 포함할 수 있다(모두 도시되지 않음).
메모리(100)는 또한 평면 게이트를 포함할 수 있고, 도 1에서는 그 각각이 메모리 셀들(1121...4)의 스트링 아래에 형성될 수 있는 복수의 제어 게이트(1401...4)를 포함하는 것으로 예시되어 있다. 제한 없이, 제어 게이트(1401...4)는, 메모리 스트링들(1121...4)을 구동하기 위해 사용될 수 있는 메모리 어레이(1121...4) 아래에 있는 회로의 일부를 형성할 수 있다. 따라서, 제어 게이트들(1401...4)은 메모리 스트링들(1121...4) 아래에 형성될 수 있고 CUA(CMOS under array)와 같은 임의의 적합한 기술에 의해 생성될 수 있는 워드 라인 드라이버 회로의 일부를 형성할 수 있다.
예시되어 있지 않더라도, 메모리(200)의 메모리 셀들은 3 차원(3D)으로 배열되어 메모리 셀들의 3D 어레이를 형성할 수 있다. 예를 들어, 메모리 셀들 SGS(1101-2), SGD(1041-2), 및 스트링 선택 게이트들("SSG")(1321...5)은 도 1에 도시된 평면의 뒤(예를 들어, 아래)와 앞(예를 들어, 위) 둘 다에서 반복될 수 있다. 그러한 게이트들을 위한 제어 라인들은 또한, 도 1의 평면의 앞과 아래에서 연장될 수 있다. 더 구체적으로, 워드 라인들(1020...7)(각각의 메모리 셀의 논리적으로 제어 게이트 구조체 및 액세스 라인을 포함할 수 있음)은 그러한 실시예들에서 메모리(100)의 메모리 셀 어레이의 평면 내부로 또는 외부로 전달하기 위한 것으로 이해될 수 있다. 마찬가지로, SGD(1141-2), SGS(1101-2), 및 SSG(1321...5)(각각의 스트링들(1121...4)에서 논리적으로 제어 구조체로서 각각 기능할 수 있음)는 또한 도 1의 평면을 통과하는 제어 신호 라인을 포함할 수 있다. 평면 게이트(예를 들어, 제어 게이트들(1401...4))는 또한 3D 어레이 내에서 반복될 수 있다.
도 1은 본 개시내용에 따라 사용될 수 있는 NAND 메모리 어레이의 일 구성을 예시하기 위해 제공된 것임에 주목해야 한다. 본 개시내용은, 도 1의 메모리(100)와는 다른 방식으로 구성된 NAND 메모리뿐만 아니라 NOR(NOT OR) 아키텍처를 갖는 메모리도 포함하여, 다양한 상이한 타입들의 비휘발성 메모리의 사용을 예상할 수 있다는 점을 이해해야 한다. 어쨌든, 메모리(100)에 관한 추가적 정보 및 그러한 메모리를 형성하는 방법들이 미국 특허 제8,681,555호에서 발견될 수 있고, 그 전체 내용은 본 명세서에 참조로 포함된다.
이제, 본 개시내용에 따른 비휘발성 메모리의 메모리 어레이를 위한 액세스 라인 라우팅 방식에 대한 상이한 도면들을 제공하는 도 2a 및 도 2b를 참조한다. 본 명세서에서 사용된 바와 같이, 용어 "액세스 라인", "제어 라인", 및 라우팅 라인은 비휘발성 메모리의 하나 이상의 구성요소들로/로부터 신호들을 송신하는 데 사용될 수 있는 라인들을 지칭하기 위해 상호 교환가능하게 사용된다. 따라서 액세스/제어 라인들은, 비휘발성 메모리에 사용될 수 있는 하나 이상의 게이트들(예를 들어, 선택 게이트 소스, 선택 게이트 드레인 등)에, 및 그것들로부터 신호들을 송신하는 데 사용될 수 있는 라인들/채널들, 하나 이상의 워드 라인들, 하나 이상의 메모리 셀들, 구동 회로, 그것들의 조합들 및 기타 등등을 포함할 수 있다. 이해될 수 있는 바와 같이, 액세스 라인들은 비휘발성 메모리에 형성된 하나 이상의 채널들을 통해 라우팅될 수 있다.
예시를 위해, 도 2a 및 도 2b의 라우팅 다이어그램은, 비휘발성 메모리가 각각의 메모리 어레이에 의해 공유되는 하부 드라이버 회로에 의해 구동될 수 있는 메모리 스트링들을 포함하는 다수의 메모리 어레이들(타일들)을 포함하는 예를 예시한다. 그와 같이, 도 2a 및 도 2b는, 예를 들어, CUA 기술에 의해 각각의 메모리 어레이들 아래에 제공될 수 있는 공통 워드 라인 드라이버 아키텍처를 이용하는 비휘발성 메모리(예를 들어, 수직의 NAND 메모리)를 위한 라우팅 다이어그램의 상이한 도면들을 도시하는 것으로 이해될 수 있다. 도 2a 및 도 2b의 한 목적은 그러한 디바이스에 사용될 수 있는 다양한 액세스, 데이터 등의 라인들의 라우팅에서 직면할 수 있는 다양한 도전들을 예시하는 것이다. 이러한 도면은 예시적일 뿐이고, 본 명세서에서 설명된 기술들은 임의의 적합한 비휘발성 메모리에서 이용될 수 있다는 점을 강조한다.
도 2a 및 도 2b에 도시된 바와 같이, 메모리(200)는 복수의 메모리 어레이들(타일들)을 포함할 수 있다. 이런 개념은, 제1 메모리 어레이(타일)(2031) 및 제2 메모리 어레이 타일(2032)을 포함하는 것으로서 메모리(200)를 도시하는 도 2에 예시되어 있다. 메모리 어레이들(타일들)(2031, 2032) 각각은 수직의 또는 3D NAND 아키텍처에서 사용될 수 있는 것과 같은 메모리 셀들의 수직 어레이의 형태일 수 있다. 그와 같이, 메모리 어레이들(2031, 2032)은 각각 복수의 대응하는 채널(204)을 포함하고/하거나 이들에 연결될 수 있고, 이들 각각은 하나 이상의 액세스(워드) 라인 판들(205)을 이용하여 액세스 및/또는 제어될 수 있다. 워드 라인 판들(205)은 도전성(예를 들어, 금속, 폴리실리콘 등) 채널들(라우팅 라인들)(202)에 연결될 수 있고, 그것들은 차례차례 메모리 어레이들(2031,2) 위의 영역에 배치된 도전성 인터커넥트들(201)에 연결될 수 있다. 도전성 채널들(라인들)(202)의 접속 및 라우팅을 용이하게 하기 위해, 워드 라인 판들(205)은 도 2a에 도시된 계층식(tiered) 구조로 형성될 수 있다. 도전성 채널들(202)은 또한, 워드 라인 판들(205)을 하나 이상의 액세스(워드) 제어 라인들에, 예를 들어, 워드 라인 콘택트들(212)을 통해 연결될 수 있다. 전술된 개념은, 이 경우에, 메모리 어레이(2031,2) 아래의 영역에 위치되는 제1 워드 제어 라인들(206) 및/또는 제2 워드 제어 라인들(207)에 연결되는 것으로의 도전성 라인들(202)을 도시하는 도 2a에 예시된다. 메모리(200)는 인터커넥트들(209)을 더 포함할 수 있고, 이것들은 도전성 재료를 포함할 수 있고 둘 이상의 도전성 라인들(202) 및/또는 메모리(200)의 다른 구성요소들을 서로 전기적으로 연결하는 기능을 할 수 있다.
제1 및/또는 제2 워드 제어 라인들(206, 207)은, 도 2a 및 도 2b에 도시된 바와 같은, 드라이버 회로(208)에 연결될 수 있다. 상기 언급한 바와 같이, 드라이버 회로(208)는 메모리 어레이(2031,2)들 사이에서 공유될 수 있고, 그 메모리 스트링들을 구동하는 기능을 할 수 있다. 따라서 드라이버 회로(208)는 일부 실시예들에서, 예를 들어, CUA 기술 또는 일부 다른 방법을 통해 메모리 어레이들(2031,2) 아래에 제공될 수 있는 공통 워드 라인 드라이버 아키텍처의 형태로 구성될 수 있다. 도 2b에 도시된 바와 같이, 제1 및/또는 제2 워드 제어 라인들(206, 207)은 드라이버 회로(208)와의 전기적 접속을 가능하게 하는 도전성 라인들(예를 들어, 금속, 폴리실리콘 또는 기타 등등의 것이거나, 이들을 포함할 수 있음)을 포함할 수 있는 회로 라우팅 채널들(213)을 포함할 수 있고, 그러한 형태일 수 있고, 및/또는 이들에 연결될 수 있다.
또한 도 2b에 도시된 바와 같이, 메모리(200)는 소스 채널들(210), SGS 라인들(211) 및 SGD 라인들(214)를 포함할 수 있다. 소스 채널들(210)은 도전성 재료(예를 들어, 금속, 폴리실리콘 등)를 포함하는 하나 이상의 라인들로 형성되거나, 또는 이들을 포함할 수 있고, 메모리(200)의 하나 이상의 피처들을 소스에 연결하는 기능을 할 수 있다. 마찬가지로, SGS 라인들(211) 및 SGD 라인들(214)은 도전성 재료(다시, 금속, 폴리실리콘 등)로 형성되거나, 또는 이를 포함할 수 있고 각자 대응하는 SGS 및 SGD 게이트들을 드라이버 회로(208) 또는 다른 적합한 구성요소들에 연결하는 기능을 할 수 있다.
도 2a 및 도 2b로부터 알 수 있는 바와 같이, 메모리(200)에 사용된 다양한 라인들 및 채널들은 블록 높이(H) 내에서 라우팅될 수 있다. 예시된 실시예들에서, 예를 들어, 워드 라인들(206, 207), 소스 라인들(210), SGS 라인들(211), 및 SGD 라인들(214)은 도전성 라인들(202) 및/또는 인터커넥트들(209)에 연결될 수 있고, 이들 중의 일부 또는 전부는 드라이버 회로(208)에 라우팅될 수 있다. 더 구체적으로, 그러한 액세스 라인들 중의 하나 이상은 메모리 어레이(2031,2) 위에 또는 아래에, 즉 메모리(200)의 블록 높이(H) 내에서 라우팅될 수 있다. 메모리 밀도가 증가함에 따라, 이런 방식의 라우팅이 효과적일 수 있더라도, 추가적 액세스 라인들이 필요할 수 있다. 추가적 액세스 라인들의 라우팅은, 예를 들어, 최대 블록 높이를 규정하는 설계 고려사항들 및/또는 표준에 의해 블록 높이(H)가 제한될 때, 방해되거나 금지될 수 있다. 이런 개념은, 예를 들어, 영역(215)에서 구동 회로(213)로의 접속이 부족한 것으로서 SGD 라인들(214)을 도시하는 도 2b에 예시된다. 위에 언급된 바와 같이, 상기 SGD 라인들(214)은 메모리 어레이(2031 또는 2032) 위에 또는 아래에 라우팅될 수 있지만, 이렇게 함으로써 블록 높이(H)를 증가시키게 될 수 있고, 이는 바람직하지 않을 수 있다.
따라서, 본 개시내용에 따른 비휘발성 메모리를 위한 대안의 라우팅 다이어그램을 도시하는 도 3을 참조한다. 도시된 바와 같이, 메모리(300)는 도 2a 및 도 2b의 메모리(200)와 동일한 구성요소들 중의 다수를 포함한다. 그러한 요소들의 성질 및 기능은 도 2a 및 도 2b에서와 마찬가지로 도 3에서 동일하므로, 그러한 요소들은 간결성을 위해 다시 설명하지 않는다. 이를 염두에 두고, 메모리(300)는, 메모리(300)의 대응하는 부분들(3021, 3022)에 형성될 수 있는 스루 어레이 비아 영역(3011, 3012)들을 포함한다는 점에서, 메모리(200)와 상이하다. 일부 실시예들에서, 부분(3021, 3022)들 중의 하나 또는 둘 다는 도 2a의 메모리 어레이, 예를 들어, 메모리 어레이(2031, 2032)에 의해 적어도 부분적으로 점유된 메모리(300)의 영역, 즉 메모리(300)의 어레이 영역(도 3에 도시되지 않음)에 대응할 수 있다. 대안적으로, 부분들(3021, 3022) 중의 하나 또는 둘 다는 메모리(300)의 주변 영역, 즉 메모리 어레이 영역 외부에, 및/또는 그 주위에 형성될 수 있는 메모리(300)의 영역에 대응할 수 있다. 일부 실시예들에서, 비휘발성 메모리는 총 메모리 에리어 A를 가질 수 있고, 용어 "어레이 영역"은 에리어 A 내에서 메모리 어레이에 의해 점유된 영역을 지칭할 수 있다. 이런 경우들에, 용어 "주변 영역"은, 어레이 영역의 외부에 있는 에리어 A의 영역을 지칭할 수 있고, 이는 어레이 영역의 에지로부터 에리어 A의 약 30%(예를 들어, 약 25%, 약 20%, 약 15%)인 거리까지 연장될 수 있다. 일부 실시예들에서, 비휘발성 메모리의 주변 영역은, 총 메모리 에리어 A의 0 초과 약 25% 이하로 연장된다.
제한 없이, 일부 실시예들에서, 부분들(3021, 3022) 중의 하나 또는 둘 다는 메모리(300)의 주변 영역에 대응한다. 어쨌든, 하나 이상의 스루 비아 채널들(303)은, 스루 비아 영역들(3011, 3022)에 형성되어, 메모리(300)의 하나 이상의 채널들 및 대응하는 액세스 라인들을 드라이버 회로(208)에 연결할 수 있다. 예를 들어, 예시된 실시예에서, SGD 라인들(214)은 드라이버 회로(208)에 연결될 수 있거나, 또는 스루 비아 채널들(303)에 의해 메모리(300)의 다른 구성요소들에 연결될 수 있다.
예시를 위해, 그리고 용이한 이해를 위해, 도 3은 SGD 라인들(214)이 스루 비아 채널들(303)을 통해 드라이버 회로(208) 또는 메모리(300)의 다른 구성요소들에 연결될 수 있는 라우팅 다이어그램을 예시한다는 점에 주목해야 한다. 예시된 예는 예시적일 뿐이고, 메모리(300)(또는 200)를 위한 액세스 라인들 중의 하나, 전부, 또는 그것들의 조합이 스루 비아 영역들(3021, 3022)에 형성된 하나 이상의 스루 비아 채널들(303)에 의해 적절한 구성요소들에 연결될 수 있다는 점을 강조한다. 실제, 일부 실시예들에서, 하나 이상의 스루 비아 채널들(303)은, SGD 라인들(214), 회로 라우팅 채널들(213), SGS 라인들(211), 소스 채널들(210), 워드 제어 라인들(206, 207), 그것들의 조합들 및 기타 등등을, 메모리(300)의 적절한 구성요소들에 라우팅하는 데 사용될 수 있다.
이해될 수 있는 바와 같이, 스루 비아 채널들(303)을 이용한 다양한 비휘발성 메모리 액세스 라인들의 라우팅은, 도 2b의 메모리(200)의 계층식 스택 또는 워드 라인 판들(205)과 같은 그러나 이에 한정되지 않는, 메모리(300)에 사용될 수 있는 워드 라인 판들의 스택을 바이패스할 수 있다. 이는 구동 회로(208)에 대한 액세스를 허용할 수 있고, 및/또는 블록 높이(H)를 증가시킬 필요 없이, 그리고 잠재적으로 메모리 디바이스의 다른 구성요소들 주위에서 라우팅하기 위해 추가적 인터커넥트들을 형성하고 사용할 필요 없이, 추가적 액세스 라인들의 라우팅을 허용할 수 있다. 더 일반적으로, 스루 어레이 비아들(303)의 사용은 다양한 대안의 라우팅 방식으로의 길을 열어 주고, 이는 메모리 어레이 위에서 및/또는 아래에서 다양한 채널들의 라우팅에 의존하는 다른 라우팅 방식들에 비해 하나 이상의 이익들을 나타낼 수 있다.
도 2a, 도 2b 및 도 3은 구체적 메모리 어레이 구성, 레이아웃, 및 하부 구동 회로를 갖추고 있는 비휘발성 메모리의 용도로 구성될 수 있는 라우팅 방식들을 예시한다는 점에 다시 주목해야 한다. 그러한 도면들은 예시를 위한 것일 뿐이고, 본 명세서에 설명된 기술들은, 수직 및 3D NAND 구성들을 포함하지만 이에 한정되지 않는 상이한 비휘발성 메모리 구성들의 넓은 어레이를 위한 대안적 라우팅 방법론들을 가능하게 하는 데 사용될 수 있다는 점을 다시 강조한다. 실제, 본 개시내용은 광범위하게는 임의의 적합한 타입의 비휘발성 메모리에서 라우팅 기능을 수행하기 위한 스루 어레이 채널들/라인들 및 관련 비아들의 사용에 관한 것으로 해석되어야 한다.
따라서, 일부 실시예들에서, 본 개시내용은 어레이 영역 및 주변 영역을 포함하는 NAND 메모리에 관한 것이고, 수직의 메모리 스트링들(예를 들어, 수직의 및/또는 3D NAND) 중의 적어도 하나의 어레이는 어레이 영역에 형성되고 적어도 하나의 어레이를 위한 구동 회로(예를 들어, 스트링 구동 회로) 위에 형성되며, 여기서 비휘발성 메모리는 메모리의 구동 회로 또는 또 다른 적합한 구성요소에 적어도 하나의 액세스 라인을 전기적으로 연결하도록 구성된 적어도 하나의 스루 어레이 채널을 포함하는 적어도 하나의 스루 어레이 비아 영역을 더 포함한다. 이런 문맥에서, "액세스" 라인은, 비휘발성 메모리에서 사용될 수 있는 하나 이상의 제어 라인들(SGS, SGD), 소스 라인, 드레인 라인, 워드 라인 등을 의미한다.
전술한 것을 염두에 두고, 본 개시내용의 또 다른 양태는 비휘발성 메모리를 위한 스루 어레이 채널들 및 그 제조 방법들에 관한 것이다. 이런 관점에서, 이제 본 개시내용에 따른 스루 어레이 채널을 제조하는 일 예시적인 방법에 따라 수행될 수 있는 동작들의 흐름도인 도 4를 참조한다. 명료성 및 예시를 위해, 도 4의 동작들은, NAND의 어레이 영역 및 주변 영역에서 본 개시내용에 따른 예시적인 스루 어레이 채널의 형성을 단계별로 예시하는 도 5a 내지 도 5f와 결합하여 설명될 수 있을 것이다. 본 개시내용이 스루 어레이 비아의 형성에만 초점을 맞추고 있지만, 하나 이상의 메모리 어레이들, 제어 게이트들, 소스들, 드레인들, 그것들의 액세스 라인들 등을 포함하는 비휘발성 메모리의 다른 구성요소들을 형성하기 전에, 후에, 또는 그 동안에 본 개시내용에 따른 스루 어레이 비아들이 형성될 수 있음을 이해해야 한다. 제한 없이, 본 명세서에 설명된 스루 어레이 채널들은, 예를 들어, 추가적 또는 상이한 마스킹(masking), 퇴적, 세정 또는 다른 공정의 단계들에 대한 필요를 회피하거나 제한하도록, 비휘발성 메모리의 하나 이상의 다른 구성요소들을 제공하기 위해 이용될 수 있는 다른 공정의 동작들 동안에 형성되는 것이 바람직하다.
도 4에 도시된 바와 같이, 방법(400)은 블록 401에서 개시된다. 그 후, 본 방법은 블록 402으로 진행할 수 있고, 여기서 비휘발성 메모리의 메모리 어레이는 예를 들어, 웨이퍼 상에 또는 다른 곳에 제공될 수 있다. 메모리 어레이는 위에 설명된 바와 같은 어레이 영역 및 주변 영역을 포함할 수 있다. 이런 개념은, 메모리 어레이(500)의 일부 중의 어레이 영역(501) 및 주변 영역(502)을 도시하는 도 5a에 예시된다. 도시된 바와 같이, 어레이 영역(501) 및 주변 영역(502)은 교호하는 유전성 층들(dielectric layers)(504)과 도전성 층들(conductive layers)(505)을 포함할 수 있다. 유전성 층들(504)은, 실리콘 산화물(SiOx) 및 알루미늄 산화물과 같은 유전성 질화물 및 유전성 산화물을 포함하지만 이에 한정되지 않는 임의의 적합한 유전성 재료로 형성되거나, 또는 이를 포함할 수 있다. 마찬가지로, 도전성 층들(505)은 다결정 실리콘(폴리실리콘), 하나 이상의 금속들 및/또는 티타늄 질화물과 같은 금속 질화물들, 그것들의 조합들 및 기타 등등과 같은 그러나 이에 한정되지 않는 임의의 적합한 도전성 재료로 형성되거나, 또는 그것을 포함할 수 있다.
교호하는 유전성 및 도전성 층들(504, 505)은 절연층(508) 상에 성장 또는 퇴적될 수 있고, 그 자체가 구조체(509) 상에 또는 그 위에 성장 또는 퇴적될 수 있다. 절연층(508)은 실리콘 산화물과 같은 그러나 이에 한정되지 않는 유전성 및/또는 절연 산화물 재료로 형성되거나, 또는 그것을 포함할 수 있다. 도 5a에 도시된 바와 같이, 제1 및 제2 라우팅 라인들(506, 507)과 같은 하나 이상의 라우팅 라인들은 절연층(508) 내에 형성될 수 있다. 제1 및 제2 라우팅 라인들은, 하나 이상의 소스 채널들, 워드 라인 채널들, SGS 라인들, SGD 라인들 등과 같이 비휘발성 메모리에서 사용될 수 있는 임의의 적합한 라우팅 라인들일 수 있다. 물론, 전술한 설명에 따르면, 라우팅 라인들(506, 507)은 예를 들어, 그러한 라인들은 예를 들어, 본 개시내용에 따른 스루 비아 채널을 이용하여 메모리 어레이(500)의 다른 부분들을 통해 라우팅될 수 있는 예들에서 생략될 수 있다. 하지만, 예시를 위해, 라우팅 라인들(506, 507)은 절연층(508) 내에 도시되어, 본 명세서에 설명된 스루 어레이 채널들이 절연층(508) 내의 라우팅 라인들 및 다른 구성요소들, 또는 메모리 어레이(500)의 임의의 다른 부분과의 간섭을 회피하도록 형성될 수 있는 방법을 예시한다. 이후에 논의될 것과 같이, 본 명세서에서 설명된 스루 어레이 채널들은, 층(508) 내에 있을 수 있는 라우팅 라인들(506, 507)과 같은 그러나 이에 한정되지 않는, 메모리 어레이(500) 내에 있을 수 있는 라우팅 라인들 및/또는 다른 구성요소들로부터 절연되거나, 또는 그렇지 않으면 그것들을 회피하도록 형성되는 것이 바람직하다.
구조체(509)는 도전성 기판 또는 다른 기판(예를 들어, 접합 패드(bond pad), 도전성 라인 등)일 수 있으며, 이는 본 개시내용에 따른 스루 어레이 채널을 비휘발성 메모리의 또 다른 구성요소에, 예를 들어, 위에 설명된 바와 같은 CUA 기술에 의해, 메모리 어레이(500) 아래에 형성될 수 있는 구동 회로에, 전기적으로 연결하는 기능을 할 수 있다. 이런 관점에서, 임의의 적합한 도전성 재료는, 텅스텐, 구리 및 알루미늄과 같은 금속들뿐만 아니라 폴리실리콘과 같은 다른 도전성 재료들을 포함하지만 이에 한정되는 않는 구조체(509)를 형성하는 데 사용될 수 있다. 제한 없이, 구조체(509)는, 텅스텐과 같은 금속으로 형성될 수 있는 접합 패드 또는 도전성 라인의 형태인 것이 바람직하다.
도 4를 참조하면, 본 방법은 블록 403으로 진행할 수 있고, 여기서 하나 이상의 트렌치들이 메모리 어레이 내에 형성될 수 있다. 이런 개념은, 메모리 어레이(500)의 어레이 영역(501) 및 주변 영역(502) 내에 트렌치들(510, 510')의 형성을 도시한 도 5b에 예시된다. 트렌치들(510, 510')은, 습식 화학적 에칭, 건식 에칭, 포토리소그래피, 그것들의 조합들 및 기타 등등과 같은 그러나 이에 한정되지 않는, 본 기술분야의 공지된 임의의 적합한 트렌치 형성 공정을 통해 형성될 수 있다. 제한 없이, 하나 이상의 트렌치들(510, 510')은, 고 종횡비의 트렌치(HART: high aspect ratio trench) 건식 에칭 공정과 같은 건식 에칭 공정을 이용하여 형성되는 것이 바람직할 수 있다. HART 건식 에칭 공정들은 본 기술분야에서 잘 이해되므로, 본 명세서에서는 그 상세한 설명을 제공하지 않는다. 일부 실시예들에서, HART 건식 에칭 공정은 유전성 층들(504)(예를 들어, SiOx), 도전성 층들(505)(예를 들어, 폴리실리콘), 층(508)(예를 들어, SiOx) 및 (선택적으로) 라우팅 라인들(506, 507)의 재료들을 적극적으로 에칭하지만 구조체(509)의 재료(예를 들어, 텅스텐과 같은 금속들)는 에칭하지 않거나 적극적으로 에칭할 수 없는 건식 에칭제(etchant)를 사용할 수 있다. 결과적으로, 건식 에칭 공정은, 어레이 영역(501) 및 주변 영역(502)의 상부면으로부터 구조체(509)까지 연장되는 트렌치를 생성할 수 있다. 따라서 트렌치들(510, 510')은 그것을 통한 구조체(509)로의 액세스를 제공할 수 있다.
예시를 위해, 도 5b 내지 도 5f는 단일의 트렌치가 비휘발성 메모리의 어레이 영역 및 주변 영역 둘 다에 형성되고 단일의 채널이 트렌치에 형성되는 실시예를 단계별로 도시한다는 점에 주목해야 한다. 그러한 실시예는 본 개시내용의 비-제한적인 예일 뿐이고, 본 명세서에 설명된 기술들은 하나 이상의 트렌치들을 메모리 어레이의 어레이 영역에만, 및 메모리 영역의 주변 영역에만, 그러한 어레이의 어레이 및 주변 영역들 둘 다에, 및/또는 주변 및 어레이 영역들 중의 하나 이상에 형성할 뿐만 아니라 메모리 어레이를 포함하는 비휘발성 메모리 디바이스 또는 메모리 어레이의 일부 다른 영역에도 형성하기 위해 이용될 수 있다는 점을 이해해야 한다. 따라서, 일부 실시예들에서, 본 명세서에 설명된 비휘발성 메모리들은 주변 영역 및 어레이 영역을 갖는 메모리 어레이를 포함할 수 있고, 하나 이상(예를 들어, 2, 3, 4, 5, 6 등)의 트렌치들이 주변 및 어레이 영역들 중의 적어도 하나에 형성될 수 있고, 선택적으로 어레이를 포함하는 디바이스 또는 어레이의 또 다른 영역에 형성될 수 있다. 또한, 각각의 트렌치는 후속하여 하나 또는 복수의 스루 어레이 채널을 포함하도록 처리될 수 있다.
도 5b 내지 도 5f에서, 트렌치들(510, 510')은 테이퍼드 구조를 갖고, 그로 인해 트렌치의 바닥부에 근접한 차원(예를 들어, 폭)은 트렌치의 상부에 근접한 대응하는 차원보다 좁아지는 것으로 예시된다. 그와 같이, 트렌치들(510, 510')은 기울기를 나타내는 측벽을 갖는 것으로 이해될 수 있다. 트렌치들(510, 510')의 기울기의 크기는 폭넓게 가변될 수 있고, 설계 및/또는 처리 제약들에 의해 결정될 수 있다. 제한 없이, 트렌치들(510, 510)의 측벽들 중의 하나 또는 둘 다의 기울기는 구조체(509)의 상부면의 평면에 대하여 약 85 내지 약 90도, 예를 들어, 약 87 내지 89도, 또는 심지어 약 88 내지 약 89도의 범위일 수 있다. 이해할 수 있는 바와 같이, 트렌치들(510, 510')의 측벽들의 기울기는, 트렌치(510, 510)에 추가될 수 있는 도전성 재료들(예를 들어, 후술된 배리어 층(513, 513') 및 도전성 재료들(514, 514')) 사이의 전기적 절연의 희망하는 레벨을 제공하도록 선택될 수 있다. 하지만, 기울기가 과도하게 크면, 트렌치들(510,510')을, 갭들 또는 다른 결함들 없이, 채우는 것이 어려울 수 있다.
일부 실시예들에서, 트렌치들(510, 510')은, 메모리 어레이의 다른 구성요소들을 회피하거나, 또는 다른 구성요소들의 기능에 영향을 주지 않도록, 예를 들어, 층(508) 내에 라우팅 라인들(506, 507)이 존재할 수 있도록, 위치될 수 있다. 이런 개념은, 주변 양태에 있어서, 도 5b라면, 라우팅 라인들(506, 507)에 나쁜 영향을 주지 않고 형성될 수 있는, 예를 들어 그러한 라우팅 라인들 사이에 형성될 수 있는 것으로서 트렌치(510')를 도시한다.
도 4로 다시 되돌아 가면, 본 방법은 블록 404로 진행할 수 있고, 여기서 블록 403에 따라 형성된 트렌치(들)는 절연 재료로 채워질 수 있다. 이런 개념은 절연 재료(511, 511')로 채워질 수 있는 것으로서 트렌치들(510, 510')을 예시하는 도 5c에 예시된다. 절연 재료(511, 511')는 트렌치들(510, 510') 내에 절연 재료들 중의 하나 또는 그것들의 조합을 퇴적 및/또는 성장시킴으로써 형성될 수 있다. 절연 재료(511, 511')로 또는 그것으로서 사용될 수 있는 적합한 절연 재료들의 비-제한적인 예들은 보로포스포실리케이트 유리(borophosphosilicate glass), SiOx(예를 들어, SiO2)와 같은 절연 산화물, TEOS(tetraethylorthosilicate)와 같은 실리케이트 전구체로부터 유도된 실리케이트 및/또는 실리카, 스핀 온 폴리머 유전성(spin on polymer dielectric) 재료, 스핀 온 실리콘 기반의 중합체 유전성(spin-on silicon based polymeric dielectric) 재료, 그것들의 조합들 및 기타 등등을 포함한다. 어쨌든, 트렌치들(510, 510')은 임의의 적합한 공정을 이용하여 절연 재료(511, 511')로 채워질 수 있다.
일부 실시예들에서, 트렌치들(510, 510')은 다단계 공정에 의해 채워질 수 있는데, 대부분의 트렌치들(510, 510')은, 예를 들어, 화학적 기상 퇴적(CVD) 또는 다른 적합한 공정을 이용하여, BPSG로 초기에 채워질 수 있다. 초기의 BPSG 충전물의 깊이는 상당히 가변될 수 있으며, 트렌치들(510, 510')의 깊이에 따라, 약 1000 내지 약 50,000 옹스트롬, 또는 그 이상의 범위일 수 있다. 제한 없이, 초기의 BPSG 충전물의 깊이는 약 10,000 내지 약 30,000 옹스트롬, 예를 들어, 약 18,000 내지 약 25,000 옹스트롬의 범위일 수 있다. BPSG의 고품질의 퇴적이 가능하더라도(예를 들어, CVD 또는 다른 공정을 이용함), 많은 예들에서, 크랙들 또는 다른 결함들이 BPSG 충전물에 존재할 수 있다. 그러한 결함들은, 혼자 내버려두면, 본 명세서에서 설명된 스루 비아 채널들의 성능에 부정적인 영향을 미칠 수 있다. 따라서, 일부 실시예들에서, BPSG 충전물에서의 크랙들 및/또는 다른 결함들은, (만약에 있다면), 트렌치들(510, 510') 내로 하나 이상의 추가적 재료들을 퇴적시킴으로써 채워질 수 있다.
예로서, 일부 실시예들에서, BPSG 충전물에서의 결함들은, 예를 들어, 화학적 기상 퇴적에 의해, BPSG 충전물 상에 TEOS(tetraethylorthosilicate)를 퇴적시킴으로써 적어도 부분적으로 채워질 수 있다. 퇴적된 TEOS는 그 후, 열의 인가만으로, 또는 본 기술분야에서 이해되는 다른 공정의 단계들과 조합하여, 실리콘 이산화물로 변환될 수 있다.
일부 실시예들에서, 상기 언급된 BPSG 퇴적은 인장 응력(tensile stress)을 나타내는 트렌치들(510, 510') 내의 BPSG 막의 형성을 초래할 수 있다. BPSG로 트렌치들(510, 510')을 충전하는 것이 진행됨에 따라, 인장 응력의 축적이 상당할 수 있다. 일부 실시예들에서 이 문제를 해결하기 위해서, BPSG 퇴적에 의해 도입된 인장 응력의 일부 또는 전부를 경감하도록 TEOS 퇴적이 구성될 수 있다. 이는, 예를 들어, 결과적인 실리콘 산화물이 BPSG 충전물에 의해 나타난 응력과 상반되는 인장 응력을 나타내는 막을 형성하는 방식으로 TEOS를 퇴적시킴으로써, 달성될 수 있다. 이는 웨이퍼의 굽음(bowing)을 제한 및/또는 방지할 수 있다.
BPSG 및 TEOS 퇴적들 동안, 재료는, 교호하는 유전성 및 도전성 층들(504, 505)의 상부면 상에 및/또는 그 위에 퇴적될 수 있다. 따라서, 일부 실시예들에서, 화학적 기계적 연마와 같은 선택적 제1 연마 공정이, 원치 않는 BPSG 및 SiO2를 제거하기 위해서 실행될 수 있고, 일부 예들에서는, 교호하는 도전성 및 유전성 층들(504, 505)의 표면을 평탄화하기 위해서 실행될 수 있다. 선택적 제1 연마 공정(또는 제1 연마 공정이 생략된다면) 다음에, 크랙들 또는 다른 결함들이 절연 재료(511, 511')의 충전물에 남아 있을 수 있다(또는 다른 경우에 도입될 수 있다). 그러한 예들에서, TEOS는 그러한 결함들을 다시 채우기 위해 퇴적될 수 있다. 대안적으로 또는 추가적으로, 스핀 온 유전체와 같은 또 다른 절연 재료가 그러한 결함들을 채우기 위채 퇴적될 수 있다. TEOS 및/또는 다른 절연 재료의 추가적 퇴적 다음에, 선택적 제2 연마 공정이, 원치 않는 재료를 제거하기 위해서, 및/또는 교호하는 도전성 및 유전성 층들(504, 505)의 표면을 평탄화하기 위해서, 실행될 수 있다.
퇴적 공정 후에, 절연 재료(511, 511')는, 트렌치들(510, 510')의 전부, 또는 실질적으로 전부를 채울 수 있고, 그로 인해 절연 재료(511, 511')의 상부면은 도전성 및 유전성 층들(504, 505)의 최상위의 것의 표면과 실질적으로 동일 평면이 될 수 있다. 도 5c에 도시된 실시예에서, 절연 재료(511, 511')의 상부면은 유전성 또는 도전성 층들(504, 505)의 최상위 것의 표면과 동일 평면이다.
도 4로 되돌아 가면, 본 방법은 블록 405로 진행할 수 있고, 여기서 하나 이상의 채널들은 블록 404에 따라 형성된 절연 재료 내에 형성될 수 있다. 상기 언급한 바와 같이, 본 개시내용은, 단일의 채널(512, 512')이 절연 재료(511, 511') 내에 형성되는 실시예들에 초점을 맞출 것이지만 복수(예를 들어, 2, 3, 4, 5, 6 등)의 채널은 트렌치(510, 510')의 치수들 및 절연 재료(511, 511')의 특성들에 따라 각각의 트렌치(510, 510')의 절연 재료(511, 511') 내에 형성될 수 있음을 이해해야 한다. 어쨌든, 절연 재료로 채널을 형성하는 개념은, 절연 재료(511, 511') 내에 단일의 채널(512, 512')의 형성을 예시하는 도 5d에 도시된다.
채널(512, 512')은 에칭 또는 절제(ablation) 공정과 같은 본 기술분야에서 공지된 임의의 적합한 공정을 이용하여 형성될 수 있다. 제한 없이, 일부 실시예들에서, 채널(512, 512')은 콘택트 에칭 공정 및 고 종횡비의 트렌치(HART) 공정과 같은 그러나 이에 한정되지 않는 건식 에칭 공정을 이용하여 형성되는 것이 바람직하다. 트렌치(510, 510')를 형성하는 데 이용될 수 있는 HART 공정과 마찬가지로, 채널(512, 512')을 형성하는 데 이용되는 건식 에칭 공정은, 절연 재료(511, 511')(예를 들어, BPSG, SiO2, 스핀 온 유전성 등)용으로 사용된 재료(들)를 적극적으로 에칭하지만 구조체(509)의 재료(예를 들어, 텅스텐과 같은 도전체)들은 에칭하지 않거나, 또는 실질적으로 에칭하지 않을 수 있도록 구성될 수 있다. 그러나 채널(512, 512')의 상단(top) 치수는 트렌치(510, 510')보다 훨씬 더 작기 때문에, 채널(512, 512')을 형성하는 데 이용된 건식 에칭 공정은, 트렌치(510, 510')를 형성하는 데 이용될 수 있는 HART 공정보다 상당히 더 큰 종횡비의 에칭을 가능하게 하도록 구성될 수 있다. 어쨌든, 채널(512, 512')은 구조체(509)에 대한 액세스를 제공할 수 있다. 후술될 것과 같이, 채널들(512, 512')은 하나 이상의 액세스 라인들을, 유전성 및 도전성 층들(504, 505)의 스택 위의 영역으로부터 해당 스택 아래의 영역에, 예를 들어, 구조체(509)(예를 들어, CUA 회로)에 라우팅하기 위해 사용될 수 있다.
본 개시내용은 채널(들)(512, 512')이 임의의 적합한 치수들에 따라 형성될 수 있는 실시예들을 예상하더라도, 일부 실시예들에서, 채널(들)(512, 512')의 치수들과, 교호하는 유전성 및 도전성 층들(504, 505)의 스택과 채널(들)(512, 512') 사이에 남아있는 절연층(511, 511')의 두께를 차례차례로 제어하는 것은 바람직할 수 있다. 이는 특히, 채널(들)(512, 512')이 도전성 재료로 채워지거나, 다른 경우 그것을 포함할 예들에서 사실이다. 그러한 예들에서, 채널(들)(512, 512')의 형성 후에 남아 있는 절연층(511)의 두께는, 채널(들)(512, 512')에 추가될 도전성 충전물을 교호하는 유전성 및 도전성 층들(504, 505)의 스택으로부터 전기적으로 절연하기에 충분하도록, 예를 들어, 전기적 단락(short)을 방지하기에 충분하도록 보장하는 것이 바람직할 수 있다. 이런 관점에서, 채널(들)(512, 512')의 형성 후에 남아 있는 절연 재료(511, 511')의 두께는 폭넓게 가변될 수 있다. 일부 실시예들에서, 채널(들)(512, 512')의 형성 후에 남아 있는 절연 재료(511, 511')의 두께는 약 90 내지 약 250 나노미터(nm)(예를 들어, 약 100nm)의 범위일 수 있다. 제한 없이, 채널(들)(512, 512')의 형성 후에 남아 있는 절연 재료(511, 511')의 두께는 약 100nm 이상일 수 있다. 도 5d 내지 도 5f에서, 채널(들)(512, 512')은 테이퍼드 구조를 갖고, 그로 인해 채널의 바닥에 근접한 치수(예를 들어, 폭)는 각각의 채널의 상단에 근접한 대응하는 치수보다 작게 되는 것으로서 예시된다. 그와 같이, 채널(들)(512, 512')은 기울기를 나타내는 측벽을 갖는 것으로 이해될 수 있다. 트렌치(들)(512, 512')의 기울기의 크기는 폭넓게 가변될 수 있고, 설계 및/또는 공정의 제약들에 의해 결정될 수 있다. 제한 없이, 채널(들)(512, 512')의 측벽들 중의 하나 또는 둘 다의 기울기는 구조체(509)의 상단면에 대하여 약 88 내지 약 89 도의 범위일 수 있다. 일부 실시예들에서, 채널(들)(512, 512')의 기울기는 트렌치(510, 510')의 기울기와 동일하거나, 또는 실질적으로 동일할 수 있다.
도 4로 되돌아 가면, 본 방법은 블록 406으로 진행할 수 있으며, 여기서 블록 405에 따라 형성된 채널(들)은 그곳을 통한 도전성 라인을 형성하도록 금속화될 수 있다. 이런 관점에서, 본 개시내용은 다양한 실시예들을 예상하고, 여기서 채널(들)(512, 512')은, 도전성 금속과 같은 적어도 하나의 도전성 재료를 포함하는 하나 이상의 재료들로 채워질 수 있다. 일부 실시예들에서, 금속화는 다단계 공정을 이용하여 수행되는데, 도전성 재료(예를 들어, 금속)의 하나 이상의 층들이 배리어 층 상에 퇴적된 후에, 해당 배리어 층이 채널(들)(512, 512')의 벽들 및/또는 바닥에 퇴적된다. 일부 실시예들에서, 배리어 층의 퇴적 다음에, 단일의 금속층의 퇴적이 뒤따른다. 다른 실시예들에서, 배리어 층의 퇴적 다음에, 제1 금속층 및 제2 금속층/충전물의 퇴적이 뒤따른다.
전술된 개념들은 도 5e 및 도 5f에 예시된다. 특히, 도 5e는 배리어 층들(513, 513')이 채널들(512, 512')의 측벽들 및 바닥에 형성되는 실시예를 예시한다. 배리어 층들(513, 513')은, 화학적 기상 퇴적, 물리적 기상 퇴적, 전자 빔 퇴적, 원자층 퇴적, 펄스레이저 퇴적, 그것들의 조합들 및 기타 등등과 같은 그러나 이에 한정되지 않는 임의의 적합한 공정을 이용하여 형성될 수 있다. 제한 없이, 배리어 층들(513, 513')은 화학적 기상 퇴적을 통해 형성되는 것이 바람직하다.
배리어 층들(513, 513')은 임의의 적합한 배리어 재료 또는 배리어 재료들의 조합으로 형성될 수 있다. 배리어 층들(513, 513')로서 사용될 수 있는 적합한 재료들의 비-제한적인 예들은, 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 및 텅스텐과 같은 배리어 금속들 및 금속 질화물들을 포함한다. 제한 없이, 배리어 층들(513, 513')은 화학적 기상 퇴적에 의해 퇴적되는 티타늄 질화물로 형성되는 것이 바람직하다. 물론, 다른 배리어 재료들이 사용될 수 있고 본 개시내용에 의해 예상된다.
배리어 층들(513, 513')의 두께는 폭넓게 가변될 수 있다. 일부 실시예들에서, 배리어 층들(513, 513')의 두께는 약 1 내지 약 5000 옹스트롬, 예를 들어, 약 1 내지 약 500 옹스트롬, 또는 심지어 약 1 내지 약 100 옹스트롬의 범위이다. 제한 없이, 배리어 층들(513, 513')은 약 25 내지 약 75 옹스트롬의 범위의 두께를 갖는 것이 바람직하고, 일부 실시예들에서는, 약 60 옹스트롬의 두께이다. 배리어 층들(513, 513')의 퇴적 다음에, 화학적 기계적 연마를 선택적으로 수행하여, 배리어 층들(513, 513')이 채널(512, 512') 내에만 존재하도록 보장할 수 있다. 어쨌든, 채널(들)(512, 512')의 일부 부분이, 도 5e에 도시된 바와 같이, 배리어 층들(513, 513')의 퇴적 후에 남아 있을 수 있다. 바꿔 말하면, 배리어 층들(513, 513')은 채널(들)(512, 512')의 일부만 채우는 것이 바람직하다.
도 5f에 도시된 바와 같이, 채널(들)(512, 512')의 금속화는, 채널(들)(512, 512')의 남은 부분 내에서 도전성 재료(514, 514')의 퇴적과 함께 계속될 수 있다. 이전에 언급한 바와 같이, 도전성 재료(514, 514')는, 층 형태이거나, 혹은 서로 혼합될 수 있는 하나 이상의 타입들의 도전성 재료들을 포함할 수 있다. 이런 관점에서, 넓은 범위의 도전성 재료들이 도전성 재료(514, 514')를 형성하는 데 사용될 수 있고, 이는 알루미늄, 구리, 티타늄, 텅스텐과 같은 금속들, 그것들의 도전성 질화물들 및 산화물들, 도전성 폴리머들, 다결정 실리콘 등과 같은 다른 도전성 재료들, 그것들의 조합들 및 기타 등등을 포함한다.
일부 실시예들에서, 도전성 재료(514, 514')는 전술한 재료들 중의 하나 또는 그것들의 조합을 포함하는 단일의 충전물의 형태일 수 있다. 다른 실시예들에서, 도전성 재료(514, 514')는 다층 구조체의 형태이고, 여기서 전술한 도전성 재료들의 하나 이상의 층들은 초기에 형성된 다음에, 전술한 도전성 재료들의 하나 이상의 추가적 층들의 형성이 뒤따르거나, 또는 인터리빙된다. 일부 실시예들에서, 도전성 재료(514, 514')가 제1 금속층(예를 들어, 티타늄 또는 또 다른 금속 재료임)을 퇴적시킴으로써 형성된 다음에, 제1 금속층 상에 제2 금속층(예를 들어, 텅스텐 또는 또 다른 도전성 재료임)을 형성하는 단계가 뒤따른다.
도전성 재료(514, 514')는, 화학적 기상 퇴적, 물리적 기상 퇴적, 전자 빔 퇴적, 원자층 퇴적, 펄스레이저 퇴적, 그것들의 조합들 및 기타 등등과 같은 그러나 이에 한정되지 않는 임의의 적합한 방식으로, 채널(들)(512, 512')의 남아 있는 부분 내에 형성 및/또는 퇴적될 수 있다. 제한 없이, 도전성 재료가 제1 금속층(예를 들어, 티타늄 또는 또 다른 금속 재료임)의 화학적 기상 퇴적에 의해 형성된 다음에, 해당 제1 금속층 상에 제2 금속층(예를 들어, 텅스텐 또는 또 다른 도전성 재료임)의 화학적 기상 퇴적이 뒤따르는 것이 바람직하다.
도전성 재료(514, 514')의 퇴적 다음에, 화학적 기계적 연마(CMP)가 선택적으로 수행되어, 유전성 및 도전성 층들(504, 505)의 스택 중의 최상위 것의 상부면으로부터 도전성 재료를 제거할 수 있고, 그로 인해 도전성 재료(514, 514')는 트렌치들(510, 510') 내에서, 또는 더 구체적으로, 그 안에 형성된 채널들(512, 512') 내에서, 절연될 수 있다. 일부 실시예들에서, 도전성 재료(514, 514')의 표면은, 도 5f에 도시된 바와 같이, 유전성 및 도전성 층들(504, 505)의 스택 중의 최상위 것의 상부면과 동일 평면이다.
이 시점에서, 비휘발성 메모리의 형성은, 예를 들어, 하나 이상의 액세스 라인들을 도전성 재료(514, 514')에 연결하여, 그러한 라인들이 구조체(509), 예를 들어 구동 회로에 라우팅되게 함으로써 계속될 수 있는데, 이 구동 회로는 메모리 어레이 및/또는 그 주변 영역 아래에 미리 형성되어 있을 수 있다. 이런 방식으로, 액세스 라인들은 채널(들)(512, 512')을 통해 라우팅될 수 있다. 이전에 언급한 바와 같이, 이는 매우 다양한 대안의 라우팅 구성들을 이용할 수 있게 하고, 여기서 액세스 라인들은 하나 이상의 스루 비아들을 통해 하부 회로에 라우팅될 수 있다. 일부 실시예들에서, 이는 비휘발성 메모리의 블록 높이 및 성능에 영향을 미치지 않거나, 또는 실질적으로 영향을 미치지 많고, 많은 수의 액세스 라인들이 라우팅되게 하고, 그리고/또는 추가적 액세스 라인들이 추가되게 하는 것을 가능하게 한다. 그와 같이, 본 명세서에서 설명된 기술들은, 많은 수의 액세스 라인들이 라우팅될 필요가 있고, 어레이의 블록 높이가 설계 고려사항들 및/또는 표준에 의해 제한될 수 있는 고밀도의 메모리 어레이들에서 특히 유용한 것으로 예상된다.
도 6은 본 개시내용의 하나 이상의 실시예들에 따른 적어도 하나의 메모리 디바이스를 갖는 전자적 시스템의 기능 블록도이다. 도 6에 예시된 메모리 디바이스(600)는 프로세서(610)와 같은 호스트에 연결된다. 프로세서(610)는 마이크로프로세서 또는 일부 다른 타입의 제어 회로일 수 있다. 메모리 디바이스(600) 및 프로세서(610)는 전자적 시스템(620)의 일부를 형성한다. 메모리 디바이스(600)는, 본 개시내용의 다양한 실시예들을 이해하는 데에 도움이 되는 메모리 디바이스의 특징들에 초점을 맞추고 간략화된다.
메모리 디바이스(600)는, 로우 및 컬럼의 뱅크들에 논리적으로 배열될 수 있는 메모리 셀의 하나 이상의 메모리 어레이들(690)을 포함한다. 하나 이상의 실시예들에 따르면, 메모리 어레이(690)는 도 1 내지 도 3 및 도 5a 내지 도 5f의 메모리 어레이들에 관련하여 위에 설명된 바와 같이 구성될 수 있다. 따라서, 메모리 어레이(690)는 메모리 디바이스(600)의 일부로서 단일의 또는 다수의 다이에 상주하는 메모리 셀들의 다수의 뱅크들 및 블록들을 포함하는 플래시 메모리의 형태일 수 있다.
어드레스 버퍼 회로(640)는 어드레스 입력 접속들(A0-AX)(642)상에 제공되는 어드레스 신호들을 래치하기 위해 제공될 수 있다. 어드레스 신호들은, 메모리 어레이(690)에 액세스하기 위해, 로우 디코더(644) 및 컬럼 디코더(648)에 의해 수신 및 디코딩된다. 로우 디코더(644)는, 예를 들어, 본 개시내용의 다양한 실시예들에 따른 워드 라인들, 스트링 선택 게이트들, 및 하나 이상의 평면 게이트들을 구동하도록 구성된 드라이버 회로들을 포함할 수 있다. 본 기술분야의 통상의 기술자들이라면, 본 설명의 이익과 함께, 어드레스 입력 접속들(642)의 수는 메모리 어레이(690)의 밀도 및 아키텍처에 따를 수 있다는 점을 이해할 것이다. 즉, 어드레스 디지트들의 수는 예를 들어 증가된 메모리 셀 카운트들 및 증가된 뱅크 및 블록 카운트들 둘 다에 따라 증가한다.
메모리 디바이스(600)는, 감지/데이터 캐쉬 회로(650)와 같은 감지 디바이스들을 이용하여 메모리 어레이 컬럼들에서 전압 또는 전류 변동들을 감지함으로써 메모리 어레이(690)에서 데이터를 판독할 수 있다. 일부 실시예들에서, 메모리 어레이(690)로부터 로우(row)의 데이터를 판독 및 래치하기 위해, 감지/데이터 캐쉬 회로(650)가 연결된다. 데이터 입력 및 출력(I/O) 버퍼 회로(660)는, 프로세서(610)와의 복수의 데이터 접속(662)을 통한 양방향 데이터 통신을 위해, 포함될 수 있다. 기입/소거 회로(656)는 메모리 어레이(690)로/로부터 데이터를 기입 또는 소거하기 위해 제공될 수 있다.
제어 회로(670)는, 예를 들어, 상기 논의된 바와 같은 다양한 게이트들의 제어를 용이하게 하기 위해, 본 개시내용의 다양한 실시예들을 구현하도록 적어도 부분적으로 구성될 수 있다. 적어도 일 실시예에서, 제어 회로(670)는 상태 머신을 포함할 수 있다. 제어 신호들 및 명령들은, 프로세서(610)에 의해, 명령 버스(672)를 통해 메모리 디바이스(600)에 송신될 수 있다. 명령 버스(672)는 개별 또는 다수의 명령 신호들을 송신할 수 있다. 명령 버스(672)를 통해 송신된 명령 신호들은, 데이터 판독, 데이터 프로그램(예를 들어, 기입), 및 소거 동작들을 포함하는, 메모리 어레이(690)상의 동작들을 제어하는 데 사용될 수 있다. 명령 버스(672), 어드레스 버스(642), 및 데이터 버스(662)는 모두 결합되거나, 또는 부분적으로 결합되어 다수의 표준 인터페이스들(678)을 형성한다. 예를 들어, 메모리 디바이스(600)와 프로세스(610) 사이의 인터페이스(678)는 USB(Universal Serial Bus) 인터페이스일 수 있다. 인터페이스(678)는 또한, 많은 하드 디스크 드라이브들 및 마더 보드들과 함께 사용되는 표준 인터페이스일 수 있으며, 이것은 본 기술분야의 통상의 기술자에게 공지된 PCI(peripheral component interface), PCI 고속 인터페이스, SATA(serial advanced technology attachment), 또는 PATA(parallel advanced technology attachment), 그것들의 조합들 및 기타 등등과 같은 그러나 이에 한정되지 않는 것이다.
예들
이하의 예들은 추가적 실시예들에 속한다. 본 개시내용의 이하의 예들은, 하기 제공된 바와 같이, 비휘발성 메모리 및 그 제조 방법들과 같은 대상물(subject material)을 포함할 수 있다.
예 1: 본 개시내용의 기술의 일례는 비휘발성 메모리이고, 이 메모리는, 절연층 상에 형성된 교호하는 유전성 및 도전성 층들의 스택을 포함하는 메모리 어레이 - 상기 메모리 어레이는 어레이 영역 및 주변 영역을 더 포함함 -; 상기 어레이 영역 및 주변 영역 중의 적어도 하나의 아래에 형성되며 상기 비휘발성 메모리의 또 다른 구성요소에 전기적으로 연결된 구조체; 및 상기 어레이 영역 및 상기 주변 영역 중의 적어도 하나에 형성된 스루 어레이 비아를 포함하고; 상기 메모리 어레이의 적어도 하나의 액세스 라인은 상기 스루 어레이 비아를 통해 라우팅된다.
예 2: 이 예는 예 1의 특징들 중의 임의의 것 또는 전부를 포함하고,
상기 스루 어레이 비아는 적어도 상기 주변 영역에 형성된다.
예 3: 이 예는 예 1의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 메모리 어레이는 메모리 셀들의 수직의 스택을 포함한다.
예 4: 이 예는 예 1의 특징들 중의 임의의 것 또는 전부를 포함하고, 또 다른 구성요소는 상기 메모리 어레이의 적어도 하나의 메모리 스트링을 구동하기 위한 드라이버 회로를 포함한다.
예 5: 이 예는 예 4의 특징들 중의 임의의 것 또는 전부를 포함하고,
상기 메모리 어레이는 적어도 제1 및 제2 메모리 어레이들을 포함하고, 그 각각은 복수의 메모리 셀들을 포함하고;
상기 드라이버 회로는 상기 제1 및 제2 메모리 어레이들 사이에 공유되고 그것들의 메모리 셀들을 구동하도록 구성된다.
예 6: 이 예는 예 1의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 교호하는 유전성 및 도전성 층들의 스택은 상부면을 갖고, 상기 스루 어레이는 상기 상부면으로부터 상기 구조체까지 연장된다.
예 7: 이 예는 예 1의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 스루 어레이 비아는 적어도 하나의 고 종횡비의 트렌치를 포함한다.
예 8: 이 예는 예 7의 특징들 중의 임의의 것 또는 전부를 포함하고, 적어도 하나의 절연 재료가 상기 트렌치를 적어도 부분적으로 채운다.
예 9: 이 예는 예 8의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 절연 재료는 보로포스포실리케이트 유리, 비-도전성 실리콘 산화물, 스핀 온 유전성 재료, 및 그것들의 조합들로 이루어지는 그룹에서 선택된다.
예 10: 이 예는 예 9의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 절연 재료는 보로포스포실리케이트 유리, SiO2, 및 스핀 온 유전성 재료의 조합체이다.
예 11: 이 예는 예 8의 특징들 중의 임의의 것 또는 전부를 포함하고, 적어도 하나의 채널은 상기 절연 재료 내에 형성된다.
예 12: 이 예는 예 11의 특징들 중의 임의의 것 또는 전부를 포함하고, 적어도 하나의 도전성 재료는 상기 적어도 하나의 채널에 형성된다.
예 13: 이 예는 예 12의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 도전성 재료는 알루미늄, 구리, 티타늄, 텅스텐, 도전성 금속 질화물, 도전성 금속 산화물, 도전성 폴리머, 다결정 실리콘, 및 그것들의 조합들로 이루어지는 그룹에서 선택된다.
예 14: 이 예는 예 12의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 도전성 재료는, 적어도 하나의 제1 도전성 층, 및 상기 적어도 하나의 제1 도전성 층 상에 퇴적된 적어도 하나의 제2 도전성 층의 형태이다.
예 15: 이 예는 예 14의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 제1 도전성 층은 티타늄이고 상기 제2 도전성 층은 텅스텐이다.
예 16: 이 예는 예 12 내지 예 15 중의 어느 하나의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 절연 재료 및 상기 채널 사이의 두께는 상기 교호하는 유전성 및 도전성 층들의 스택으로부터 상기 도전성 재료를 전기적으로 절연하기에 충분하다.
예 17: 이 예는 예 12 및 예 13 중의 어느 하나의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 도전성 재료 및 상기 교호하는 유전성 및 도전성 층들의 스택 사이에 형성된 적어도 하나의 배리어 층을 더 포함한다.
예 18: 이 예는 예 17의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 배리어 층은 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 텅스텐 및 그것들의 조합들로부터 이루어지는 그룹에서 선택된 배리어 재료로 형성된다.
예 19: 이 예는 예 14 및 예 15 중의 어느 하나의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 제1 도전성 층 및 상기 교호하는 유전성 및 도전성 층들의 스택 사이에 형성된 적어도 하나의 배리어 층을 더 포함한다.
예 20: 이 예는 예 19의 특징들 중의 임의의 것 또는 전부를 포함하고, 적어도 하나의 배리어 층은 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 텅스텐 및 그것들의 조합들로부터 이루어지는 그룹에서 선택된 배리어 재료로 형성된다.
예 21: 이 예는 예 1의 어느 하나의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 액세스 라인은 소스 라인, 워드 라인, 선택 게이트 소스 라인, 및 선택 게이트 드레인 라인 중의 적어도 하나를 포함한다.
예 22: 이 예에 따르면, 비휘발성 메모리를 형성하는 방법이 제공되고, 이 방법은, 절연층 상에 형성된 교호하는 유전성 및 도전성 층들의 스택을 포함하는 메모리 어레이를 제공하는 단계 - 상기 메모리 어레이는 어레이 영역 및 주변 영역을 더 포함함 -; 상기 어레이 영역 및 주변 영역 중의 적어도 하나 내에 적어도 하나의 스루 어레이 비아를 형성하는 단계 - 상기 스루 어레이 비아는 상기 교호하는 유전성 및 도전성 층들의 스택의 상부면으로부터, 상기 어레이 영역 및 상기 주변 영역 중의 적어도 하나의 아래의 상기 구조체까지 연장되고, 상기 구조체는 상기 비휘발성 메모리의 또 다른 구성요소에 전기적으로 연결됨 - 를 포함하고; 상기 스루 어레이 비아는 상기 메모리 어레이의 적어도 하나의 액세스 라인의 상기 구조체로의 전기적 연결을 가능하게 하도록 구성된다.
예 23: 이 예는 예 22의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 메모리 어레이는 메모리 셀들의 수직의 스택을 포함한다.
예 24: 이 예는 예 22의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 또 다른 구성요소는 상기 메모리 어레이의 적어도 하나의 메모리 스트링을 구동하기 위한 드라이버 회로를 포함한다.
예 25: 이 예는 예 24의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 메모리 어레이는 적어도 제1 및 제2 메모리 어레이를 포함하고, 그 각각은 복수의 메모리 셀들을 포함하며; 상기 드라이버 회로는 상기 제1 및 제2 메모리 어레이들 사이에 공유되고 그것들의 메모리 셀들을 구동하도록 구성된다.
예 26: 이 예는 예 23의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 교호하는 유전성 및 도전성 층들의 스택은 상부면을 갖고, 상기 스루 어레이는 상기 상부면으로부터 상기 구조체까지 연장된다.
예 27: 이 예는 예 22의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 스루 어레이 비아를 형성하는 단계는, 상기 교호하는 유전성 및 도전성 층들의 상부면으로부터 상기 구조체까지 연장되는 적어도 하나의 고 종횡비의 트렌치를 형성하는 단계를 포함한다.
예 28: 이 예는 예 27의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 고 종횡비의 트렌치를 형성하는 단계는 건식 에칭 공정을 이용하여 상기 교호하는 유전성 및 도전성 층들을 에칭하는 단계를 포함한다.
예 29: 이 예는 예 27의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 스루 어레이 비아를 형성하는 단계는 적어도 하나의 절연 재료로 적어도 하나의 고 종횡비의 트렌치를 채우는 단계를 포함한다.
예 30: 이 예는 예 25의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 절연 재료는 보로포스포실리케이트 유리, 비-도전성 실리콘 산화물, 스핀 온 유전성 재료, 및 그것들의 조합들로 이루어지는 그룹에서 선택된다.
예 31: 이 예는 예 30의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 절연 재료는 보로포스포실리케이트 유리, SiO2, 및 스핀 온 유전성 재료의 조합체이다.
예 32: 이 예는 예 31의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 고 종횡비의 트렌치를 채우는 단계는 적어도 하나의 고 종횡비의 트렌치 내에 보로포스포실리케이트 유리를 퇴적하는 단계; 화학적 기상 퇴적을 통해 상기 보로포스포실리케이트 유리 상에 테트라오르쏘실리케이트(tetraorthosilicate)를 퇴적하는 단계; 상기 테트라오르쏘실리케이트를 실리카로 변환하는 단계; 및 상기 실리카 및 상기 보로포스포실리케이트 유리 중의 적어도 하나 상에 스핀 온 유전성 재료를 퇴적하는 단계를 포함한다.
예 33: 이 예는 예 29의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 스루 어레이 비아를 형성하는 단계는 적어도 하나의 절연 재료 내에 적어도 하나의 채널을 형성하는 단계를 더 포함한다.
예 34: 이 예는 예 33의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 채널을 형성하는 단계는, 상기 채널이 상기 적어도 하나의 절연 재료의 상부면으로부터 상기 구성요소까지 연장되도록, 상기 적어도 하나의 절연 재료를 에칭하는 단계를 포함한다.
예 35: 이 예는 예 34의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 절연 재료를 에칭하는 단계는 건식 에칭 공정을 이용하여 수행된다.
예 36: 이 예는 예 33의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 스루 어레이 비아를 형성하는 단계는 적어도 하나의 도전성 재료로 적어도 하나의 채널을 채우는 단계를 더 포함한다.
예 37: 이 예는 예 36의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 도전성 재료는 알루미늄, 구리, 티타늄, 텅스텐, 도전성 금속 질화물, 도전성 금속 산화물, 도전성 폴리머, 다결정 실리콘, 및 그것들의 조합들로 이루어지는 그룹에서 선택된다.
예 38: 이 예는 예 36의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 도전성 재료는, 적어도 하나의 제1 도전성 층, 및 상기 적어도 하나의 제1 도전성 층 상에 퇴적된 적어도 하나의 제2 도전성 층의 형태이다.
예 39: 이 예는 예 38의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 제1 도전성 층은 티타늄이고 상기 제2 도전성 층은 텅스텐이다.
예 40: 이 예는 예 36 내지 예 39 중의 어느 하나의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 절연 재료 및 상기 채널 사이의 두께는 상기 교호하는 유전성 및 도전성 층들의 스택으로부터 도전성 재료를 전기적으로 절연하기에 충분하다.
예 41: 이 예는 예 36 및 예 37 중의 어느 하나의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 도전성 재료 및 상기 교호하는 유전성 및 도전성 층들의 스택 사이에 적어도 하나의 배리어 층을 형성하는 단계를 더 포함한다.
예 42: 이 예는 예 41의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 배리어 층은 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 텅스텐 및 그것들의 조합들로부터 이루어지는 그룹에서 선택된 배리어 재료로 형성된다.
예 43: 이 예는 예 41의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 배리어 층을 형성하는 단계는 화학적 기상 퇴적, 물리적 기상 퇴적, 전자 빔 퇴적, 원자층 퇴적, 및 펄스레이저 퇴적 중의 적어도 하나를 이용하여 수행된다.
예 44: 이 예는 예 38 및 예 39 중의 어느 하나의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 제1 도전성 층, 및 상기 교호하는 유전성 및 도전성 층들의 스택 사이에 적어도 하나의 배리어 층을 형성하는 단계를 더 포함한다.
예 45: 이 예는 예 44의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 배리어 층은 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 텅스텐 및 그것들의 조합들로부터 이루어지는 그룹에서 선택된 배리어 재료로 형성된다.
예 46: 이 예는 예 44의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 배리어 층을 형성하는 단계는 화학적 기상 퇴적, 물리적 기상 퇴적, 전자 빔 퇴적, 원자층 퇴적, 및 펄스레이저 퇴적 중의 적어도 하나를 이용하여 수행된다.
예 47: 이 예는 예 22의 어느 하나의 특징들 중의 임의의 것 또는 전부를 포함하고, 상기 적어도 하나의 액세스 라인은 소스 라인, 워드 라인, 선택 게이트 소스 라인, 및 선택 게이트 드레인 라인 중의 적어도 하나를 포함한다.
본 명세서에 사용된 용어들 및 표현들은 설명의 관점에서 사용된 것으로 제한의 의미가 아니며, 이러한 용어들 및 표현들을 사용할 때, 도시 및 기술된 특징들의 임의의 동등물들(또는 그 일부분들)을 배제하는 의도는 아니며, 각종 변경물들이 청구항들의 범위 내에서 가능함을 알 것이다. 따라서, 청구항들은 이러한 모든 동등물들을 커버하는 것으로 의도된다.
Claims (10)
- 비휘발성 메모리를 형성하는 방법으로서,
절연층 상에 형성된 교호하는 유전성 및 도전성 층들의 스택을 포함하는 메모리 어레이를 제공하는 단계 - 상기 교호하는 유전성 및 도전성 층들의 스택은 상부면을 갖고, 상기 메모리 어레이는 어레이 영역 및 주변 영역을 더 포함함 -;
트렌치의 하부에 근접한 폭이 상기 트렌치의 상부에 근접한 폭보다 작게 되도록 테이퍼된 측벽들을 갖는 상기 트렌치를 상기 상부면으로부터 도전성 기판까지 상기 스택을 통해 형성하는 단계 - 상기 도전성 기판은 적어도 상기 어레이 영역 아래에 형성되어 상기 비휘발성 메모리의 또 다른 구성요소에 전기적으로 연결되고, 적어도 하나의 절연 재료가 상기 트렌치를 적어도 부분적으로 채우고, 상기 적어도 하나의 절연 재료 각각이 상기 상부면으로부터 상기 도전성 기판까지 연장됨 -; 및
상기 어레이 영역의 상기 트렌치 내에 적어도 하나의 스루 어레이 비아를 형성하는 단계 - 상기 스루 어레이 비아는 상기 상부면으로부터 상기 도전성 기판까지 연장됨 -
를 포함하고,
상기 스루 어레이 비아는 상기 상부면으로부터 상기 도전성 기판까지의 상기 메모리 어레이의 적어도 하나의 액세스 라인의 전기적 연결을 가능하게 하여 상기 교호하는 유전성 및 도전성 층들의 스택을 통해 상기 상부면과 상기 도전성 기판 사이의 전기적 접속을 제공하도록 구성되고,
상기 트렌치를 채우는 단계는,
상기 트렌치 내에 보로포스포실리케이트 유리를 퇴적하는 단계;
화학적 기상 퇴적을 통해 상기 보로포스포실리케이트 유리 상에 테트라오르쏘실리케이트(tetraorthosilicate)를 퇴적하는 단계;
상기 테트라오르쏘실리케이트를 실리카로 변환하는 단계; 및
스핀 온 유전성 재료를 상기 실리카 및 상기 보로포스포실리케이트 유리 중의 적어도 하나 상에 퇴적하는 단계를 포함하는, 비휘발성 메모리 형성 방법. - 제1항에 있어서,
상기 메모리 어레이는 메모리 셀들의 수직의 스택을 포함하는, 비휘발성 메모리 형성 방법. - 제1항에 있어서,
상기 또 다른 구성요소는 상기 메모리 어레이의 적어도 하나의 메모리 스트링을 구동하기 위한 드라이버 회로를 포함하고;
상기 메모리 어레이는 적어도 제1 및 제2 메모리 어레이들을 포함하고, 그 각각은 복수의 메모리 셀들을 포함하며;
상기 드라이버 회로는 상기 제1 및 제2 메모리 어레이들 사이에 공유되고 그것들의 메모리 셀들을 구동하도록 구성되는, 비휘발성 메모리 형성 방법. - 제2항에 있어서,
상기 트렌치는 상기 상부면으로부터 상기 도전성 기판까지 연장하는 고 종횡비의 트렌치인, 비휘발성 메모리 형성 방법. - 제1항에 있어서,
상기 트렌치를 형성하는 단계는, 건식 에칭 공정을 이용하여 상기 교호하는 유전성 및 도전성 층들을 에칭하는 단계를 포함하는, 비휘발성 메모리 형성 방법. - 제1항에 있어서,
상기 적어도 하나의 스루 어레이 비아를 형성하는 단계는, 상기 적어도 하나의 절연 재료 내에 상기 상부면으로부터 상기 도전성 기판까지 연장되는 적어도 하나의 채널을 형성하는 단계를 더 포함하는, 비휘발성 메모리 형성 방법. - 제6항에 있어서,
상기 적어도 하나의 스루 어레이 비아를 형성하는 단계는 상기 적어도 하나의 채널을 적어도 하나의 도전성 재료로 채우는 단계를 더 포함하는, 비휘발성 메모리 형성 방법. - 제7항에 있어서,
상기 적어도 하나의 도전성 재료는, 적어도 하나의 제1 도전성 층, 및 상기 적어도 하나의 제1 도전성 층 상에 퇴적된 적어도 하나의 제2 도전성 층의 형태인, 비휘발성 메모리 형성 방법. - 제8항에 있어서,
상기 제1 도전성 층은 티타늄이고 상기 제2 도전성 층은 텅스텐인, 비휘발성 메모리 형성 방법. - 제7항에 있어서,
상기 적어도 하나의 도전성 재료와 상기 교호하는 유전성 및 도전성 층들의 스택 사이에 상기 상부면으로부터 상기 도전성 기판까지 연장되는 적어도 하나의 배리어 층을 형성하는 단계를 더 포함하는, 비휘발성 메모리 형성 방법.
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