CN106463511A - 非易失性存储器的直通阵列布线 - Google Patents

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Abstract

描述用于在非易失性存储器中对接入线布线的技术。在一些实施例中，技术包括在非易失性存储器中的存储器阵列的一部分中形成一个或多个直通阵列通孔，例如在阵列区或外围区中。一个或多个接入线可通过直通阵列通孔布线，而不是在存储器阵列的阵列或外围区上方或下方的区内。这可以实现备选布线配置，并且可实现对额外接入线布线而不使非易失性存储器的块高度增加或大致增加。还描述采用这样的技术的非易失性存储器。

Description

非易失性存储器的直通阵列布线
技术领域
本公开大体上涉及用于对在非易失性存储器中使用的一个或多个沟道/线路布线的技术。更特定地，本技术大体上涉及在非易失性存储器中使用的一个或多个沟道通过在存储器阵列中产生的通孔而布线所采用的技术，该存储器阵列实现接入下伏电路。还描述包括这样的技术的存储器和制作这样的通孔的方法。
背景技术
在本领域内已知许多类型的半导体存储器。一些存储器类型是易失性的并且如果移除电力则将失去它们的内容。其他存储器类型是非易失性的并且即使到存储器的电力被移除也保留其中存储的信息。闪速存储器是一个类型的非易失性存储器。一般，闪速存储器在存储器单元的电荷存储区中存储电荷。在浮栅闪存单元中，放置在金属氧化物场效应晶体管（MOSFET）的控制栅与沟道之间的导电浮栅可用于存储电荷。在电荷撷取闪存（CTF）单元中，例如氮化物膜等非导电材料的层可用于存储MOSFET的控制栅与沟道之间的电荷。基于MOSFET的闪存单元的电压阈值可通过更改单元的电荷存储区中存储的电荷量而改变，并且电压阈值可以用于指示单元中存储的值。
闪速存储器中常用的一个架构是NOT AND（NAND）架构。在典型NAND架构中，两个或以上闪存单元源极到漏极地耦合在一起，以便形成一串存储器单元。个体单元的控制栅耦合于接入（例如，全局控制）线，例如字线。选择栅（例如，选择栅源（SGS）、选择栅漏（SGD）等）可以是耦合于NAND串的末端的MOSFET，并且使NAND串在该串的一端处耦合于源极线并且在另一端处耦合于数据（例如，位）线。
一些NAND闪存设备包括可垂直堆叠（例如，在垂直NAND中）且可选地在三维中堆叠（例如，在3D NAND中）的闪速存储器单元堆栈。在任一情况下，这样的设备可包括这样的闪速存储器单元堆栈，其包括垂直设置使得单元一个在另一个顶部放置来形成垂直NAND串的源极、漏极和沟道。垂直NAND串可放置在选择栅（例如，选择栅漏（SGD）、选择栅源（SGS））顶部，并且另一个选择栅（例如，SGD、SGS）可放置在垂直NAND串顶部。
为了满足较高容量需求，存储器设计者不断努力增加存储器密度，即使集成电路晶片的指定区域中存在的存储器单元的数量增加。增加存储器密度的一个方式是使个体存储器单元的特征尺寸并且从而使单元自身的整体尺寸减小。尽管这可以使规定区域中包括的存储器单元的数量增加，使存储器单元的特征尺寸减少可使设备失效和电荷泄漏的风险增加。增加存储器密度的另一个机制是形成如上文指出的垂直NAND串。在这样的实例中，存储器密度实际上可受到设计、标准或其一些组合所施加的块尺寸考量的限制。像传统（例如，平面）NAND设备一样，垂直NAND的密度可通过使每个垂直NAND串内的存储器单元的特征尺寸减少而增加。
在任何情况下，增加NAND存储器阵列内存储器单元的密度可以使得对可在设备中使用的各种接入（例如，字）线、数据（例如，位）和其他（例如，源极、漏极等）线路/沟道布线富有挑战性。在设计考量和/或标准限制设备的块高度时尤其是这样。如将在下文描述的，本公开的技术旨在解决这样的挑战的各种方面，例如通过对非易失性存储器设备（例如垂直和/或3D NAND设备）实现备选布线配置。
附图说明
要求保护的主旨的所述的特征和优势将随着下列详细描述的进行并且在参考附图时变得明显，其中类似的数字描绘类似部件，并且其中：
图1图示与本公开一致的一个示例存储器阵列的存储器单元的横截面图。
图2A是非易失性存储器的存储器阵列的示例布线图的一个视图。
图2B是非易失性存储器的存储器阵列的示例布线图的另一个视图。
图3是与本公开一致的非易失性存储器的存储器阵列的示例布线图。
图4是形成与本公开一致的直通阵列沟道的一个示例方法的流程图。
图5A-5F逐步图示形成与并公开一致的直通阵列沟道的一个示例方法。
图6是根据本公开耦合于外壳、作为电子系统的部分的存储器设备的一个示例的简化框图。
具体实施方式
在下列详细描述中，参考附图，其形成本描述的一部分并且其图示各种示例实施例。强调图示的实施例仅仅是为了示例，并且本公开设想除描绘的那些以外的实施例并且它们包括在本公开中。这样的其他实施例可包括相对于图示实施例做出结构、逻辑和电改变而不偏离本公开的范围。
在本公开的上下文中，术语“半导体”应理解成指任何半导体结构，其包括但不限于采用材料层、晶圆或衬底的那些。无限制地，术语“半导体”可理解成包含蓝宝石上硅（SOS）技术、绝缘体上硅（SOI）技术、薄膜晶体管（TFT）技术、掺杂和无掺杂半导体、基底半导体结构所支承的有机硅的外延层、本领域内技术人员已知的其他半导体结构、其组合及类似物。还应理解在本文使用术语“半导体”时，可执行各种处理步骤以在半导体结构内形成区、结等。
如本文使用的，方向形容词应理解成相对于特征（例如，存储器单元）形成所在的衬底的表面。例如，垂直结构应理解成远离结构形成所在的衬底表面延伸，其中结构的底端靠近衬底表面。还应理解垂直结构不需要垂直于形成它所在的衬底表面，并且垂直结构包括可形成以关于衬底成一定角度延伸的结构。
驱使非易失性存储器密度增加引导存储器设计者使存储器设备的指定区域中存储器单元的数量增加。随着存储器密度增加，对运行设备可需要的各种接入、数据和其他线路布线而没有不可取地影响设备性能变得越来越困难。尽管向非易失性存储器添加这样的线路的额外布线沟道（例如，在存储器阵列上方或下方）是可能的，使设备的块高度增加来适应这样的沟道可是必需的。在块高度受到限制（例如，受到设计考量、标准等的限制）的实例中，使块高度增加可未被获准或可另外是不可取的。
本公开旨在通过提供实现用于对可在非易失性存储器中使用的接入、数据和/或其他线路中的一个或多个布线的备选机制的技术来解决该问题。一般，本文描述的技术实现用于从存储器阵列上方的接触/迹线到存储器阵列下方的一个或多个接触来对一个或多个线路布线的备选机制，例如串式驱动器电路或可由阵列下CMOS（CUA）技术提供的其他支持电路（例如，互补金属氧化物半导体（CMOS）电路）的接触。更特定地，本文描述的技术利用一个或多个通孔，其可形成通过存储器阵列的一部分（例如，在阵列区和/或其外围区中）以便实现接入可在阵列下面形成的区/电路。可在这样的通孔中形成一个或多个沟道并且用导电材料填充它们以实现各种线路与存储器阵列下面形成的电路的电耦合。
现在参考图1，其图示与本公开一致的一个示例存储器阵列的存储器单元的横截面图。如示出的，存储器阵列100（在下文，“阵列100”）包括在采用NAND配置设置的多个存储器串1121…4中形成的多个存储器单元。图1因此可理解成描绘与本公开一致的一个示例NAND存储器设备的存储器单元。如图示的，存储器100包括选择栅源（“SGS”）栅110和选择栅漏（“SGD”）栅104，其中的每个耦合于一个或多个存储器串1121…4。SGS 110可由SGS控制线控制并且SGD 104可由SGD控制线（两者都未示出）控制。一般，SGD 104和SGS 110可在执行存储器100的一个或多个操作（例如，读操作、写操作、擦除操作等）期间偏置以便在这样的操作期间独自或结合串选择栅132的受控偏置（在下文描述）启用或停用存储器单元或其串。
串1121…4在该实施例中采用折叠设置形成使得形成每个串的一部分，其中第一部分沿第一列1381形成，并且相同串的第二部分沿相邻（例如，第二）列1382形成。在该方面，“列”1381、1382可理解成包含采用NAND串设置的存储器单元串。
串1121…4采用折叠（例如，U型）设置来设置并且可包括多个（例如，8、6、32个等）存储器单元。通过示例，串1121…4每个可包括八个（8）存储器单元，其中四个存储器单元沿一个垂直列（例如，列1121）形成并且四个存储器单元沿相邻存储器列（例如，列1122）形成，从而形成U型设置。本公开的NAND存储器设备可包括彼此相邻形成的这样的U型串中的两个或以上。存储器100还可包括串选择栅（SSG）312，其可在串1121…4的每个末端之间形成。
如在图1中进一步示出的，在各种实施例中，串1121…4可在数据（例如，位）线116与两个源极线1141,2之间耦合，例如在位线接接触144和源极线接接触142处。串与位线的耦合可由SSG 132控制，其可以是例如多晶硅等导体。一般，SSG 132可被偏置（启用）以使所选串1121…4的第一端耦合于数据（位）线116/与之解耦并且所选串1121…4的另一端耦合于源极线1141,2。
应理解在图1中仅示出存储器100的一部分和串1121…4，并且本公开的非易失性存储器不限于示出的配置。实际上，存储器100可包括存储器单元阵列，其包括比图中标识为串1121…4的那些更多或更少的NAND串。此外，每个串可包括比八个更多或更少的存储器单元，其中的任一个或全部可通过字线1020…7或其他字线（未示出）耦合。例如，额外的存储器单元结构（未示出）可位于串1121…4和/或一个或多个额外串中的每个内。这样的额外存储器单元可包括活跃或不活跃（虚拟）存储器单元，例如在美国预授权公布号2009/0168519中描述的那些。实际上，在一些实施例中，本文描述的存储器可以是NAND存储器，其包括具有2n个存储器单元的存储器阵列，其中n是整数。
如在图1中进一步描绘的，存储器100可进一步包括电荷存储结构124和沟道结构126。电荷存储结构124可采用通过存储器串1121…4形成的一个或多个连续层的形式，如示出的。在一些实施例中，电荷存储结构124可包括第一氧化物层、在该第一氧化物层上形成的氮化物层以及在该氮化物层上形成的第二氧化物层（全部未示出）。
存储器100还可包括平面栅，其在图1中图示为包括多个控制栅1401…4，其中的每个可在一串存储器单元1121…4下面形成。无限制地，控制栅1401…4可在存储器阵列1121…4下面形成电路的部分，该电路可用于驱动存储器串1121…4。因此，控制栅1401…4可形成字线驱动器电路的部分，其可在存储器串1121…4下面形成并且其可通过任何适合的技术产生，例如阵列下CMOS技术。
尽管未图示，存储器200的存储器单元可在三维（3D）中设置以便形成存储器单元的3D阵列。例如，存储器单元SGS 1101-2、SGD 1041-2和串选择栅（“SSG”）1321…5可既在图1中示出的平面后面（例如，下方）又可在其前面（例如，上方）重复。对于这样的栅的控制线也可在图1的平面前面和下方延伸。更具体地，字线1020…7（其可包括接入线并且本地包括每个存储器单元的控制栅结构）在这样的实施例中可理解成进入和离开存储器100的存储器单元的平面。相似地，SGD 1041-2、SGS 1101-2和SSG 1321…5（其每个可在本地在串1121…4中的每个中充当控制结构）还可包括经过图1的平面的控制信号线。平面栅（例如，控制栅1401…4）也可在3D阵列内重复。
注意提供图1来图示可根据本公开使用的NAND存储器阵列的一个配置。应理解本公开设想使用各种不同类型的非易失性存储器，其包括采用除图1的存储器100以外的方式配置的NAND存储器，以及具有NOT OR（NOR）架构的存储器。在任何情况下，关于存储器100的另外的信息和形成这样的存储器的方法可在美国专利号8,681,555中找到，其全部内容通过引用合并于此。
现在参考图2A和2B，其对与本公开一致的非易失性存储器的存储器阵列提供接入线布线方案的不同视图。如本文使用的，术语“接入线”、“控制线”和路由线在本文可互换地用于指这样的线路，其可用于将信号传送到非易失性存储器的一个或多个部件和/或从非易失性存储器的一个或多个部件传送信号。接入/控制线因此可包括可在非易失性存储器中使用的线路/沟道，这些线路/沟道可用于将信号传送到一个或多个栅（例如，选择栅源、选择栅漏等）、一个或多个字线、一个或多个存储器单元、驱动电路、其组合及类似物并且从其接收信号。如可意识到的，接入线可通过在非易失性存储器中形成的一个或多个沟道而布线。
进一步注意为了说明，图2A和2B的布线图图示其中非易失性存储器包括多个存储器阵列（片）的示例，该多个存储器阵列可包括存储器串，其可由每个存储器阵列共享的下伏驱动器电路驱动。如此，图2A和2B可理解成描绘采用公共字线驱动器架构的非易失性存储器（例如，垂直NAND存储器）的布线图的不同视图，该公共字线驱动器架构可例如通过CUA技术在相应存储器阵列下面提供。图2A和2B的一个目的是图示在对可在这样的设备中使用的各种接入、数据等线路布线中可遇到的各种挑战。强调该图示仅仅是示范性的，并且本文描述的技术可与任何适合的非易失性存储器一起采用。
如在图2A和B中示出的，存储器200可包括多个存储器阵列（片）。该概念在图2中图示，其将存储器200描绘为包括第一存储器阵列（片）2031和第二存储器阵列片2032。存储器阵列（片）2031、2032中的每个可采用存储器单元的垂直阵列的形式，例如可在垂直或3DNAND架构中使用的。如此，存储器阵列2031、2032每个可包括和/或耦合于多个对应沟道204，其中的每个可用一个或多个接入（字）线板接入/控制。字线板205可耦合于导电（例如，金属、多晶硅等）沟道（路由线）202，其进而可耦合于设置在存储器阵列2301,2上方的区中的导电互连201。为了促进导电沟道（线路）202的连接和路由，字线板205可采用如在图2中示出的分层结构形成。导电沟道202还可使字线板205耦合于一个或多个接入（字）控制线，例如经由字线接触212。前面的概念在图2A中图示，其示出作为到第一字控制线206和/或第二字控制线207的耦合的导线202，该第一和第二字控制线位于存储器阵列2031,2下方的区中。存储器200可进一步包括互连209，其可包括导电材料并且可起到使导线202和/或存储器200的其他部件中的两个或以上彼此耦合的作用。
第一和/或第二字控制线206、207可耦合于驱动器电路208，如在图2A和B中示出的。如上文指出的，驱动器电路208可在存储器阵列2031,2之间共享，并且可起到驱动其存储器串的作用。驱动器电路208因此在一些实施例中可采用公共字线驱动器架构的形式配置，例如该公共字线驱动器架构可经由CUA技术或某一其他方法在存储器阵列2031,2下面提供。如在图2B中示出的，第一和/或第二字控制线206、207可包括电路布线沟道213、采用该电路布线沟道的形式和/或耦合于该电路布线沟道，其可包括与驱动器电路208实现电接触的导线（例如，金属、多晶硅或类似地的导线或这些导线包括金属、多晶硅或类似物）。
如图2B中还示出的，存储器200可包括源极沟道210、SGS 线211和SGD线214。源极沟道210可由包括导电材料（例如，金属、多晶硅等）的一个或多个线路形成或包括该一个或多个线路并且可起到使存储器200的一个或多个特征耦合于源极的作用。相似地，SGS 线211和SGD线214可由导电材料（再次是金属、多晶硅等）形成或包括导电材料并且可分别起到使对应SGS和SGD栅耦合于驱动器电路208或其他适合部件的作用。
如可以从图2A和2B看到的，在存储器200中使用的各种线路和沟道可在块高度H内布线。在图示的实施例中，例如，字线206、207、源极线210、SGS线211和SGD线214可耦合于导线202和/或互连209，其中的一些或全部可到驱动器电路208布线。更特定地，这样的接入线中的一个或多个可在存储器阵列2031,2上方或下方布线，即在存储器200的块高度H内。尽管采用该方式的布线可是有效的，随着存储器密度增加，可需要额外接入线。在块高度H受到限制（例如，受到设计考量和/或定义最大块高度的标准的限制）时可妨碍或阻碍额外接入线的布线。该概念在图2B中图示，其将SGD线214描绘为缺乏到驱动电路213的连接，例如在区215中。如上文指出的，SGD线214可以在存储器阵列2031或2032上方或下方布线，但这样做可必需增加块高度H，这可是不可取的。
因此参考图3，其描绘与本公开一致的非易失性存储器的备选布线图。如示出，存储器300包括与图2A和B的存储器200相同的部件中的许多。因为图3中这样的元件的性质和功能与它在图2A和B中的相同，为了简洁起见未再次描述这样的元件。记住此，存储器300与存储器200的不同之处在于它包括直通阵列通孔区3011、3012，其可在存储器300的对应部分3021、3022中形成。在一些实施例中，部分3011、3012中的一个或两个可对应于存储器300的阵列区，即至少部分被存储器阵列（例如图2A的存储器阵列2031、2032（未在图3中示出））占据的存储器300的区。备选地，部分3011、3012中的一个或两个可对应于存储器300的外围区，即可在存储器阵列区外部和/或周围形成的存储器300的区。在一些实施例中，非易失性存储器可具有总存储器区域A，并且术语“阵列区”可指区域A内被存储器阵列占据的区。在这样的实例中，术语“外围区”可指这样的区域A的区，其在阵列区外部并且可从阵列区的边缘延伸到区域A的约30%（例如，约25%、约20%、约15%）的距离。在一些实施例中，非易失性存储器的外围区从大于0延伸到总存储器区域A的约25%。
无限制地，在一些实施例中，部分3011、3012中的一个或多个对应于存储器300的外围区。在任何情况下，一个或多个直通孔沟道303可在直通孔区3011、3012中形成，以便使存储器300的一个或多个沟道和对应接入线耦合于驱动器电路208。例如，在图示的实施例中，SGD线214可通过直通孔沟道303耦合于驱动器电路208或存储器300的其他部件。
注意为了说明并且便于理解，图3图示其中SGD线214可通过直通孔沟道303耦合于驱动器电路208或存储器300的其他部件的布线图。强调图示的示例仅仅是说明性的，并且存储器300（或200）的接入线中的一个、全部或组合可通过在直通孔区3011、3012中形成的一个或多个直通孔沟道303而耦合于合适的部件。实际上，在一些实施例中，一个或多个直通孔沟道303可用于将SGD线214、电路路布线道213、SGS线211、源极沟道210、字控制线206、207、其组合及类似物布线到存储器300的合适部件。
如可意识到的，各种非易失性存储器接入线利用直通孔沟道303的布线可绕过可在存储器300中使用的字线板堆栈，例如但不限于图2B的存储器200中的分层堆栈字线板205。这可允许接入驱动电路208和/或额外接入线的布线而不需要增加块高度H，并且潜在地不需要形成和使用额外互连以在存储器设备的其他部件周围布线。更一般地，直通阵列通孔303的使用为多种备选布线方案开辟途径，这些备选布线方案可相对于依赖存储器阵列上方和/或下方各种沟道布线的其他布线方案展现一个或多个益处。
再次注意图2A、2B和3图示在布线方案可为了使用具有特定存储器阵列配置、布局和下伏驱动电路的非易失性存储器而配置时的布线方案。再次强调这样的图示仅仅是为了示例，并且本文描述的技术可用于对很多种不同的非易失性存储器配置实现备选布线方法，这些配置包括但不限于垂直和3D NAND配置。实际上，本公开应解释成广泛涉及使用直通阵列沟道/线路和关联通孔以在任何适合类型的非易失性存储器中执行布线功能。
因此在一些实施例中，本公开涉及NAND存储器，其包括阵列区和外围区，其中垂直存储器串（例如，垂直和/或3D NAND）的至少一个在阵列区中形成并且对至少一个阵列在驱动电路（例如，串式驱动电路）上方形成，其中非易失性存储器进一步包括至少一个直通阵列通孔，其包括配置成使至少一个接入线电耦合于驱动电路或存储器的另一个适合部件的至少一个直通阵列沟道。在该上下文中，“接入”线意指可在非易失性存储器中使用的控制线（SGS、SGD）、源极线、漏极线、字线等中的一个或多个。
记住前述，本公开的另一个方面涉及非易失性存储器的直通阵列沟道和制作其的方法。在该方面，现在参考图4，其是可根据制作与本公开一致的直通阵列沟道的一个示例方法执行的操作的流程图。为了清楚和说明，图4的操作将连同图5A-5F描述，它们逐步图示与本公开一致的示例直通阵列沟道在NAND的阵列区和外围区中的形成。尽管本公开仅聚焦在形成直通阵列通孔上，应理解与本公开一致的直通阵列通孔可在非易失性存储器的其他部件形成之前、之后或期间形成，该非易失性存储器阵列包括其一个或多个存储器阵列、控制栅、源极、漏极、接入线等。无限制地，本文描述的直通阵列沟道优选在可用于提供非易失性存储器的一个或多个其他部件的其他过程操作的过程中形成，例如以避免或限制对额外或不同掩模化、沉积、清洁或其他处理步骤的需要。
如在图4中示出的，方法400在框401处开始。该方法然后可行进到框402，其中可如在晶圆上或用别的方式提供非易失性存储器的存储器阵列。存储器阵列可包括阵列区和外围区，如上文描述的。该概念在图5A中图示，其描绘存储器阵列500的一部分的阵列区501和外围区502。如示出的，阵列区501和外围区502可包括交替介电层504和导电层505。介电层504可由任何适合的介电材料形成或包括任何适合的介电材料，其包括但不限于介电氮化物和介电氧化物，例如氧化硅（SiOX）和氧化铝。同样，导电层505可由任何适合的导电材料形成或包括任何适合的导电材料，例如但不限于多晶硅、一个或多个金属和/或金属氮化物（例如氮化钛）、其组合及类似物。
交替介电和导电层504、505可在绝缘层508上生长或沉积，该绝缘层508本身可在结构509上或上方生长或沉积。绝缘层508可由介电和/或绝缘氧化物材料形成或包括介电和/或绝缘氧化物材料，例如但不限于氧化硅。如在图5A中示出的，一个或多个路由线（例如第一和第二路由线506、507）可在绝缘层508中形成。第一和第二路由线可以是非易失性存储器中可采用的任何适合的路由线，例如一个或多个源极沟道、字线沟道、SGS线、SDG线等。当然与前面的描述一致，可省略路由线506、507，例如在这样的线可通过存储器阵列500的其他部分布线（例如使用与本公开一致的直通孔沟道）的实例中。然而为了示例，在绝缘层508内描绘路由线506、507来图示可如何形成本文描述的直通阵列沟道以避免干扰路由线和绝缘层508内的其他部件或存储器阵列500的任何其他部分。如稍后将论述的，优选地形成本文描述的直通阵列沟道以便与布线和/或可在存储器阵列500内的其他部件（例如但不限于可在层508内的路由线506、507）隔离或另外避免有它们。
结构509可以是导电衬底或其他结构（例如，接合垫、导线等），其可起到使与本公开一致的直通阵列沟道电耦合于非易失性存储器的另一个部件（例如可例如通过如上文描述的CUA技术在存储器阵列500下面形成的驱动电路）的作用。在该方面，任何适合的导电材料可用于形成结构509，其包括但不限于例如钨、铜和铝等金属，以及例如多晶硅等其他导电材料。无限制地，结构509优选地采用由例如钨等金属形成的接合垫或导线的形式。
返回图4，方法可行进到框403，其中在存储器阵列中可形成一个或多个沟槽。该概念在图5B中图示，其分别描绘存储器阵列500的阵列区501和外围区502中沟槽510、510’的形成。沟槽510、510’可经由本领域内已知的任何适合的沟槽形成工艺形成，例如但不限于化学蚀刻、干法蚀刻、光刻、其组合及类似物。无限制地，沟槽510、510’中的一个或多个可优选地使用干法蚀刻工艺形成，例如高纵横比沟槽（HART）干法蚀刻工艺。HART干法蚀刻工艺在本领域内得到很好理解，并且因此在本文未提供其详细描述。在一些实施例中，HART干法蚀刻工艺可采用干蚀刻剂，其可强势蚀刻介电层504（例如，SiOX）、导电层505（例如，多晶硅）、层508（例如，SiOX）和（可选）路由线606、507的材料，但其可未蚀刻或可未强势蚀刻结构509（例如，例如钨等金属）的材料。因此，干法蚀刻工艺可产生沟槽，其从阵列区501和外围区502的上表面延伸到结构509。沟槽510、510’因此可提供通过其处到结构509的接入。
注意为了说明，图5B-5F逐步描绘这样的实施例，其中在非易失性的阵列区和外围区两者中形成单个沟槽，并且其中在沟槽中形成单个沟道。应理解这样的实施例只是本公开的一个非限制性示例，并且本文描述的技术可用于仅在存储器阵列的阵列区、仅在存储器阵列的外围区、在阵列和这样的阵列的外围区两者中和/或在外围和阵列区中的一个或多个以及存储器阵列或包括存储器阵列的非易失性存储器设备的某一其他区中形成一个或多个沟槽。因此，在一些实施例中，本文描述的非易失性存储器可包括具有外围区和阵列区的存储器阵列，其中一个或多个（例如，2、3、4、5、6个等）沟槽可在外围和阵列区中的至少一个中并且可选地在阵列或包括阵列的设备的另一个区中形成。此外，可相继处理每个沟槽以包括一个或多个直通阵列沟道。
在图5B-5F中，沟槽510、510’图示为具有渐缩结构，使得靠近沟槽底部的尺寸（例如，宽度）小于靠近沟槽顶部的对应尺寸。如此，沟槽510、510’可理解成具有展现斜坡的侧壁。沟槽510、510’的侧壁的斜坡的幅度可变化很大，并且可受到设计和/或处理约束的支配。无限制地，沟槽510、510’的侧壁中的一个或两个的斜坡可相对于结构509的上部结构的平面在约85至90度的范围，例如约87至89度或甚至约88至约89度。如可意识到的，可选择沟槽510、510’的侧壁的斜坡以便在可添加到沟槽510、510’的导电材料（例如，下文描述的阻挡层513、513’和导电材料514、514’）之间提供期望水平的电隔离。然而，过高斜坡可使得难以填充沟槽510、510’而没有间隙或其他缺陷。
在一些实施例中，可放置沟槽510、510’使得它们避免或另外不影响存储器阵列的其他部件的功能，例如可在层508中存在的路由线506、507。该概念在图5B中的外围方面中示出，图5B将沟槽510’描绘为形成以便不紧密接触路由线506、507，例如，如在这样的路由线之间形成。
再次返回图4，方法然后可行进到框404，其中依照框403形成的沟槽可用绝缘材料填充。该概念在图5C中图示，其将沟槽510、510’图示为用绝缘材料511、511’填充。绝缘材料511、511’可通过在沟槽510、510’内沉积绝缘材料中的一个或其组合和/或使其生长而形成。可用作绝缘材料511、511’或可在其中使用的适合绝缘材料的非限制性示例包括硼磷硅酸盐玻璃、例如SiOX（例如，SiO2）等绝缘氧化物、从例如正硅酸乙酯（TEOS）等硅酸盐前体得到的硅石和/或硅酸盐、旋涂聚合物介电材料、基于旋涂硅的聚合介电材料、其组合及类似物。在任何情况下，沟槽510、510’可使用任何适合的工艺用绝缘材料511、511’填充。
在一些实施例中，沟槽510、510’可通过多步工艺填充，其中沟槽510、510’块可初始用BPSG填充，例如使用化学气相沉积（CVD）或其他适合的工艺。初始BPSG填充的深度可变化相当大，并且可遭约1000至约50,000埃或以上的范围内，这取决于沟槽510、510’的深度。无限制地，初始BPSG填充的深度可在约10,000至约30,000埃的范围内，例如约18,000至约25,000埃。尽管BPSG的高质量沉积是可能的（例如，利用CVD或其他工艺），在许多实例中，在BPSG填充中可存在开裂或其他缺陷。这样的缺陷单独留下的话可负面影响本文描述的直通孔沟道的性能。因此，在一些实施例中，BPSG填充中的开裂和/或其他缺陷（如有的话）可通过将一个或多个额外材料沉积到沟槽510、510’内而填充。
通过示例，在一些实施例中，BPSG填充中的缺陷可通过在BPSG填充上沉积正硅酸乙酯（TEOS）（例如，通过化学气相沉积）而至少部分被填充。独自或结合本领域内了解的其他处理步骤，沉积的TEOS然后可通过施加热而转换成二氧化硅。
在一些实施例中，上文指出的BPSG沉积可导致在沟槽510、510’内形成BPSG膜，其展现拉应力。随着沟槽510、510’用BPSG填充的进行，拉应力的累积可是显著的。为了解决该问题，在一些实施例中，可配置TEOS沉积以便解除BPSG沉积引入的拉应力中的一些或全部。这可例如通过采用所得的氧化硅形成展现与BPSG填充所展现的应力相对的拉应力的膜这样的方式沉积TEOS而实现。这可限制和/或阻止晶圆的卷边。
在BPSG和TEOS沉积期间，材料可沉积在交替介电和导电层504、505的上表面上方和/或上。因此，在一些实施例中，可执行可选的第一抛光工艺（例如化学机械抛光）来去除不需要的BPSG和SiO2并且在一些实例中使交替导电和介电层504、505的表面平坦化。在可选的第一抛光工艺后（或如果省略第一抛光工艺），绝缘材料511、511’的填充中可仍然有（或另外引入）开裂或其他缺陷。在这样的实例中，TEOS可再次沉积来填充这样的缺陷。备选地或另外，可沉积另一个绝缘材料（例如旋涂电介质）来填充这样的缺陷。在额外沉积TEOS和/或其他绝缘材料后，可执行可选的第二抛光工艺来去除不需要的材料和/或使交替导电和介电层504、505的表面平坦化。
在沉积工艺后，绝缘材料511、511’可填充全部或大致全部的沟槽510、510’，使得绝缘材料511、511’的上表面可与导电和介电层504、505中最高的那个大致共面。在图5C中示出的实施例中，绝缘材料511、511’的上表面与介电或导电层504、505中最高的那个的表面共面。
返回图4，方法可行进到框405，其中可在依照框405形成的绝缘材料中形成一个或多个沟道。如上文指出的，本公开将聚焦在这样的实施例上，其中在绝缘材料511、511’中形成单个沟道512、512’，但应理解可在每个沟槽510、510’的绝缘材料511、511’中形成多个沟道（例如，2、3、4、5、6个等），这取决于沟槽501、510’的尺寸和绝缘材料511、511’的特性。在任何情况下，在绝缘材料中形成沟道的概念在图5D中描绘，其图示在绝缘材料511、511’内形成单个沟道512、512’。
沟道512、512’可使用本领域内已知的任何适合的工艺形成，例如蚀刻或烧蚀工艺。无限制地，在一些实施例中，沟道512、512’优选地使用干法蚀刻工艺形成，例如但不限于接触蚀刻工艺和高纵横比沟槽（HART）工艺。像可用于形成沟槽510、510’的HART工艺一样，用于形成沟道512、512’的干法蚀刻工艺可配置成强势蚀刻用于形成绝缘材料511、511’（例如，BPSG、SiO2、旋涂电介质等）的材料，但可不蚀刻或可大致不蚀刻结构509（例如，例如钨等导体）的材料。然而因为沟道512、512’的顶部尺寸比沟槽510、510’小得多，用于形成沟道512、512’的干法蚀刻工艺可配置成实现比可用于形成沟槽510、510’的HART工艺明显更高的纵横比蚀刻。在任何情况下，沟道512、512’可通过到结构509的接入。如稍后将描述的，沟道512、512’可用于从介电和导电层504、505堆栈上方的区到堆栈下方的区（例如到结构509（例如，CUA电路））来布线一个或多个接入线。
尽管本公开设想其中可形成到任何长度的沟道512、512’的实施例，在一些实施例中，控制沟道512、512’的尺寸并且进而控制交替介电和导电层504、505的堆栈与沟道512、512’之间余下的绝缘层511、511’的厚度，这可是可取的。在其中沟道512、512’将被填充或另外包含导电材料的实例中尤其是这样。在这样的实例中，确定形成沟道512、512’后余下的绝缘层511的厚度足以使将添加到沟道512、512’的导电填充与交替介电和导电层504、505的堆栈电绝缘（例如以防止电短路），这可是可取的。在该方面，在形成沟道512、512’后余下的绝缘材料511、511’的厚度可变化很大。在一些实施例中，在形成沟道512、512’后余下的绝缘材料511、511’的厚度可在约90至约250纳米（nm）的范围内，例如约100nm。无限制地，在形成沟道512、512’后余下的绝缘材料511、511’的厚度大于或等于约100nm。在图5D-F中，沟道512、512’图示为具有渐缩结构，使得靠近沟道底部的尺寸（例如，宽度）小于靠近每个沟道顶部的对应尺寸。如此，沟道512、512’可理解成具有展现斜坡的侧壁。沟道512、512’的斜坡的幅度可变化很大，并且可受到设计和/或处理约束的支配。无限制地，相对于结构509的顶表面，沟道512、512’的侧壁中的一个或两个的斜坡可在约88至约89度的范围内。在一些实施例中，沟道512、512’的斜坡可与沟槽510、510’的斜坡相同或大致相同。
返回图4，方法可行进到框406，其中依照框405形成的沟道可金属化以形成通过其处的导线。在该方面，本公开设想各种实施例，其中沟道512、512’可用一个或多个材料填充，其包括至少一个导电材料，例如导电金属。在一些实施例中，使用多步工艺进行金属化，其中在沟道512、512’的壁和/或底部上沉积阻挡层，这之后在阻挡层上沉积导电材料（例如，金属）的一个或多个层。在一些实施例中，阻挡层的沉积后跟单金属层的沉积。在其他实施例中，阻挡层的沉积后跟第一金属层和第二金属层/填充的沉积。
前面的概念在图5E和5F中图示。特别地，图5E图示这样的实施例，其中在沟道512、512’的侧壁和底部上形成阻挡层513、513’。阻挡层513、513’可使用任何适合的工艺形成，例如但不限于化学气相沉积、物理气相沉积、电子束沉积、原子层沉积、脉冲激光沉积、其组合及类似物。无限制地，阻挡层513、513’优选地经由化学气相沉积形成。
阻挡层513、513’可由任何适合的阻挡材料或阻挡材料的组合形成。可用作阻挡层513、513’的适合材料的非限制性示例包括阻挡金属和金属氮化物，例如氮化钛、氮化钽、氮化钨和钨。无限制地，阻挡层513、513’优选地由通过化学气相沉积沉积的氮化钛形成。当然，本公开可使用和设想其他阻挡材料。
阻挡层513、513’的厚度可变化很大。在一些实施例中，阻挡层513、513’的厚度在约1至约5000埃的范围内，例如约1至约500埃或甚至约1至约100埃。无限制地，阻挡层513、513’优选地具有在约25至约75埃范围内的厚度，并且在一些实施例中，厚度是约60埃。在沉积阻挡层513、513’后，可可选地实施化学机械抛光来确保阻挡层513、513’仅在沟道512、512’内存在。在任何情况下，沟道512、512’的某一部分可在阻挡层513、513’沉积后留下，如在图5E中示出的。也就是说，阻挡层513、513’优选地仅填充沟道512、512’的一部分。
如在图5F中示出的，沟道512、512’的金属化可继续导电材料514、514’在沟道512、512’的余下部分内的沉积。如之前指出的，导电材料514、514’可包括一个或多个类型的导电材料，其可以采用层形式或彼此混合。在该方面，可用于形成导电材料514、514’的广泛导电材料包括例如铝、铜、钛、钨、其导电氮化物和氧化物等金属、例如导电聚合物、多晶硅等其他导电材料、其组合及类似物。
在一些实施例中，导电材料514、514’采用单个填充的形式，其包括前面的材料中的一个或组合。在其他实施例中，导电材料514、514’采用多层结构的形式，其中起初形成前面的导电材料的一个或多个层，后跟形成前面的导电材料的一个或多个额外层或与之交错。在一些实施例中，导电材料514、514’通过沉积第一金属层（例如，钛或另一个导电材料的）、后跟在第一金属层上形成第二金属层（例如，钨或另一个导电材料的）而形成。
导电材料514、514’可采用任何适合的方式在沟道512、512’的余下部分内形成和/或沉积，例如但不限于化学气相沉积、物理气相沉积、电子束沉积、原子层沉积、脉冲激光沉积、其组合及类似物。无限制地，导电材料优选地通过第一金属层（例如，钛或另一个导电材料的）的化学气相沉积、后跟第二金属层（例如，钨或另一个导电材料的）在第一金属层上的化学气相沉积而形成。
在沉积导电材料514、514’后，可可选地进行化学机械抛光（CMP）以从介电和导电层504、505堆栈中最上面的那个的上表面去除导电材料，使得导电材料514、514’可到沟槽510、510’内或更特定地到其中形成的沟道512、512’内隔离。在一些实施例中，导电材料514、514’的表面与介电和导电层504、505堆栈中最上面的那个的上表面共面，如在图5F中示出的。
这时可例如通过使一个或多个接入线耦合于导电材料514、514’而继续形成非易失性存储器，以将这样的线路布线到结构509，例如之前可在存储器阵列和/或其外围区下方形成的驱动电路。这样，接入线可通过沟道512、512’布线。如之前指出的，这可开辟很多种备选布线方案，其中接入线可经由一个或多个直通孔布线到下伏电路。在一些实施例中，这可能够对大量接入线布线和/或添加额外接入线，而不影响或大致不影响非易失性存储器的块高度和性能。如此，预期本文描述的技术在高度密集的存储器阵列中特别有用，其中需要对大量接入线布线并且阵列的块高度受到设计考量和/或标准的限制。
图6是根据本公开的一个或多个实施例具有至少一个存储器设备的电子系统的功能框图。图6中图示的存储器600耦合于主机，例如处理器610。该处理器610可以是微处理器或某一其他类型的控制电路。存储器设备600和处理器610形成电子系统620的部分。存储器设备600被简化以聚焦在有助于理解本公开的各种实施例的存储器设备的特征上。
存储器设备600包括可在成排的行和列中逻辑设置的存储器单元的一个或多个存储器阵列690。根据一个或多个实施例，存储器阵列690可如上文描述的那样关于图1-3和5A-F的存储器阵列配置。因此，存储器阵列690可采用闪速存储器的形式，该闪速存储器包括驻存在单个或多个晶片上作为存储器设备600的部分的多排和多块存储器单元。
可提供地址缓冲电路640来锁存在地址输入连接A0-AX 642上提供的地址信号。地址信号由行解码器644和列解码器648接收且解码来访问存储器阵列690。例如，行解码器644可包括驱动器电路，其配置成根据本公开的各种实施例驱动字线、串选择栅和一个或多个平面栅。具有本描述权益的本领域内技术人员将意识到地址输入连接642的数量可取决于存储器阵列690的密度和架构。即，例如，地址数字的数量既随存储器单元计数增加又随排和块计数增加而增加。
存储器设备600可通过使用感测设备（例如感测/数据高速缓存电路650）感测存储器阵列列中的电压或电流改变而读取存储器阵列690中的数据。在一些实施例中，感测/数据高速缓存电路650耦合以读取和锁存来自存储器阵列690的数据行。可包括数据输入和输出（I/O）缓冲电路660以用于通过多个数据连接662与处理器610双向数据通信。可提供写/擦除电路656来将数据写入存储器阵列690或擦除来自存储器阵列690的数据。
控制电路670可至少部分配置成实现本公开的各种实施例，例如促进各种栅的控制，如上文论述的。在至少一个实施例中，控制电路670可包括状态机。控制信号和命令可由处理器610通过命令总线672发送给存储器设备600。命令总线672可传送离散或多个命令信号。通过命令总线672传送的命令信号可用于控制对存储器阵列690的操作，其包括数据读取、数据程序（例如，写）和擦除操作。命令总线672、地址总线642和数据总线662可全部组合或可至少部分组合来形成许多标准接口678。例如，存储器设备600与处理器610之间的接口678可以是通用串行总线（USB）接口。接口678还可以是与许多硬盘驱动器和母板一起使用的标准接口，例如但不限于外围部件接口（PCI）、PCI express接口、串行高级技术附件（SATA）或并行高级技术附件（PATA）、其组合及类似物，如本领域内技术人员已知的。
示例
下列示例关于另外的实施例。本公开的下列示例可包括主旨，例如非易失性存储器和用于制作其的方法，如在下文提供的。
示例1：本公开的技术的一个示例是非易失性存储器，其包括：存储器阵列，其包括在绝缘层上形成的交替介电和导电层的堆栈，该存储器阵列进一步包括阵列区和外围区；在阵列区和外围区中的至少一个下面形成并且电耦合于非易失性存储器的另一个部件的结构；和在阵列区和外围区中的至少一个中形成的直通阵列通孔；其中存储器阵列的至少一个接入线通过直通阵列通孔布线。
示例2：该示例包括示例1的特征中的任一个或全部，
其中在至少外围区中形成直通阵列通孔。
示例3：该示例包括示例1的特征中的任一个或全部，其中存储器阵列包括存储器单元的垂直堆栈。
示例4：该示例包括示例1的特征中的任一个或全部，其中另一个部件包括驱动器电路，用于驱动存储器阵列的至少一个存储器串。
示例5：该示例包括示例4的特征中的任一个或全部，其中：
存储器阵列包括至少第一和第二存储器阵列，其中的每个包括多个存储器单元；以及
驱动器电路在第一与第二存储器阵列之间共享并且配置成驱动其存储器单元。
示例6：该示例包括示例1的特征中的任一个或全部，其中交替介电和导电层的堆栈具有上表面，并且直通阵列从上表面延伸到结构。
示例7：该示例包括示例1的特征中的任一个或全部，其中直通阵列通孔包括至少一个高纵横比沟槽。
示例8：该示例包括示例7的特征中的任一个或全部，其中至少一个绝缘材料至少部分填充沟槽。
示例9：该示例包括示例8的特征中的任一个或全部，其中至少一个绝缘材料从由硼磷硅酸盐玻璃、非导电氧化硅、旋涂介电材料及其组合选择。
示例10：该示例包括示例9的特征中的任一个或全部，其中至少一个绝缘材料是硼磷硅酸盐玻璃、SiO2和旋涂介电材料的组合。
示例11：该示例包括示例8的特征中的任一个或全部，其中在绝缘材料中形成至少一个沟道。
示例12：该示例包括示例11的特征中的任一个或全部，其中在至少一个沟道中形成至少一个导电材料。
示例13：该示例包括示例12的特征中的任一个或全部，其中至少一个导电材料从由铝、铜、钛、钨、导电金属氮化物、导电金属氧化物、导电聚合物、多晶硅及其组合组成的组选择。
示例14：该示例包括示例12的特征中的任一个或全部，其中至少一个导电材料采用至少一个第一导电层和沉积在该至少一个第一导电层上的至少一个第二导电层的形式。
示例15：该示例包括示例14的特征中的任一个或全部，其中第一导电层是钛并且第二导电层是钨。
示例16：该示例包括示例12至15中的任一个的特征中的任一个或全部，其中绝缘材料与沟道之间的厚度足以使导电材料与交替介电和导电层的堆栈电绝缘。
示例17：该示例包括示例12和13中的任一个的特征中的任一个或全部，其进一步包括在至少一个导电材料与交替介电和导电层的堆栈之间形成的至少一个阻挡层。
示例18：该示例包括示例17的特征中的任一个或全部，其中至少一个阻挡层由从由氮化钛、氮化钽、氮化钨、钨及其组合组成的组选择的阻挡材料形成。
示例19：该示例包括示例14和15中的任一个的特征中的任一个或全部，其进一步包括在第一导电层与交替介电和导电层的堆栈之间形成的至少一个阻挡层。
示例20：该示例包括示例19的特征中的任一个或全部，其中至少一个阻挡层由从由氮化钛、氮化钽、氮化钨、钨及其组合组成的组选择的阻挡材料形成。
示例21：该示例包括示例1中的任一个的特征中的任一个或全部，其中至少一个接入线包括源极线、字线、选择栅源极线和选择栅漏极线中的至少一个。
示例22：根据该示例提供有形成非易失性存储器的方法，其包括：提供存储器阵列，其包括在绝缘层上形成的交替介电和导电层的堆栈，该存储器阵列进一步包括阵列区和外围区；在阵列区和外围区中的至少一个中形成至少一个直通阵列通孔，该直通阵列通孔从交替介电和导电层的堆栈的上表面延伸到阵列区和外围区中的至少一个下面的结构，该结构电耦合于非易失性存储器的另一个部件；其中直通阵列通孔配置成实现存储器阵列的至少一个接入线到结构的电耦合。
示例23：该示例包括示例22的特征中的任一个或全部，其中存储器阵列包括存储器单元的垂直堆栈。
示例24：该示例包括示例22的特征中的任一个或全部，其中另一个部件包括驱动器电路，用于驱动存储器阵列的至少一个存储器串。
示例25：该示例包括示例24的特征中的任一个或全部，其中：存储器阵列包括至少第一和第二存储器阵列，其中的每个包括多个存储器单元；并且驱动器电路在第一与第二存储器阵列之间共享并且配置成驱动其存储器单元。
示例26：该示例包括示例23的特征中的任一个或全部，其中交替介电和导电层的堆栈具有上表面，并且直通阵列从上表面延伸到结构。
示例27：该示例包括示例22的特征中的任一个或全部，其中形成至少一个直通阵列通孔包括形成至少一个高纵横比沟槽，其从交替介电和导电层的上表面延伸到结构。
示例28：该示例包括示例27的特征中的任一个或全部，其中形成至少一个高纵横比沟槽包括用干法蚀刻工艺蚀刻交替介电和导电层。
示例29：该示例包括示例27的特征中的任一个或全部，其中形成至少一个直通阵列通孔进一步包括用至少一个绝缘材料填充至少一个高纵横比沟槽。
示例30：该示例包括示例25的特征中的任一个或全部，其中至少一个绝缘材料从由硼磷硅酸盐玻璃、非导电氧化硅、旋涂介电材料及其组合组成的组选择。
示例31：该示例包括示例30的特征中的任一个或全部，其中至少一个绝缘材料是硼磷硅酸盐玻璃、SiO2和旋涂介电材料的组合。
示例32：该示例包括示例31的特征中的任一个或全部，其中填充至少一个高纵横比沟槽包括：将硼磷硅酸盐玻璃沉积在至少一个高纵横比沟槽中；经由化学气相沉积将正硅酸乙酯沉积在硼磷硅酸盐玻璃上；将正硅酸乙酯转换成硅石；以及将旋涂介电材料沉积在硅石和硼磷硅酸盐玻璃中的至少一个上。
示例33：该示例包括示例29的特征中的任一个或全部，其中形成至少一个直通阵列通孔进一步包括在至少一个绝缘材料中形成至少一个沟道。
示例34：该示例包括示例33的特征中的任一个或全部，其中形成至少一个沟道包括蚀刻至少一个绝缘材料使得沟道从至少一个绝缘材料的上表面延伸到部件。
示例35：该示例包括示例34的特征中的任一个或全部，其中蚀刻至少一个绝缘材料用干法蚀刻工艺进行。
示例36：该示例包括示例33的特征中的任一个或全部，其中形成至少一个直通阵列通孔进一步包括用至少一个导电材料填充至少一个沟道。
示例37：该示例包括示例36的特征中的任一个或全部，其中至少一个导电材料从由铝、铜、钛、钨、导电金属氮化物、导电金属氧化物、导电聚合物、多晶硅及其组合组成的组选择。
示例38：该示例包括示例36的特征中的任一个或全部，其中至少一个导电材料采用至少一个第一导电层和沉积在该至少一个第一导电层上的至少一个第二导电层的形式。
示例39：该示例包括示例38的特征中的任一个或全部，其中第一导电层是钛并且第二导电层是钨。
示例40：该示例包括示例36至39中的任一个的特征中的任一个或全部，其中绝缘材料与沟道之间的厚度足以使导电材料与交替介电和导电层的堆栈电绝缘。
示例41：该示例包括示例36和37中的任一个的特征中的任一个或全部，其进一步包括在至少一个导电层与交替介电和导电层的堆栈之间形成至少一个阻挡层。
示例42：该示例包括示例41的特征中的任一个或全部，其中至少一个阻挡层由从由氮化钛、氮化钽、氮化钨、钨及其组合组成的组选择的阻挡材料形成。
示例43：该示例包括示例41的特征中的任一个或全部，其中形成至少一个阻挡层使用化学气相沉积、物理气相沉积、电子束沉积、原子层沉积和脉冲激光沉积中的至少一个进行。
示例44：该示例包括示例38和39中的任一个的特征中的任一个或全部，其进一步在第一导电层与交替介电和导电层的堆栈之间形成至少一个阻挡层。
示例45：该示例包括示例44的特征中的任一个或全部，其中至少一个阻挡层由从由氮化钛、氮化钽、氮化钨、钨及其组合组成的组选择的阻挡材料形成。
示例46：该示例包括示例44的特征中的任一个或全部，其中形成至少一个阻挡层使用化学气相沉积、物理气相沉积、电子束沉积、原子层沉积和脉冲激光沉积中的至少一个进行。
示例47：该示例包括示例22的特征中的任一个或全部，其中至少一个接入线包括源极线、字线、选择栅源极线和选择栅漏极线中的至少一个。
本文已经采用的术语和表达用作说明的术语并且无限制，并且在这样的术语和表达的使用中没有排除示出和描述的特征（或其部分）的任何等同物的意图，并且认识到各种修改在权利要求的范围内是可能的。因此，权利要求意在涵盖所有这样的等同物。

Claims (25)

1.一种非易失性存储器，其包括：
存储器阵列，其包括在绝缘层上形成的交替介电和导电层的堆栈，所述存储器阵列进一步包括阵列区和外围区；
在阵列区和外围区中的至少一个下面形成并且电耦合于所述非易失性存储器的另一个部件的结构；以及
直通阵列通孔，其在所述阵列区和所述外围区中的至少一个中形成；
其中所述存储器阵列的至少一个接入线通过所述直通阵列通孔布线。
2.如权利要求1所述的非易失性存储器，其中在至少所述外围区中形成所述直通阵列通孔。
3.如权利要求1所述的非易失性存储器，其中所述另一个部件包括驱动器电路，用于驱动所述存储器阵列的至少一个存储器串。
4. 如权利要求3所述的非易失性存储器阵列，其中：
所述存储器阵列包括至少第一和第二存储器阵列，其中的每个包括多个存储器单元；以及
所述驱动器电路在所述第一与第二存储器阵列之间共享并且配置成驱动其存储器单元。
5.如权利要求1所述的非易失性存储器，其中所述存储器阵列包括存储器单元的垂直堆栈。
6.如权利要求1所述的非易失性存储器，其中：
交替介电和导电层的所述堆栈具有上表面；
所述直通阵列通孔包括至少一个高纵横比沟槽，其从所述上表面延伸到所述结构；以及
至少一个绝缘材料至少部分填充所述沟槽。
7.如权利要求6所述的非易失性存储器，其中所述至少一个绝缘材料是硼磷硅酸盐玻璃、SiO2和旋涂介电材料的组合。
8. 如权利要求6所述的非易失性存储器，其中：
在所述绝缘材料中形成至少一个沟道；以及
在所述至少一个沟道中形成至少一个导电材料。
9.如权利要求8所述的非易失性存储器，其中所述至少一个导电材料采用至少一个第一导电层和沉积在所述至少一个第一导电层上的至少一个第二导电层的形式。
10.如权利要求8所述的非易失性存储器，其进一步包括在所述至少一个导电材料与交替介电和导电层的所述堆栈之间形成的至少一个阻挡层。
11.如权利要求10所述的非易失性存储器，其中所述至少一个阻挡层由从由氮化钛、氮化钽、氮化钨、钨及其组合组成的组选择的阻挡材料形成。
12.如权利要求9所述的非易失性存储器，其进一步包括在所述第一导电层与交替介电和导电层的所述堆栈之间形成的至少一个阻挡层，其中所述至少一个阻挡层从由氮化钛、氮化钽、氮化钨、钨及其组合组成的组选择的阻挡材料形成。
13.如权利要求1所述的非易失性存储器，其中所述至少一个接入线包括源极线、字线、选择栅源极线和选择栅漏极线中的至少一个。
14.一种形成非易失性存储器的方法，其包括：
提供存储器阵列，其包括在绝缘层上形成的交替介电和导电层的堆栈，所述存储器阵列进一步包括阵列区和外围区；
在所述阵列区和外围区中的至少一个中形成至少一个直通阵列通孔，直通阵列通孔从交替介电和导电层的所述堆栈的上表面延伸到阵列区和外围区中的至少一个下面的结构，所述结构电耦合于所述非易失性存储器的另一个部件；
其中所述直通阵列通孔配置成使能所述存储器阵列的至少一个接入线到所述结构的电耦合。
15.如权利要求14所述的方法，其中所述存储器阵列包括存储器单元的垂直堆栈。
16.如权利要求14所述的方法，其中：
所述另一个部件包括驱动器电路，用于驱动所述存储器阵列的至少一个存储器串；
所述存储器阵列包括至少第一和第二存储器阵列，其中的每个包括多个存储器单元；以及
所述驱动器电路在所述第一与第二存储器阵列之间共享并且配置成驱动其存储器单元。
17. 如权利要求15所述的方法，其中：
交替介电和导电层的所述堆栈具有上表面，并且所述直通阵列从所述上表面延伸到所述结构；以及
形成所述至少一个直通阵列通孔包括形成至少一个高纵横比沟槽，其从所述交替介电和导电层的上表面延伸到所述结构。
18.如权利要求17所述的方法，其中形成所述至少一个高纵横比沟槽包括用干法蚀刻工艺蚀刻所述交替介电和导电层。
19.如权利要求18所述的方法，其中形成所述至少一个直通阵列通孔进一步包括用至少一个绝缘材料填充所述至少一个高纵横比沟槽。
20.如权利要求19所述的方法，其中填充所述至少一个高纵横比沟槽包括：
将硼磷硅酸盐玻璃沉积在所述至少一个高纵横比沟槽中；
经由化学气相沉积将正硅酸乙酯沉积在所述硼磷硅酸盐玻璃上；
将所述正硅酸乙酯转换成硅石；以及
将旋涂介电材料沉积在所述硅石和所述硼磷硅酸盐玻璃中的至少一个上。
21.如权利要求19所述的方法，其中形成所述至少一个直通阵列通孔进一步包括在所述至少一个绝缘材料中形成至少一个沟道，其从所述至少一个绝缘材料的上表面延伸到所述部件。
22.如权利要求21所述的方法，其中形成所述至少一个直通阵列通孔进一步包括用至少一个导电材料填充所述至少一个沟道。
23.如权利要求22所述的方法，其中所述至少一个导电材料采用至少一个第一导电层和沉积在所述至少一个第一导电层上的至少一个第二导电层的形式。
24.如权利要求23所述的非易失性，其中所述第一导电层是钛并且所述第二导电层是钨。
25.如权利要求22和24中任一项所述的方法，其进一步包括在所述至少一个导电层与交替介电和导电层的所述堆栈之间形成至少一个阻挡层。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043751B2 (en) 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
US9922716B2 (en) 2016-04-23 2018-03-20 Sandisk Technologies Llc Architecture for CMOS under array
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
US10515973B2 (en) * 2017-11-30 2019-12-24 Intel Corporation Wordline bridge in a 3D memory array
KR102533145B1 (ko) 2017-12-01 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치
US10290643B1 (en) * 2018-01-22 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing floating gate select transistor
KR102630926B1 (ko) 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102639721B1 (ko) 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
US20190043868A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
JP2020047787A (ja) 2018-09-19 2020-03-26 キオクシア株式会社 半導体装置
US10665581B1 (en) * 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US10741535B1 (en) 2019-02-14 2020-08-11 Sandisk Technologies Llc Bonded assembly containing multiple memory dies sharing peripheral circuitry on a support die and methods for making the same
KR20210022797A (ko) 2019-08-20 2021-03-04 삼성전자주식회사 반도체 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101127299A (zh) * 2006-08-18 2008-02-20 海力士半导体有限公司 包含表面清洁步骤的制造半导体装置的方法
US20110147937A1 (en) * 2009-12-17 2011-06-23 Hiroshi Kubota Method of manufacturing semiconductor device and semiconductor device
US20110316069A1 (en) * 2010-06-25 2011-12-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20130234332A1 (en) * 2012-03-07 2013-09-12 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
CN103579098A (zh) * 2012-07-30 2014-02-12 格罗方德半导体公司 用来减少角落接口的接口材料的可湿性的方法及相关装置
WO2014036294A1 (en) * 2012-08-30 2014-03-06 Micron Technology, Inc. Memory array having connections going through control gates
CN103794620A (zh) * 2010-12-14 2014-05-14 桑迪士克3D有限责任公司 具有三个用于行选择的器件驱动器的三维非易失性存储器

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1271643A1 (en) * 2001-06-22 2003-01-02 Infineon Technologies AG A method of forming a bitline and a bitline contact and a dynamic memory cell
NO314606B1 (no) * 2001-09-03 2003-04-14 Thin Film Electronics Asa Ikke-flyktig minneinnretning
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
KR100829605B1 (ko) * 2006-05-12 2008-05-15 삼성전자주식회사 소노스 타입의 비휘발성 메모리 장치의 제조 방법
JP2008192708A (ja) 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
US8021933B2 (en) 2007-08-29 2011-09-20 Qimonda Ag Integrated circuit including structures arranged at different densities and method of forming the same
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5253875B2 (ja) * 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011029234A (ja) * 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置
JP5457815B2 (ja) * 2009-12-17 2014-04-02 株式会社東芝 不揮発性半導体記憶装置
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5144698B2 (ja) * 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
KR101688598B1 (ko) 2010-05-25 2017-01-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
KR101736454B1 (ko) 2010-12-30 2017-05-29 삼성전자주식회사 불휘발성 메모리 장치
KR20120078229A (ko) * 2010-12-31 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
KR101206506B1 (ko) * 2011-03-04 2012-11-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN107863122B (zh) * 2012-03-26 2021-05-11 英特尔公司 三维存储器控制电路
KR20130127791A (ko) * 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
US9343469B2 (en) * 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
JP2014053542A (ja) 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
US9023719B2 (en) * 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101127299A (zh) * 2006-08-18 2008-02-20 海力士半导体有限公司 包含表面清洁步骤的制造半导体装置的方法
US20110147937A1 (en) * 2009-12-17 2011-06-23 Hiroshi Kubota Method of manufacturing semiconductor device and semiconductor device
US20110316069A1 (en) * 2010-06-25 2011-12-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN103794620A (zh) * 2010-12-14 2014-05-14 桑迪士克3D有限责任公司 具有三个用于行选择的器件驱动器的三维非易失性存储器
US20130234332A1 (en) * 2012-03-07 2013-09-12 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
CN103579098A (zh) * 2012-07-30 2014-02-12 格罗方德半导体公司 用来减少角落接口的接口材料的可湿性的方法及相关装置
WO2014036294A1 (en) * 2012-08-30 2014-03-06 Micron Technology, Inc. Memory array having connections going through control gates

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KR102239743B1 (ko) 2021-04-13

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