CN111952315A - 垂直存储器件及其制造方法 - Google Patents

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CN111952315A CN202010150059.4A CN202010150059A CN111952315A CN 111952315 A CN111952315 A CN 111952315A CN 202010150059 A CN202010150059 A CN 202010150059A CN 111952315 A CN111952315 A CN 111952315A
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郑润圭
李熙重
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Abstract

示例实施例公开了一种垂直存储器件及其制造方法。所述器件可以包括多个栅电极和多个绝缘图案以及穿透第一栅电极和第一绝缘图案的沟道。所述器件可以具有包括从沟道的外侧壁顺序堆叠的隧道绝缘图案、电荷俘获图案和阻挡图案的电荷存储结构。所述器件可以具有被所述隧道绝缘图案和所述电荷俘获图案围绕的掩埋图案结构。所述电荷俘获图案可以包括在水平方向上具有第一厚度的第一垂直部分和在所述水平方向上具有第二厚度的第二垂直部分，并且所述第一厚度可以小于或等于所述第二厚度。

Description

垂直存储器件及其制造方法
相关申请的交叉引用
本申请要求于2019年5月17日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2019-0058112的优先权，通过引用将该申请的全部内容合并于此。
技术领域
本发明构思涉及垂直存储器件。更具体地，本发明构思涉及具有垂直沟道的非易失性存储器件。
背景技术
随着垂直存储器件中垂直堆叠的层数增加，为了缩小垂直存储器件，减小每层的厚度是至关重要的。然而，随着每层的厚度减小，在彼此垂直相邻的单元之间可能发生耦合，因此垂直存储器件的电特性可能劣化。
发明内容
示例实施例提供了一种具有改善的电特性的垂直存储器件。
示例实施例提供了一种制造具有改善的电特性的垂直存储器件的方法。
根据示例实施例，提供了一种垂直存储器件。所述垂直存储器件可以包括彼此间隔开并且在基本上垂直于衬底的上表面的垂直方向上顺序堆叠的多个栅电极。所述多个栅电极可以包括第一栅电极和第二栅电极。所述垂直存储器件可以包括多个绝缘图案，所述多个绝缘图案包括位于所述第一栅电极与所述第二栅电极之间的高度处的第一绝缘图案以及在所述衬底上沿所述垂直方向延伸的沟道。所述沟道可以至少穿透所述第一栅电极和所述第一绝缘图案。所述垂直存储器件可以包括在所述垂直方向上延伸并覆盖所述沟道的外侧壁的电荷存储结构。所述电荷存储结构可以包括沿基本上平行于所述衬底的所述上表面的水平方向从所述沟道的所述外侧壁顺序堆叠的隧道绝缘图案、电荷俘获图案和阻挡图案。所述垂直存储器件可以具有包括第一掩埋图案结构的多个掩埋图案结构，其中每个掩埋图案结构在所述沟道与相应的绝缘图案之间被所述隧道绝缘图案和所述电荷俘获图案围绕。每个掩埋图案结构可以包括与所述隧道绝缘图案接触的内侧壁和与所述电荷俘获图案接触的外侧壁。所述电荷俘获图案的第一部分的最大厚度小于或等于所述电荷俘获图案的第二部分的最大厚度，所述第一部分具有相对于所述衬底的所述上表面的垂直的侧壁并且在所述水平方向上位于所述沟道与所述第一栅电极之间，所述第二部分具有相对于所述衬底的所述上表面的垂直的侧壁并且在所述水平方向上位于所述沟道与所述第一绝缘图案之间。
根据示例实施例，提供了一种垂直存储器件。所述垂直存储器件可以包括位于衬底上的支撑图案和沟道连接图案以及位于所述支撑图案和所述沟道连接图案上的多个栅电极。所述栅电极可以在基本上垂直于所述衬底的上表面的垂直方向上彼此间隔开。所述垂直存储器件可以包括多个绝缘图案，所述多个绝缘图案包括在所述衬底上的位于相应的栅电极与多个沟道之间的高度处的第一绝缘图案，每个所述沟道沿所述垂直方向延伸并且穿透所述栅电极和所述绝缘图案。所述垂直存储器件可以包括沿所述垂直方向延伸并覆盖所述沟道的外侧壁的电荷存储结构。所述电荷存储结构可以包括沿着与所述衬底的所述上表面基本上平行的水平方向从所述沟道的所述外侧壁顺序堆叠的隧道绝缘图案、电荷俘获图案和阻挡图案。所述垂直存储器件可以包括多个掩埋图案结构，其中每个掩埋图案结构在所述沟道与相应的绝缘图案之间被所述隧道绝缘图案和所述电荷俘获图案围绕。每个掩埋图案结构可以包括内侧壁和外侧壁以及下表面和上表面。所述内侧壁可以与所述隧道绝缘图案接触，所述外侧壁、所述下表面和所述上表面可以与所述电荷俘获图案接触。所述多个沟道可以通过所述沟道连接图案彼此电连接，并且所述电荷俘获图案可以具有恒定的厚度。
根据示例实施例，提供了一种制造垂直存储器件的方法。所述方法可以包括在衬底的顶部上交替且重复地形成多个绝缘层和多个牺牲层，以及形成穿透所述多个绝缘层和所述多个牺牲层以暴露所述衬底的上表面的沟道孔。所述方法还可以包括部分地去除所述绝缘图案各自的通过所述沟道孔暴露的部分，以形成从所述沟道孔连续延伸的第一凹部，并在所述沟道孔的侧壁和所述第一凹部的内壁上形成阻挡层、电荷俘获层以及第一掩埋层和第二掩埋层。所述方法还可以包括：对所述第二掩埋层的表面执行第一氧化工艺，然后通过第一蚀刻工艺去除所述第二掩埋层的被氧化的部分，并对所述第二掩埋层的剩余部分进行第二氧化工艺，然后通过第二蚀刻工艺去除所述第二掩埋层的被所述第二氧化工艺氧化的部分和所述第一掩埋层的一部分，以形成掩埋图案。所述方法还可以包括形成顺序地堆叠在所述掩埋图案和所述电荷俘获层上的隧道绝缘层和沟道层。
根据示例实施例的垂直存储器件可以包括电荷存储结构，所述电荷存储结构具有从沟道的外侧壁顺序堆叠的隧道绝缘图案、电荷俘获图案和阻挡图案，所述沟道穿透在基本上垂直于所述衬底的上表面的垂直方向上交替且重复堆叠的栅电极和绝缘图案。另外，所述垂直存储器件还可以包括形成在所述隧道绝缘图案与所述电荷俘获图案之间的掩埋图案结构，并且所述电荷存储结构的与所述绝缘图案接触的部分可以具有从所述沟道突出的形状。因此，可以减小相邻的栅电极之间的耦合的发生率，因此可以改善垂直存储器件的电特性。
附图说明
图1、图2A和图2B是示出根据示例实施例的垂直存储器件的俯视图和截面图。
图3至图22是示出根据示例实施例的制造垂直存储器件的方法的各阶段的截面图。
图23是示出根据示例实施例的垂直存储器件的截面图。
图24至图26是示出根据示例实施例的制造垂直存储器件的方法的各阶段的截面图。
图27是示出根据示例实施例的垂直存储器件的截面图。
图28至图33是示出根据示例实施例的制造垂直存储器件的方法的各阶段的截面图。
图34至图37是示出根据示例实施例的垂直存储器件的俯视图和截面图。
图38至图48是示出根据示例实施例的制造垂直存储器件的方法的各阶段的截面图。
具体实施方式
下文将参照附图更全面地描述根据示例实施例的垂直存储器件及其制造方法。
图1、图2A和图2B是示出根据示例实施例的垂直存储器件的平面图和截面图。图1是平面图，图2A是沿图1的线A-A'截取的截面图，图2B是图2A的区域X的放大截面图。
在下文中，将基本上垂直于衬底的上表面的垂直方向定义为第一方向，并将基本上平行于衬底的上表面的水平方向中的彼此相交的两个方向分别定义为第二方向和第三方向。被描述为平行或垂直的方向应理解为包含例如由于制造工艺、测量工具和/或并非始终100％保持水平的表面而可能发生的可接受的变化。与“平行”或“垂直”一起使用的术语“基本上”可以包括完全平行或完全垂直的取向或具有这些可接受的变化的取向。除非明确传递出具有替代含义，否则术语“基本上”应具有通过上下文理解的含义。在示例实施例中，第二方向和第三方向可以彼此正交。
参照图1、图2A和图2B，垂直存储器件可以包括：位于衬底100上的绝缘图案115，栅电极343、345和347，沟道245，电荷存储结构和掩埋图案结构210。而且，垂直存储器件还可以包括半导体图案150、第三掩埋图案250、焊盘270、第二阻挡图案310、第二间隔物350、公共源极线(CSL)360、第一至第四绝缘中间层130、280、370和390、接触插塞380和位线400。
衬底100可以包含硅、锗、硅锗或诸如GaP、GaAs、GaSb等的III-V族化合物。在一些实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
绝缘图案115可以在衬底100上沿第一方向彼此间隔开地分别以多个层级形成。如本文所使用的，术语“层级”可以指高度或距离，例如，在第一方向上距衬底100的相对距离或衬底100上方的相对高度。各个绝缘图案115可以依据形成的层级而在第一方向上具有不同的厚度。例如，在图2A中，绝缘图案115可以沿着第一方向形成在最下层级(从衬底100的上表面测量)，并且可以具有第四厚度T4，形成在第二层级的绝缘图案115可以具有第三厚度T3，形成在最上层级的绝缘图案115可以具有第二厚度T2，并且形成在其余的中间层级的每个绝缘图案115可以具有第一厚度T1。在示例实施例中，第四厚度T4可以小于第一厚度T1、第二厚度T2和第三厚度T3，第一厚度T1可以小于第二厚度T2和第三厚度T3，并且第二厚度T2和第三厚度T3可以彼此相同、相似或不同。如本文所使用的，除非上下文明确禁止，否则术语“厚度”旨在按其常规用法使用。例如，厚度意指组件或层的相对表面之间的距离。
栅电极343、345和347可以分别形成在绝缘图案115之间，因此可以分别以多个层级形成以彼此间隔开。即，绝缘图案115和栅电极343、345和347可以在衬底100上沿第一方向交替且重复地堆叠(顺序地堆叠)。栅电极343、345和347均可以沿第二方向延伸，并且可以沿第三方向形成多个栅电极343、345和347。也就是说，沿第二方向延伸的每个栅电极343、345和347可以通过形成在沿第二方向延伸的第二开口290(参见图1)中的第二间隔物350和CSL 360在第三方向上彼此间隔开。
每个栅电极343、345和347的上表面、下表面和侧壁可以被第二阻挡图案310覆盖。另外，第二阻挡图案310可以覆盖绝缘图案115的侧壁、第一绝缘中间层130的侧壁和第二绝缘中间层280的侧壁以及衬底100的上表面的一部分。第二阻挡图案310可以沿第一方向延伸同时整体为凹凸形。
沟道245可以在形成在衬底100上的半导体图案150上沿第一方向延伸，并且可以穿透交替堆叠的绝缘图案115以及第二栅电极345和第三栅电极347。
半导体图案150可以具有柱形，例如，圆柱形。
在一个实施例中，半导体图案150的上表面可以设置在(多个绝缘图案115中的)具有第三厚度T3的绝缘图案115的上表面与下表面之间。
沟道245可以穿透第一栅电极343上方的绝缘图案115以及第二栅电极345和第三栅电极347上方和下方的绝缘图案115。在示例实施例中，沟道245可以具有杯形，并且杯形的内部空间可以被柱形的第三掩埋图案250填充。或者，沟道245也可以为柱状，而在这种情况下，可以不形成第三掩埋图案250(未示出)。可以分别沿第二方向和第三方向形成多个沟道245，因此可以限定沟道阵列。
电荷存储结构可以具有其下表面的中心被穿透的杯形，并且该杯形可以围绕沟道245的外侧壁并沿第一方向延伸。电荷存储结构可以包括沿第三方向顺序地堆叠在沟道245与第二栅电极345和第三栅电极347中的每一者之间的隧道绝缘图案225、电荷俘获图案185和第一阻挡图案175。在一些示例实施例中，电荷存储结构还可以包括一个或更多个掩埋图案结构210，如下所述。
多个掩埋图案结构210可以沿第一方向形成在沟道245与每个绝缘图案115之间，并且可以被隧道绝缘图案225和电荷俘获图案185围绕以接触每个隧道绝缘图案225和电荷俘获图案185。每个掩埋图案结构210可以包括接触隧道绝缘图案225的内侧壁和接触电荷俘获图案185的外侧壁。掩埋图案结构210的内侧壁和外侧壁均可以具有朝向沟道245的凹形。
在示例实施例中，掩埋图案结构210可以包括从电荷俘获图案185的内侧壁沿第三方向顺序堆叠的第一掩埋图案196和第二掩埋图案206。第一掩埋图案196可以覆盖第二掩埋图案206的外侧壁、上表面和下表面，并且第一掩埋图案196的内侧壁可以被隧道绝缘图案225覆盖。
应当理解的是，在示例实施例中，术语“内部”和“外部”是具有通过上下文理解的含义的相对的术语。例如，至少相对于图2A和图2B，内侧壁意指最靠近第三掩埋图案250的侧壁，而外侧壁意指离第三掩埋图案250最远的侧壁。类似地，应当理解的是，在示例实施例中，术语“上”和“下”是具有通过上下文理解的含义的相对的术语。例如，至少相对于图2A和图2B，上表面意指距衬底100最远的表面，而下表面意指最靠近衬底100的表面。另外，相对术语“上表面”也可以指位于同一元件的“下表面”上方的表面。
在示例实施例中，第一掩埋图案196可以包括例如氧化硅的氧化物，而第二掩埋图案206可以包括例如氧化硅或氮氧化硅。因此，当第一掩埋图案196和第二掩埋图案206由相同的材料和/或复合材料形成时，它们可以彼此融合。例如，当第一掩埋图案196由氧化硅形成并且第二掩埋图案206也由氧化硅形成时，图案196、206融合，而当第一掩埋图案196由氧化硅形成而第二掩埋图案206由氮氧化硅形成时，图案196、206不融合。
在示例实施例中，掩埋图案结构210可以形成在与具有第一厚度T1的绝缘图案115相邻的隧道绝缘图案225和电荷俘获图案185之间的空间中，而可以不形成在与具有第二厚度T2、第三厚度T3和第四厚度T4的绝缘图案115相邻的隧道绝缘图案225和电荷俘获图案185之间的空间中。在其他示例实施例中，掩埋图案结构210可以形成在与具有第三厚度T3的绝缘图案115相邻的隧道绝缘图案225和电荷俘获图案185之间的空间中。
在示例实施例中，电荷存储结构可以沿第一方向延伸并接触沟道245的外侧壁(相邻侧壁)，并且对于电荷存储结构的形成在沟道245与第二栅电极345和第三栅电极347中的一者之间的每个部分，该部分(称为“栅电极相邻部分”)可以具有垂直于衬底100的上表面的内侧壁和外侧壁。而且，对于电荷存储结构的形成在绝缘图案115与沟道245之间的每个部分(称为“绝缘图案相邻部分”)，该部分可以各自具有垂直于衬底100的上表面的外侧壁。
在示例实施例中，电荷俘获图案185的第一部分的最大厚度小于或等于电荷俘获图案185的第二部分的最大厚度，该第一部分具有相对于衬底100的上表面的垂直的侧壁并且在水平方向上位于沟道245与栅电极345之间，该第二部分相对于衬底100的上表面具有垂直的侧壁并且在水平方向上位于沟道245与绝缘图案115之间。
在示例实施例中，电荷存储结构可以包括多个具有垂直的侧壁的部分(例如，参见图2A的区域X)。应当理解，术语“垂直”是具有通过上下文理解的含义的相对的术语。在该示例中，术语“垂直的侧壁”意指相对于衬底100的上表面垂直的侧壁。也就是说，衬底100可以在第三方向上水平延伸，而另一个具有“垂直的侧壁”的元件可以沿垂直于衬底100的上表面的第一方向延伸。另外，在示例实施例中，电荷俘获图案185的厚度在整个图案中可以是恒定的，即，从紧邻且对应的表面起的内部厚度。第一绝缘中间层130可以形成在包括掩埋图案结构210、电荷存储结构、沟道245和最上面的绝缘图案115的第一结构上。焊盘270可以穿透第一绝缘中间层130以接触第一结构的上表面。第二绝缘中间层280可以形成在第一绝缘中间层130和焊盘270上。
第二间隔物350可以形成在第二开口290的侧壁上，第二开口290穿透绝缘图案115以及栅电极343、345和347以暴露衬底100的上表面。第二间隔物350可以沿第二方向延伸，并且CSL 360可以填充第二开口290的其余部分。
第三绝缘中间层370可以形成在第二绝缘中间层280、CSL 360、第二间隔物350和第二阻挡图案310上。接触插塞380可以穿透第二绝缘中间层280和第三绝缘中间层370以接触焊盘270的上表面。位线400可以穿透第四绝缘中间层390以接触接触插塞380的上表面。在示例实施例中，位线400可以沿第三方向延伸，并且可以沿着第二方向形成多条位线400。
如上所述，掩埋图案结构210可以形成在电荷存储结构的位于绝缘图案115与沟道245之间的每个部分上，并且电荷俘获图案185的位于绝缘图案115与沟道245之间的与第一掩埋图案结构210相邻的每个部分可以具有弯曲的形状，从而可以减少电荷俘获图案185的横向电荷损失。例如，电荷俘获图案185的位于绝缘图案115与沟道245之间的部分可以具有比电荷俘获图案185的其他垂直倾斜的部分(或更不突出的部分)更弯曲的形状(更大程度地弯曲)。
另外，由于第二栅电极345和第三栅电极347以及绝缘图案115(交替且重复地堆叠在衬底100上)可以形成为具有凹凸形状，所以电荷存储结构的与第二栅电极345和第三栅电极347接触的外侧壁以及绝缘图案115也可以形成为整体具有凹凸形状。因此，由于电荷存储结构可以至少部分地布置在第二栅电极345与第三栅电极347之间，所以第二电极345与第三电极347之间的干扰可以被最小化，用作字线的第二电极345之间的耦合的发生率可以减小，因此可以改善垂直存储器件的电特性。
图3至图22是示出根据示例实施例的制造垂直存储器件的方法的各阶段的截面图。具体地，图3至图7、图9、图15和图17至图22是沿图1的线A-A'截取的截面图，图8、图10至图14和图16是每个对应截面图中的区域X的放大截面图。
参照图3，可以在衬底100上交替且重复地堆叠绝缘层110和牺牲层120。因此，多个绝缘层110和多个牺牲层120可以沿第一方向交替地堆叠。图3示出了八层绝缘层110和七层牺牲层120交替形成在衬底100上，但是，本发明构思不限于此，并且可以形成更多数目或更少数目的绝缘层110和牺牲层120中的每一者。
绝缘层110和牺牲层120可以通过例如化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺等的工艺形成。特别地，也可以通过热氧化工艺在衬底100的上表面上形成直接形成在衬底100的上表面上的最下面的绝缘层110。
绝缘层110可以包括氧化硅，例如，PE-TEOS、HDP氧化物、PEOX等。牺牲层120可以包括相对于绝缘层110具有蚀刻选择性的材料，例如氮化硅。
参照图4，在最上面的绝缘层110上形成第一绝缘中间层130之后，可以执行使用蚀刻掩模(未示出)的蚀刻工艺，以对蚀刻掩模下方的第一绝缘中间层130、绝缘层110和牺牲层120进行蚀刻，从而可以形成沟道孔140以穿透第一绝缘中间层130、绝缘层110和牺牲层120并暴露衬底100的上表面。
参照图5，可以形成半导体图案150以部分地填充沟道孔140。
例如，可以执行将通过沟道孔140暴露的衬底100的上表面用作晶种的选择性外延生长(SEG)工艺，以形成部分地填充沟道孔140的半导体图案150。因此，半导体图案150可以根据衬底100的材料包括单晶硅或单晶锗，并且可以掺杂有杂质。
或者，在形成非晶硅层以填充沟道孔140之后，可以对非晶硅层执行激光外延生长(LEG)工艺或固相外延(SPE)工艺以形成半导体图案150。
在示例实施例中，半导体图案150的上表面可以设置在绝缘层110当中的形成在沿第一方向距衬底100的上表面为第二层级处的绝缘层110的上表面与下表面之间。
半导体图案150可以用作与随后形成的沟道245(参见图17)相似的沟道，因此可以被称为下沟道。
参照图6，被沟道孔140暴露的每个绝缘层110的侧壁可以被部分地去除以形成第一凹部160、第二凹部165和第三凹部167。
在示例实施例中，第一凹部160、第二凹部165和第三凹部167可以通过干蚀刻工艺或湿蚀刻工艺形成。
第一凹部160、第二凹部165和第三凹部167均可以通过不完全(部分地)去除每个绝缘层110而形成，并且凹部160、165和167可以在第三方向上具有例如恒定的深度。由于每个绝缘层110可以在第三方向上具有恒定的深度，所以绝缘层110和牺牲层120交替且重复地堆叠，并且第一绝缘中间层130整体上可以具有沿第一方向的凹凸形状。
在示例实施例中，具有第一宽度W1的第一凹部160和具有第二宽度W2的第二凹部165可以分别形成在具有第一厚度T1的绝缘层110和具有第二厚度T2的绝缘层110上，第一厚度T1和第二厚度T2可以分别与第一宽度W1和第二宽度W2基本上相同。具有第三宽度W3的第三凹部167可以形成在具有可以比第三宽度W3大的第三厚度T3的绝缘层110上，并且可以不在具有第四厚度T4的绝缘层110上形成凹部。即，可以不在最下面的绝缘层110上形成凹部，最下面的绝缘层110的侧壁可以被可以形成在沟道孔140的下部的半导体图案150覆盖，并且具有可以小于第三厚度T3的第三宽度W3的第三凹部167可以形成在这样的绝缘层110上：该绝缘层110形成在距衬底100的上表面的第二层级处，并且该绝缘层110的侧壁可以部分地被半导体图案150覆盖。
参照图7和图8，可以在沟道孔140的侧壁、第一至第三凹部160、165和167的内壁、半导体图案150的上表面以及第一绝缘中间层130的上表面上顺序地形成第一阻挡层170、电荷俘获层180和第一掩埋层190。
第一阻挡层170、电荷俘获层180和第一掩埋层190可以沿着交替且重复堆叠的绝缘层110和牺牲层120的表面以及第一绝缘中间层130的表面顺序地形成。由于交替且重复堆叠的绝缘层110和牺牲层120以及第一绝缘中间层130整体上可以具有沿第一方向的凹凸形状，因此第一阻挡层170、电荷俘获层180和第一掩埋层190整体上也可以具有与之对应的沿第一方向的凹凸形状。
根据第一阻挡层170的材料的性质和/或工艺的特性，可以形成进一步填充第一至第三凹部160、165和167中的每一者的内边缘部分的第一阻挡层170。然而，电荷俘获层180和第一掩埋层190均可以共形地形成为具有恒定的厚度。
在示例实施例中，第一阻挡层170的一部分、电荷俘获层180的一部分和第一掩埋层190的一部分(每一者相对于衬底100的上表面具有变化的斜率)可以具有不均匀的厚度，然而，其至少一部分(每一者相对于衬底100的上表面具有垂直倾斜)可以具有一致的厚度。
与绝缘层110上的第一至第三凹部160、165和167相对应的第四至第六凹部193、195和197可以形成在第一掩埋层190上。第四至第六凹部193、195和197的宽度可以分别小于第一至第三凹部160、165和167的宽度。
第一阻挡层170和第一掩埋层190可以均包括氧化物，例如氧化硅，并且电荷俘获层180可以包括氮化物，例如氮化硅。在一个实施例中，第一阻挡层170和第一掩埋层190均可以包括与绝缘层110相同的材料，因此可以与绝缘层110融合。
参照图9和图10，可以在第一掩埋层190上共形地形成第二掩埋层200。第二掩埋层200可以包括沿第三方向与每个牺牲层120相邻的第一部分以及沿第三方向与每个绝缘层110相邻的第二部分。
与第一掩埋层190上的第四凹部193和第五凹部195(参见图7)相对应的第七凹部203和第八凹部205可以形成在第二掩埋层200的第二部分中。第七凹部203和第八凹部205(参见图9)的宽度可以分别小于第四凹部193和第五凹部195的宽度。图9示出了在第二掩埋层200上未形成与第一掩埋层190上的第六凹部197相对应的凹部，但是，本发明构思不限于此，也可以在第二掩埋层200上形成与第六凹部197相对应的第九凹部。
在示例实施例中，第二掩埋层200的相对于衬底100的上表面具有垂直的侧壁的部分可以具有恒定的厚度。
第二掩埋层200可以包括氮化物，例如氮化硅。
参照图11，可以对第二掩埋层200执行第一氧化工艺，并且第二掩埋层200的与每个牺牲层120相邻的第一部分和与每个绝缘层110相邻的第二部分可以分别被氧化。因此，可以在第二掩埋层200上形成第一氧化物层202，并且可以减小第二掩埋层200的厚度。
由于可以在第二掩埋层200的第二部分上形成第七凹部203或第八凹部205，因此第二掩埋层200的第二部分的表面可以比第一部分的表面暴露得少，并且受第一氧化工艺的影响会更小。因此，通过氧化第二掩埋层200的第二部分的表面而形成的第一氧化物层202的第四部分的厚度可以比通过氧化第二掩埋层200的第一部分的表面而形成的第一氧化物层202的第三部分的厚度小。例如，如图11所示，第一氧化物层202的在两条对角虚线之间的区域的中间区域的部分(第四部分)的厚度小于第一氧化物层202的在两条对角虚线之间的区域的中间区域之外的部分(第三部分)的厚度。
在示例实施例中，第一氧化物层202的第四部分的厚度可以随着其被沟道孔140暴露的表面靠近每个绝缘层110而减小。
第一氧化物层202可以包括例如氧化硅或氮氧化硅。
参照图12，可以执行第一蚀刻工艺以仅选择性地去除第一氧化物层202，因此第二掩埋层200的表面可以被沟道孔140暴露。由于第一氧化物层202的第三部分和第四部分可以具有彼此不同的厚度，因此第二掩埋层200的第一部分和第二部分也可以具有彼此不同的厚度。
在示例实施例中，第二掩埋层200的第一部分可以具有恒定的厚度，而第二掩埋层200的第二部分可以具有朝向绝缘层110增大的厚度。
第一蚀刻工艺可以包括湿蚀刻工艺或干蚀刻工艺。
参照图13，可以执行第二氧化工艺以氧化第二掩埋层200的所有第一部分和第二部分，因此可以在第一掩埋层190上形成第二氧化物层204。
第二氧化物层204可以包括例如氧化硅或氮氧化硅，并且在第二氧化物层204和第一掩埋层190可以包括彼此相同或基本相同的材料的情况下，第二氧化物层204可以与第一掩埋层190融合。
参照图14，可以执行第二蚀刻工艺，直到可以暴露电荷俘获层180的与每个牺牲层120水平相邻的表面，并且可以从电荷俘获层180去除预定厚度的第二氧化物层204和第一掩埋层190。例如，如图14所示，通过第二蚀刻工艺完全去除第二氧化物层204和第一掩埋层190的与牺牲层120水平相邻的部分。因此，可以形成第一掩埋图案196和第二掩埋图案206，并且它们可以一起形成掩埋图案结构210。另外，可以选择性地蚀刻电荷俘获层180的与每个牺牲层120水平相邻的部分，从而使电荷俘获层180的相应部分具有交替的厚度。例如，电荷俘获层180的与牺牲层120水平相邻的部分的厚度可以小于电荷俘获层180的与绝缘层110水平相邻的部分的厚度。
第二掩埋层200和第一掩埋层190的与每个牺牲层120相邻的部分可以分别具有恒定的厚度，然而，第二掩埋层200和第一掩埋层190的与每个绝缘层120相邻的部分可以分别具有朝向绝缘层110增加的厚度(参见图12至图13)。因此，可以完全去除第二掩埋层200和第一掩埋层190的与每个牺牲层120相邻的具有相对薄的厚度的部分，而第二掩埋层200和第一掩埋层190的与绝缘层110相邻的具有相对厚的厚度的部分可以保留以形成掩埋图案结构210。
在示例实施例中，掩埋图案结构210的由沟道孔140暴露的表面可以具有相对于衬底100的上表面的变化的斜率，并且掩埋图案结构210的厚度可以随着其暴露表面靠近每个绝缘层110而减小。例如，掩埋图案结构210的侧壁可以远离沟道孔140弯曲，因此可以具有不均匀的厚度，其最小厚度对应于相邻牺牲层120之间的中间距离。
第二蚀刻工艺可以包括湿蚀刻工艺或干蚀刻工艺。
参照图15和图16，可以在电荷俘获层180和掩埋图案结构210上顺序地形成隧道绝缘层220和第一间隔物层230。
隧道绝缘层220可以包括例如氧化硅，第一间隔物层230可以包括例如氮化硅。
参照图17，可以各向异性地蚀刻第一间隔物层230，以形成可以仅形成在沟道孔140的侧壁上并暴露其下方的隧道绝缘层220的第一间隔物235，并且可以使用第一间隔物235作为蚀刻掩模来蚀刻隧道绝缘层220、电荷俘获层180和第一阻挡层170。
因此，可以去除隧道绝缘层220、电荷俘获层180和第一阻挡层170的位于半导体图案150的上表面上的部分以及隧道绝缘层220、电荷俘获层180和第一阻挡层170的位于第一绝缘中间层130的上表面上的部分，并且还可以部分地去除半导体图案150的上部。
通过蚀刻工艺，隧道绝缘层220可以转变成隧道绝缘图案225，电荷俘获层180可以转变成电荷俘获图案185，并且第一阻挡层170可以转变成第一阻挡图案175。因此，隧道绝缘图案225、电荷俘获图案185和第一阻挡图案175均可以具有其下表面的中心被穿透的杯状。电荷俘获图案185与隧道绝缘图案225之间的掩埋图案结构210可以具有环形。
隧道绝缘图案225、电荷俘获图案185和第一阻挡图案175可以一起形成电荷存储结构。
参照图18，在去除第一间隔物235以暴露隧道绝缘图案225之后，可以在暴露的隧道绝缘图案225、半导体图案150和第一绝缘中间层130上形成沟道层，并且可以在沟道层上形成充分填充沟道孔140的其余部分的第三掩埋层。
沟道层可以包括例如掺杂或未掺杂的多晶硅或非晶硅。当沟道层包括非晶硅时，可以进一步执行激光外延生长(LEG)工艺或固相外延(SPE)工艺以使非晶硅转变成晶体硅。第三掩埋层可以包括氧化物，例如氧化硅。
通过平坦化第三掩埋层和沟道层直到可以暴露第一绝缘中间层130的上表面，可以形成第三掩埋图案250以填充沟道孔140的其余部分，并且沟道层可以转变成沟道245。
因此，电荷存储结构、沟道245和第三掩埋图案250可以在沟道孔140中顺序地堆叠在半导体图案150上。电荷存储结构可以具有其下表面的中心被穿透的杯形，并且第三掩埋图案250可以具有柱形。
可以沿着第二方向和第三方向中的每个方向形成多个沟道245以形成沟道阵列。
可以去除包括第三掩埋图案250、沟道245和电荷存储结构的第一结构的上部，以形成沟槽，并且可以形成焊盘270以填充沟槽。
具体地，在通过回蚀工艺去除第一结构的上部以形成沟槽之后，可以在第一结构和第一绝缘中间层130上形成焊盘层以填充沟槽，并且可以平坦化焊盘层的上部直到可以暴露第一绝缘中间层130的上表面以形成焊盘270。在示例实施例中，焊盘层可以包括掺杂的多晶硅或非晶硅，并且当焊盘层包括非晶硅时，可以进一步执行使焊盘层结晶的工艺。
参照图19和图20，在第一绝缘中间层130和焊盘270上形成第二绝缘中间层280之后，可以通过使用蚀刻掩模的蚀刻工艺形成穿透第一绝缘中间层130、第二绝缘中间层280、绝缘层110和牺牲层120的第二开口290，以暴露衬底100的上表面。
在示例实施例中，第二开口290可以形成为沿第二方向延伸，并且可以沿第二方向形成多个第二开口290。
当形成第二开口290时，绝缘层110可以转变成绝缘图案115，并且牺牲层120可以转变成牺牲图案(未示出)。
可以去除由第二开口290暴露的牺牲图案，以在每个层级处的绝缘图案115之间形成间隙300，并且可以通过间隙300暴露第一阻挡图案175的外侧壁的一部分和半导体图案150的侧壁的一部分。在示例实施例中，可以通过使用包含磷酸或硫酸的蚀刻剂的湿蚀刻工艺去除通过第二开口290暴露的牺牲图案。
参照图20，可以在第一阻挡图案175的暴露的外侧壁、半导体图案150的暴露的侧壁、间隙300的内壁、绝缘图案115的表面、衬底100的暴露的上表面以及第二绝缘中间层280的上表面上形成第二阻挡图案310，可以在第二阻挡图案310上形成栅极阻挡层320，并且可以在栅极阻挡层320上形成栅极导电层330以充分填充间隙300的其余部分。
第二阻挡图案310可以包括金属氧化物，例如氧化铝、氧化铪、氧化锆等。栅极导电层330可以包括具有低电阻的金属，例如钨、钛、钽、铂等。栅极阻挡层320可以包括金属氮化物，例如氮化钛、氮化钽等。或者，栅极阻挡层320还可以包括包含金属的第一层和包含金属氮化物的第二层。
参照图21，可以部分地去除栅极导电层330和栅极阻挡层320以在间隙300中分别形成栅极导电图案和栅极阻挡图案，并且栅极导电图案和栅极阻挡图案可以一起形成栅电极。在示例实施例中，可以通过湿蚀刻工艺部分地去除栅极导电层330和栅极阻挡层320。
在示例实施例中，栅电极可以沿第二方向延伸，并且可以沿第三方向形成多个栅电极。例如，均沿第二方向延伸的多个栅电极可以通过第二开口290在第三方向上彼此间隔开。
栅电极可以包括沿第一方向顺序形成的第一至第三栅电极343、345和347。第一栅电极343可以用作接地选择线(GSL)，第二栅电极345可以用作字线，第三栅电极347可以用作串选择线(SSL)。第一至第三栅电极343、345和347均可以以一个或更多个层级形成。另外，还可以在第一栅电极343与第二栅电极345之间和/或在第二栅电极345与第三栅电极347之间形成一条或更多条虚设字线。
在示例实施例中，第一栅电极343可以形成在栅极结构的最下层级(直接在最下面的绝缘图案115上方)，第三栅电极347可以形成在栅极结构的最上层级(直接在最上面的绝缘图案115下方)以及直接在该最上层级下方的一个层级，第二栅电极345可以形成在第一栅电极343与第三栅电极347之间的多个层级。因此，第一栅电极343可以形成为与半导体图案150水平相邻，第二栅电极345和第三栅电极347均可以形成为与沟道245水平相邻。例如，第一栅电极343可以与半导体图案150形成在同一高度或同一层级，并且也可以彼此相邻或邻近。
第一栅电极343可以包括第一栅极导电图案333和覆盖第一栅极导电图案333的上表面和下表面以及部分侧壁的第一栅极阻挡图案323，第二栅电极345可以包括第二栅极导电图案335和覆盖第二栅极导电图案335的上表面和下表面以及部分侧壁的第二栅极阻挡图案325，并且第三栅电极347可以包括第三栅极导电图案337和覆盖第三栅极导电图案337的上表面和下表面以及部分侧壁的第三栅极阻挡图案327。
参照图22，在将杂质注入到暴露的衬底100的上部中以形成杂质区域105之后，可以在杂质区域105的上表面、第二开口290的侧壁以及第二绝缘中间层280的上表面上形成第二间隔物层。可以各向异性地蚀刻第二间隔物层280，以在第二开口290的侧壁上形成第二间隔物350，因此可以部分地暴露衬底100的上部上的杂质区域105。
杂质可以包括n型杂质，例如磷和砷，第二间隔物层可以包括氧化物，例如氧化硅。
可以在暴露的杂质区域105上形成公共源极线(CSL)360以填充第二开口290的其余部分。
在示例实施例中，在暴露的杂质区域105、第二间隔物350和第二绝缘中间层280上形成导电层以填充第二开口290之后，可以将导电层的上部平坦化直到可以暴露第二绝缘中间层280的上表面以形成CSL 360。可以将第二阻挡图案310的位于第二绝缘中间层280的上表面上的部分与导电层一起去除。导电层可以包括例如金属、金属氮化物和/或金属硅化物。
再次参照图1、图2A和图2B，在第二绝缘中间层280、CSL 360、第二间隔物350和第二阻挡图案310上形成第三绝缘中间层370之后，可以形成接触插塞380以穿透第三绝缘中间层370和第二绝缘中间层280并与焊盘270的上表面接触。
在第三绝缘中间层370和接触插塞380上形成第四绝缘中间层390之后，可以形成穿透第四绝缘中间层390并与接触插塞380的上表面接触的位线400，以完成垂直存储器件的制造。
第三绝缘中间层370和第四绝缘中间层390可以包括氧化物，例如氧化硅，并且接触插塞380和位线400可以包括例如金属(例如，铜、铝、钨、钛、钽等)、和/或金属氮化物(例如，氮化钛、氮化钽、氮化钨等)。
在示例实施例中，位线400可以沿第三方向延伸，并且可以沿第二方向形成多条位线400。
图23是示出根据示例实施例的垂直存储器件的截面图。除了掩埋图案结构210、隧道绝缘图案225和沟道245的形状之外，垂直存储器件类似于图1、图2A和图2B中描述的垂直存储器件。因此，相同的附图标记指代相同的元件，并且此处省略其详细描述。
参照图23，垂直存储器件可以包括位于衬底100上的绝缘图案115、栅电极343、345和347、沟道245、电荷存储结构和掩埋图案结构210。
然而，掩埋图案结构210的外侧壁可以朝向沟道245具有凹形，而掩埋图案结构210的内侧壁可以具有相对于衬底100的上表面的垂直的侧壁。
图24至图26是示出根据示例实施例的制造垂直存储器件的方法的各阶段的截面图。图24是沿图1的线A-A'截取的截面图，图25至图26是图24中的区域X的放大截面图。该方法包括与图3至图22以及图1、图2A和图2B中描述的工艺基本相同或相似的工艺，因此此处省略重复说明。
参照图24和图25，可以执行与图3至图10中描述的工艺类似的工艺。
然而，可以不在第二掩埋层200的与每个绝缘层110相邻的第二部分上形成分别与第一掩埋层190上的第四凹部193和第五凹部195相对应的第七凹部203和第八凹部205。
因此，第二掩埋层200的被沟道孔140暴露的表面可以为相对于衬底100的上表面的垂直的侧壁，并且第二掩埋层200的与每个绝缘层110相邻的部分的厚度可以大于第二掩埋层200的其他部分的厚度。
在示例实施例中，第二掩埋层200可以包括氮化物，例如具有优异的间隙填充特性的氮化硅，因此可以完全填充第一掩埋层190上的第四凹部193和第五凹部195。在一些情况下，为了使第二掩埋层200的被沟道孔140暴露的表面为相对于衬底100的上表面的垂直的侧壁，可以进一步执行附加的蚀刻工艺。
参照图26，可以执行与图11至图14中描述的工艺类似的工艺。
因此，可以在电荷俘获层180的与每个绝缘层110相邻的部分上形成包括第一掩埋图案196和第二掩埋图案206的掩埋图案结构210，掩埋图案结构210的内侧壁可以相对于衬底100的上表面垂直。
再次参照图23，可以执行与图15至图22以及图1、图2A和图2B中描述的工艺类似的工艺，以完成垂直存储器件的制造。
图27是示出根据示例实施例的垂直存储器件的截面图。除了掩埋图案结构210、隧道绝缘图案225和沟道245的形状之外，垂直存储器件类似于图1、图2A和图2B中描述的垂直存储器件。因此，相同的附图标记指代相同的元件，并且此处省略其详细描述。
参照图27，垂直存储器件可以包括位于衬底100上的绝缘图案115、栅电极343、345和347、沟道245、电荷存储结构和掩埋图案结构210。
然而，与图2A和图2B中描述的垂直存储器件不同，掩埋图案结构210的外侧壁可以具有朝向沟道245的凹形，并且掩埋图案结构210的内侧壁可以具有朝向沟道245的凸形。
图28至图33是示出根据示例实施例的制造垂直存储器件的方法的各阶段的截面图。图28是沿图1的线A-A'截取的截面图，图29至图33是图28中的区域X的放大截面图。该方法包括与图3至图22以及图1、图2A和图2B中描述的工艺相似的工艺，因此此处省略其重复说明。
参照图28和图29，可以执行与图3至图10中描述的工艺类似的工艺。
然而，可以不在第二掩埋层200的与每个绝缘层110相邻的第二部分上形成分别与第一掩埋层190上的第四凹部193和第五凹部195相对应的第七凹部203和第八凹部205。
在示例实施例中，第一掩埋层190和第二掩埋层200可以包括彼此不同的材料，即，它们可以分别包括氧化物(例如，氧化硅)和氮化物(例如，氮化硅)。此外，第一掩埋层190和第二掩埋层200可以形成为具有彼此不同的密度，或者具有比参考材料的比重更大或更小的比重。因此，可以通过第二蚀刻工艺将第一掩埋层190和第二掩埋层200蚀刻成不同的厚度，将在后面参照图41对此进行描述。
参照图30，可以执行与图11中描述的工艺类似的工艺。
然而，可以通过第一氧化工艺形成第一氧化物层202，但是第二掩埋层200可以不保留在第一掩埋层190的与每个牺牲层120相邻的部分上。
参照图31，可以执行与图12中描述的工艺类似的工艺。
因此，可以通过第一蚀刻工艺选择性地去除第一氧化物层202，并且可以仅在第一掩埋层190的与每个绝缘层110相邻的部分上形成第二掩埋层200。
参照图32，可以执行与图13中描述的工艺类似的工艺。
因此，可以通过第二氧化工艺将第二掩埋层200完全氧化以形成第二氧化物层204。
参照图33，可以执行与图14中描述的工艺类似的工艺。
因此，可以通过第二蚀刻工艺去除第一掩埋层190和第二氧化物层204。然而，由于第一掩埋层190和第二氧化物层204具有彼此不同的密度，或者与参考材料相比具有不同的比重，因此可以执行第二蚀刻工艺来去除不同厚度的第一掩埋层190和第二氧化物层204。
在示例实施例中，第一掩埋图案196的通过沟道孔140暴露的表面可以相对于衬底100的上表面(至少在第一方向上的两端)垂直，第二掩埋图案206的通过沟道孔140暴露的表面可以具有相对于衬底100的上表面的变化的斜率，并且在这种情况下，第二掩埋图案206可以具有从第一掩埋图案196沿第三方向突出的形状。
在示例实施例中，包括第一掩埋图案196和第二掩埋图案206的掩埋图案结构210在第一方向上的中央部分可以具有最大厚度，并且其在第一方向上的两个端部均可以具有最小厚度。
再次参照图27，可以执行与图15至图22以及图1、图2A和图2B中描述的工艺类似的工艺，以完成垂直存储器件的制造。
图34至图37是示出根据示例实施例的垂直存储器件的平面图和截面图。图。图34是平面图，图35是沿图34的线B-B'截取的截面图，图36是图35中的区域Y的放大截面图，图37是图35中的区域Z的放大截面图。
垂直存储器件包括与图1、图2A和图2B中描述的垂直存储器件的电荷存储结构、掩埋图案结构和沟道类似的电荷存储结构、掩埋图案结构和沟道，因此在此省略其重复说明。
参照图34和图35，垂直存储器件可以包括：沟道连接图案735；位于沟道连接图案735上的栅电极760、770和780；顺序堆叠成沿第一方向彼此间隔开且均沿第二方向延伸的栅电极760、770和780；在衬底500上沿第一方向延伸的沟道660，沟道660穿透栅电极760、770和780以及沟道连接图案735；以及在衬底500上沿第二方向延伸的CSL 800，CSL 800将栅电极760、770和780以及沟道连接图案735在第三方向上分隔开。
另外，垂直存储器件还可以包括：位于衬底500的上部的杂质区域505，形成在衬底500上以与沟道连接图案735的侧壁接触的支撑图案540，位于沟道连接图案735和支撑图案540与栅电极760、770和780中的最下面的栅电极760之间的支撑层550，位于栅电极760、770和780之间的绝缘图案565，覆盖沟道660的外侧壁和下表面的电荷存储结构，填充由沟道660限定的空间的第三掩埋图案670，位于沟道660、第三掩埋图案670和电荷存储结构上的焊盘680，覆盖CSL 800的侧壁的第二间隔物790，覆盖栅电极760、770和780的上表面和下表面以及部分侧壁的第二阻挡图案750，顺序地堆叠在栅电极760、770和780上的第一至第四绝缘中间层580、690、810和830，穿透第二绝缘中间层690和第三绝缘中间层810以与焊盘680的上表面接触的接触插塞820，以及穿透第四绝缘中间层830以与接触焊盘680的上表面接触的位线840。
参照图36和图37，电荷存储结构可以包括第一阻挡图案600、电荷俘获图案610和隧道绝缘图案650，并且可以在电荷存储结构的电荷俘获图案610与隧道绝缘图案650之间形成多个掩埋图案结构640。掩埋图案结构640可以包括第一掩埋图案620和第二掩埋图案630。
可以沿第一方向在沟道660与每个绝缘图案565之间形成多个掩埋图案结构640。掩埋图案结构640可以被隧道绝缘图案650和电荷俘获图案610围绕，以与每个隧道绝缘图案650和电荷俘获图案610接触。每个掩埋图案结构640可以包括与隧道绝缘图案650接触的内侧壁和与电荷俘获图案610接触的外侧壁。在示例实施例中，掩埋图案结构640的内侧壁和外侧壁均可以具有朝向沟道660的凹形。
由于该示例垂直存储器件包括支撑层550和沟道连接图案735，而不是图1、图2A和图2B中描述的垂直存储器件的半导体图案150，因此电荷存储结构和掩埋图案结构640可以进一步形成在最下面的栅电极760与支撑层550之间的绝缘图案565的侧壁上。
在示例实施例中，第一阻挡图案600、电荷俘获图案610和隧道绝缘图案650顺序地堆叠以围绕沟道660，即，电荷存储结构可以具有环形，并且形成在电荷存储结构的电荷俘获图案610和隧道绝缘图案650之间的每个掩埋图案结构640也可以具有环形。
图38至图48是示出根据示例实施例的制造垂直存储器件的方法的各阶段的截面图。具体地，图38至图40和图43至图48是沿图34的线B-B'截取的截面图，图41是图40中的区域Y的放大截面图，图42是图40中的区域Z的放大截面图。
参照图38，第一至第三牺牲层510、520和530可以顺序地堆叠在衬底500上。可以部分地去除第一至第三牺牲层510、520和530以形成支撑图案540和支撑层550，支撑层550可以形成在第三牺牲层530和支撑图案540上。
第一牺牲层510和第三牺牲层530可以包括氧化物，例如氧化硅，并且第二牺牲层520可以包括氮化物，例如氮化硅。
可以通过部分地去除第一至第三牺牲层510、520和530以形成第一开口并填充第一开口来形成支撑图案540。因此，支撑图案540可以形成在与包括第一至第三牺牲层510、520和530的结构相同的高度，并且支撑图案540的侧壁可以与第一至第三牺牲层510、520和530的侧壁接触。
在示例实施例中，支撑图案540和支撑层550可以包括相对于第一至第三牺牲层510、520和530中的每一个牺牲层具有蚀刻选择性的材料，例如，掺杂的或未掺杂的多晶硅。在一个实施例中，可以通过先沉积非晶硅，然后通过在后续对其他层的沉积工艺中产生的热执行附加的热处理工艺或结晶化以形成多晶硅，来形成支撑图案540和支撑层550。
支撑图案540可以形成为与形成第二开口700(将参照图43描述)的区域交叠。第二开口700可以沿第二方向延伸，并且可以沿第三方向形成多个第二开口700。此外，与其对应，一个或更多个支撑图案540可以沿第二方向延伸，并且可以在第三方向上形成多个支撑图案540。绝缘层560和第四牺牲层570可以交替且重复地堆叠在支撑层550上，以在第一方向上形成模具。
参照图39，在最上面的绝缘层560上形成第一绝缘中间层580之后，可以通过干蚀刻工艺形成一组沟道孔590以穿透第一至第三牺牲层510、520和530。例如，如图39所示，第一沟道孔590和第二沟道孔590均穿透第一至第三牺牲层510、520和530。为了便于理解，示例实施例可以将一组沟道孔590视为包括第一沟道孔590和第二沟道孔590两者。
参照图40至图42，可以执行与图5至图19中描述的工艺类似的工艺。
因此，包括第一阻挡图案600、电荷俘获图案610和隧道绝缘图案650的电荷存储结构、位于电荷俘获图案610与隧道绝缘图案650之间的多个绝缘图案结构640以及沟道660可以形成为部分地填充沟道孔590。第三掩埋图案670可以形成为填充沟道孔590的其余部分。每个绝缘图案结构640可以包括第一掩埋图案620和第二掩埋图案630。
可以去除包括第三掩埋图案670的一部分、沟道660的一部分和电荷存储结构的一部分的第一结构的上部以形成沟槽(未示出)，并且可以形成焊盘680以覆盖沟槽(即，被去除以形成沟槽的第三掩埋图案670、沟道660和电荷存储结构的被去除的部分)。
然而，在一些示例实施例中，可以不形成在图5至图19中描述的半导体图案150，因此顺序形成的电荷存储结构可以覆盖衬底500的上表面的一部分。
在示例实施例中，电荷存储结构和沟道660可以具有杯形，在杯形的内部空间中的第三掩埋图案670可以具有柱形，并且位于电荷存储结构的电荷俘获图案610与隧道绝缘图案650之间的每个绝缘图案结构640可以具有环形。
参照图43，在第一绝缘中间层580和焊盘680上形成第二绝缘中间层690之后，可以通过干蚀刻工艺形成一组第二开口700以穿透第一绝缘中间层580和第二绝缘中间层690以及模具。例如，如图44所示，第一开口700(页面的左侧)和第二开口700(页面的右侧)穿透第一绝缘中间层580和第二绝缘中间层690。为了便于理解，示例实施例可以将第二开口700视为包括第一开口700和第二开口700两者。在示例实施例中，可以执行干蚀刻工艺直到第二组开口700可以暴露支撑层550的上表面，并且可以进一步执行干蚀刻工艺直到第二开口700可以穿透支撑层550的上部。当形成第二组开口700时，模具的绝缘层560和第四牺牲层570可以被第二开口700的侧壁暴露。
在示例实施例中，第二开口700可以沿第二方向延伸，并且可以沿第三方向形成多个第二开口700。当形成第二开口700时，绝缘层560可以转变为沿第二方向延伸的绝缘图案565，并且第四牺牲层570可以转变为沿第二方向延伸的第四牺牲图案575。
参照图44，在第二开口700的侧壁上形成第一间隔物710之后，可以去除支撑层550的通过在其下方的第二组开口700中的每个开口700的下表面暴露的部分，以使第二组开口向下延伸穿过支撑层550。另外，可以去除第一至第三牺牲层510、520和530在开口700(位于页面的右手边)下方的部分，以使第二开口700(位于页面的右手边的开口700)向下延伸，并暴露衬底500的上表面。第二组开口700的延伸可以由此形成第三组开口705，第三组开口705中的一个开口705(页面的左侧)延伸到支撑图案540(即，部分地在支撑图案540的上部内)，第三组开口705中的另一开口705(页面的右侧)延伸到衬底(即，部分地在衬底500的上部内)。
在示例实施例中，可以通过如下方式形成第一间隔物710：形成覆盖第二组开口700的内壁和第二绝缘中间层690的上表面的第一间隔物层，然后各向异性地蚀刻第一间隔物层。第一间隔物710可以包括例如掺杂的或未掺杂的多晶硅。
第三开口705(右手边)不仅可以暴露衬底500的上表面，而且还可以穿透衬底500的上部的一部分。第三开口705(左手边)可以暴露支撑图案540的上表面，并且还可以穿透支撑图案540的上部的一部分。
在示例实施例中，当形成第三组开口705时，由于第一间隔物710形成在第二组开口700的侧壁上，所以由第二开口700的向下延伸形成的部分(即，第三开口705的下部)的宽度可以小于第二组开口700的宽度(即，第三开口705的上部的宽度)。例如，第三组开口705中的每个开口705的每个最上部的宽度大于第三组开口705中的每个开口705的每个最下部的宽度。
参照图45，可以去除侧壁可以被第三开口705(右手侧)暴露的第一至第三牺牲层510、520和530，以形成第一间隙720。
在示例实施例中，可以通过使用磷酸(H3PO4)的湿蚀刻工艺来去除第二牺牲层520，并且可以通过使用氢氟酸(HF)的湿蚀刻工艺来去除第一牺牲层510和第三牺牲层530。
在形成第一间隙720时，可以暴露覆盖沟道660的外侧壁的下部的电荷存储结构的下部，并且可以进一步去除电荷存储结构的暴露的部分以暴露沟道660的外侧壁的下部。
可以通过例如使用磷酸(H3PO4)的湿蚀刻工艺或使用氢氟酸(HF)的湿蚀刻工艺来去除电荷存储结构的下部。当电荷存储结构的下部被去除时，电荷存储结构可以被理解为被分成上部和下部两部分。即，电荷存储结构的上部可以穿透模具以覆盖沟道660的外侧壁的一部分，并且电荷存储结构的下部可以形成在衬底500的上表面上以覆盖沟道660的下表面。
在图45的示例实施例中，第一间隙720可以包括位于支撑层550的下表面和衬底500的上表面之间且与沟道660的外侧壁相邻的填隙。
当形成第一间隙720时，可以不去除支撑图案540，因此模具不会塌陷。另外，当形成第一间隙720时，模具的下表面可以被支撑层550覆盖，并且可以不去除模具的下部。
参照图46，可以形成沟道连接层730以填充第一间隙720，并且沟道连接层730还可以形成在第三组开口705的侧壁和下表面以及第二绝缘中间层690的上表面上。由于沟道连接层730形成为填充第一间隙720，因此沟道660可以彼此连接，从而形成沟道阵列。
沟道连接层730的位于第一间隙720中的部分中可以包括气隙740。
沟道连接层730可以包括例如掺杂有杂质的多晶硅。
参照图47，可以部分地去除沟道连接层730以仅在第一间隙720中形成沟道连接图案735。
在示例实施例中，可以通过执行回蚀工艺以去除沟道连接层730的位于一组第三开口705中的部分来形成沟道连接图案735。在执行回蚀工艺时，第一间隔物710(位于第三开口705的侧壁上)也可以被去除。
可以用杂质掺杂由第三开口705暴露的衬底500的上部以形成杂质区域505。在示例实施例中，杂质区域505可以接触沟道连接图案735的下表面，因此杂质区域505可以电连接到包括掺杂有杂质的多晶硅的沟道连接图案735。
参照图48，可以执行与图20至图25中描述的工艺类似的工艺，以完成垂直存储器件的制造。
具体地，在去除每个第四牺牲图案575以形成第二间隙之后，可以在第一阻挡图案600的暴露的外侧壁、第二间隙的内壁、绝缘图案565的表面、支撑层550的表面、沟道连接图案735的表面、衬底500的暴露的上表面、支撑图案540的上表面以及第二绝缘中间层690的侧壁上形成第二阻挡图案750，并且可以在第二阻挡图案750上形成栅电极层。
栅电极层可以包括顺序堆叠的栅极阻挡层和栅极导电层。栅极导电层可以包括具有低电阻的金属，例如钨、钛、钽、铂等。栅极阻挡层可以包括金属氮化物，例如氮化钛、氮化钽等。
可以部分地去除栅电极层以在每个第二间隙中形成栅电极。在示例实施例中，可以通过湿蚀刻工艺部分地去除栅电极层，并且由其形成的栅电极可以填充一些第二间隙或全部每个第二间隙。
栅电极可以沿第二方向延伸，并且可以沿着第三方向形成多个栅电极。即，沿第二方向延伸的栅电极可以通过第三开口705彼此间隔开。
在示例实施例中，栅电极可以以沿第一方向彼此间隔开的多个层级形成，并且处于多个层级的栅电极可以形成栅电极结构。栅电极结构可以包括顺序堆叠的一个或更多个第一栅电极760、多个第二栅电极770以及一个或更多个第三栅电极780。例如，栅电极结构可以包括第一栅电极760、在第一栅电极760上方的一系列第二栅电极770以及在第二栅电极770上方的一系列第三栅电极780。第一至第三栅电极760、770和780中的每一者形成的层数可以根据第四牺牲图案575的层数而变化。
在第二阻挡图案750上形成第二间隔物层之后，可以各向异性地蚀刻第二间隔物层，以在一组第三开口705的侧壁上形成第二间隔物790，并因此可以部分地暴露第二阻挡图案的上表面。
可以使用第二间隔物790蚀刻第二阻挡图案750的未被第二间隔物790覆盖的部分，并且也可以去除第二阻挡图案750的位于第二绝缘中间层690的上表面上的部分。在这种情况下，也可以部分地去除衬底500(即，杂质区域505的上部)和支撑图案540。
在衬底500(即，杂质区域505的上表面、支撑图案540的上表面、第二间隔物790和第二绝缘中间层690)上形成导电层以填充第三开口705的其余部分之后，导电层可以被平坦化直到可以暴露第二绝缘中间层690的上表面，以形成公共源极线CSL 800。CSL 800可以包括金属，例如钨。
在示例实施例中，CSL 800可以沿第一方向延伸，并且还可以沿第二方向延伸。CSL800(右手侧)的下表面可以被衬底500(即，杂质区域505)覆盖，CSL 800(左手侧)的下表面可以被支撑图案540覆盖。或者，CSL 800可以完全穿透支撑图案540，并且可以被衬底500的位于支撑图案540下方的部分覆盖。
在第二绝缘中间层690、CSL 800、第二间隔物790和第二阻挡层750上形成第三绝缘中间层810之后，可以形成接触插塞820以穿透第二绝缘中间层690和第三绝缘中间层690并与焊盘680的上表面接触。例如，如图48所示，成对的接触插塞820中的每个接触塞820都接触相应的焊盘680。在第三绝缘中间层810和接触插塞820上形成第四绝缘中间层830(参见图34)之后，可以形成穿透第四绝缘中间层830并与接触插塞820的上表面接触的位线840，以完成垂直存储器件的制造。
如可以与先前公开的示例实施例一致的，可以在电荷存储结构的位于绝缘图案565与沟道660之间的各个部分上形成掩埋图案结构640，并且电荷俘获图案610的位于绝缘图案565与沟道660之间的相应部分可以具有弯曲的形状，从而可以减少电荷俘获图案610的横向电荷损失。另外，如可以与先前公开的示例实施例一致的，隧道绝缘图案650和沟道660的与掩埋图案结构640水平相邻的部分可以具有弯曲的形状，例如，隧道绝缘图案650和沟道660朝向掩埋图案结构640弯曲。
另外，由于交替且重复地堆叠在衬底500上的第一至第三栅电极760、770和780以及绝缘图案565可以形成为整体上具有凹凸形状，因此，电荷存储结构的与第一至第三栅电极760、770和780以及绝缘图案565接触的外侧壁也可以形成为整体上具有凹凸形状。因此，由于电荷存储结构可以至少部分地布置在第一至第三栅电极760，770和780之间，所以可以使第一至第三栅电极760、770和780之间的干扰最小化，可以减小用作字线的第二电极770之间的耦合的发生率，从而可以改善垂直存储器件的电特性。
如上所述，尽管已经参考示例实施例描述了本发明，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的新颖教导和优点的情况下，在示例实施例中可以进行许多修改。

Claims (20)

1.一种垂直存储器件，包括：
多个栅电极，所述多个栅电极彼此间隔开并且沿基本上垂直于衬底的上表面的垂直方向顺序地堆叠，所述多个栅电极包括第一栅电极和第二栅电极；
多个绝缘图案，所述多个绝缘图案分别位于所述栅电极之间，所述多个绝缘图案包括位于所述第一栅电极与所述第二栅电极之间的高度处的第一绝缘图案；
沟道，所述沟道在所述衬底上沿所述垂直方向延伸，所述沟道至少穿透所述第一栅电极、所述第二栅电极和所述第一绝缘图案；
电荷存储结构，所述电荷存储结构沿所述垂直方向延伸并覆盖所述沟道的外侧壁，所述电荷存储结构包括沿基本上平行于所述衬底的所述上表面的水平方向从所述沟道的所述外侧壁顺序地堆叠的隧道绝缘图案、电荷俘获图案和阻挡图案；以及
多个掩埋图案结构，所述多个掩埋图案结构包括第一掩埋图案结构，每个掩埋图案结构在所述沟道与相应的绝缘图案之间被所述隧道绝缘图案和所述电荷俘获图案围绕，每个掩埋图案结构包括与所述隧道绝缘图案接触的内侧壁和与所述电荷俘获图案接触的外侧壁，
其中，所述电荷俘获图案的第一部分的最大厚度小于或等于所述电荷俘获图案的第二部分的最大厚度，所述第一部分具有相对于所述衬底的所述上表面垂直的侧壁并且在所述水平方向上位于所述沟道与所述第一栅电极之间，所述第二部分具有相对于所述衬底的所述上表面垂直的侧壁并且在所述水平方向上位于所述沟道与所述第一绝缘图案之间。
2.根据权利要求1所述的垂直存储器件，其中，所述电荷俘获图案的厚度是恒定的。
3.根据权利要求1所述的垂直存储器件，其中，所述第一掩埋图案结构的所述内侧壁沿所述水平方向向着所述沟道是凹状的。
4.根据权利要求1所述的垂直存储器件，其中，所述第一掩埋图案结构的所述内侧壁沿所述垂直方向延伸。
5.根据权利要求1所述的垂直存储器件，其中，所述第一掩埋图案结构的所述内侧壁沿所述水平方向向着所述沟道是凸状的。
6.根据权利要求1所述的垂直存储器件，其中，所述第一掩埋图案结构包括沿所述水平方向从所述电荷俘获图案的侧壁顺序地堆叠的第一掩埋图案和第二掩埋图案。
7.根据权利要求6所述的垂直存储器件，其中，所述第一掩埋图案包括氧化硅，所述第二掩埋图案包括氧化硅或氮氧化硅之一。
8.根据权利要求1所述的垂直存储器件，其中，所述电荷俘获图案的所述第一部分和所述第二部分在所述水平方向上均具有恒定的厚度。
9.根据权利要求8所述的垂直存储器件，所述垂直存储器件还包括：
沟道连接图案，所述沟道连接图案位于所述衬底与所述第二栅电极之间，所述沟道连接图案包括掺杂有杂质的多晶硅。
10.一种垂直存储器件，包括：
位于衬底上的支撑图案和沟道连接图案；
位于所述支撑图案和所述沟道连接图案上的多个栅电极，所述栅电极在基本上垂直于所述衬底的上表面的垂直方向上彼此间隔开；
分别位于所述栅电极之间的多个绝缘图案，所述多个绝缘图案包括位于两个相邻的栅电极之间的高度处的第一绝缘图案；
位于所述衬底上的多个沟道，每个所述沟道沿所述垂直方向延伸，并且穿透所述栅电极和所述绝缘图案；
电荷存储结构，所述电荷存储结构沿所述垂直方向延伸并覆盖所述沟道的外侧壁，所述电荷存储结构包括沿基本上平行于所述衬底的所述上表面的水平方向从所述沟道的所述外侧壁顺序地堆叠的隧道绝缘图案、电荷俘获图案和阻挡图案；以及
多个掩埋图案结构，每个掩埋图案结构在所述沟道与相应的绝缘图案之间被所述隧道绝缘图案和所述电荷俘获图案围绕，每个掩埋图案结构包括内侧壁和外侧壁以及下表面和上表面，
其中，所述内侧壁与所述隧道绝缘图案接触，所述外侧壁、所述下表面和所述上表面与所述电荷俘获图案接触，
其中，所述多个沟道通过所述沟道连接图案彼此电连接，并且
其中，所述电荷俘获图案的垂直部分具有恒定的厚度。
11.根据权利要求10所述的垂直存储器件，其中，所述隧道绝缘图案、所述阻挡图案和每个掩埋图案结构包括氧化物，所述电荷俘获图案包括氮化物。
12.一种制造垂直存储器件的方法，包括：
在衬底的顶部上交替且重复地形成多个绝缘层和多个牺牲层；
形成穿透所述多个绝缘层和所述多个牺牲层的沟道孔，从而暴露所述衬底的上表面；
部分地去除所述绝缘层各自的通过所述沟道孔暴露的部分，以形成从所述沟道孔连续延伸的第一凹部；
在所述沟道孔的侧壁和所述第一凹部的内壁上形成阻挡层、电荷俘获层以及第一掩埋层和第二掩埋层；
对所述第二掩埋层的表面执行第一氧化工艺，然后通过第一蚀刻工艺去除所述第二掩埋层的被氧化的部分；
对所述第二掩埋层的剩余部分执行第二氧化工艺，然后通过第二蚀刻工艺去除所述第二掩埋层的被所述第二氧化工艺氧化的部分和所述第一掩埋层的一部分，以形成掩埋图案；以及
形成顺序地堆叠在所述掩埋图案和所述电荷俘获层上的隧道绝缘层和沟道层。
13.根据权利要求12所述的方法，其中，通过所述第一氧化工艺，所述第二掩埋层的与每个所述牺牲层相邻的第一部分的表面和所述第二掩埋层的与每个所述绝缘层相邻的第二部分的表面被氧化。
14.根据权利要求13所述的方法，在所述第一蚀刻工艺之后，所述第二掩埋层的所述剩余部分包括与每个所述牺牲层相邻的第三部分和与每个所述绝缘层相邻的第四部分。
15.根据权利要求14所述的方法，其中，所述第二掩埋层的所述剩余部分全部通过所述第二氧化工艺被氧化，并且所述第二掩埋层的被所述第二氧化工艺氧化的所述被氧化的部分通过所述第二蚀刻工艺被部分地去除。
16.根据权利要求15所述的方法，其中，所述掩埋图案被形成为沿基本上平行于所述衬底的所述上表面的水平方向与每个所述绝缘层相邻，并且不形成为沿所述水平方向与每个所述牺牲层相邻。
17.根据权利要求12所述的方法，其中，所述第二掩埋层的基本上垂直于所述衬底的所述上表面延伸的垂直部分共形地形成为在基本上平行于所述衬底的所述上表面的水平方向上具有恒定的厚度。
18.根据权利要求12所述的方法，其中，所述第二掩埋层的表面垂直于所述衬底的所述上表面。
19.根据权利要求12所述的方法，其中，所述第二掩埋层形成为使得其表面的与每个所述绝缘层相邻的各个部分具有沿水平方向朝向所述沟道层的凸形，所述水平方向基本上平行于所述衬底的所述上表面。
20.根据权利要求12所述的方法，其中，所述第一掩埋层包括氧化物，所述第二掩埋层包括氮化物。
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