TW201820420A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201820420A
TW201820420A TW106140921A TW106140921A TW201820420A TW 201820420 A TW201820420 A TW 201820420A TW 106140921 A TW106140921 A TW 106140921A TW 106140921 A TW106140921 A TW 106140921A TW 201820420 A TW201820420 A TW 201820420A
Authority
TW
Taiwan
Prior art keywords
layer
metal layer
precursor
semiconductor device
fluorine
Prior art date
Application number
TW106140921A
Other languages
English (en)
Other versions
TWI685021B (zh
Inventor
蔡仲軒
吳仲強
廖偉帆
蕭寒稊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201820420A publication Critical patent/TW201820420A/zh
Application granted granted Critical
Publication of TWI685021B publication Critical patent/TWI685021B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

提供半導體裝置及其製造方法，在一實施例中，透過使用不含氟的沉積製程在基底上方形成金屬層，透過使用含氟的沉積製程在金屬層上方形成成核層，以及形成填充材料以填充開口並形成閘極堆疊。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造一般透過在半導體基底上方依序沉積絕緣層或介電層、導電層和半導體層的材料，並透過使用微影製程將各種材料層圖案化，以形成半導體基底上的電路組件和元件。
半導體工業透過持續降低最小部件(feature)的尺寸，持續改善各種電子組件(例如電晶體、二極體、電阻、電容等)的集成密度，使得更多的組件集成於既定面積中。然而，當降低最小部件的尺寸，出現了應解決的附加問題。
在一些實施例中，提供一種半導體裝置的製造方法，此方法包含在基底上方沉積功函數層；在功函數層上方沉積阻障層；在阻障層上方沉積不含氟的金屬層；在不含氟的金屬層上方沉積第一金屬層；以及在第一金屬層上方沉積第二金屬層，以形成閘極堆疊。
在一些其他實施例中，提供一種半導體裝置的製 造方法，此方法包含在基底上方沉積功函數層，功函數層包括鋁；在功函數層上方沉積阻障層，阻障層包括氮化鈦；使用不含氟的第一原子層沉積製程，以在阻障層上方沉積第一金屬層；在第一金屬層上方沉積第二金屬層，其中沉積第二金屬層至少部分地透過第二原子層沉積製程實施；以及使用金屬氟化物前驅物，以在第二金屬層上方沉積第三金屬層，其中沉積第三金屬層至少部分地透過化學氣相沉積製程實施。
在另外一些實施例中，提供一種半導體裝置，半導體裝置包含高介電常數材料，位於基底上方；第一阻障層，位於高介電常數材料上方；功函數層，位於高介電常數材料上方，其中功函數層具有在約0.1原子%與約1.5原子%之間的氟濃度；第二阻障層，位於功函數層上方；導電層，位於第二阻障層上方；第一金屬層，位於導電層上方，第一金屬層包括氟副產物；以及第二金屬層，位於第一金屬層上方，第二金屬層包括氟副產物。
100‧‧‧半導體裝置
101‧‧‧基底
103‧‧‧第一溝槽
105‧‧‧第一隔離區
107‧‧‧鰭
109‧‧‧虛設閘極介電質
111‧‧‧虛設閘極電極
113‧‧‧第一間隙壁
115‧‧‧堆疊
201‧‧‧源極/汲極區
203‧‧‧層間介電層
301‧‧‧第一介電材料
303‧‧‧第一導電層
305‧‧‧第一金屬材料
307‧‧‧功函數層
309‧‧‧第一阻障層
400‧‧‧沉積系統
401‧‧‧金屬層
403‧‧‧沉積腔體
404‧‧‧顯示器
405‧‧‧第一前驅物輸送系統
406‧‧‧第二前驅物輸送系統
407‧‧‧氣體供應器
408‧‧‧中央處理單元
409‧‧‧流量控制器
410‧‧‧記憶體
411‧‧‧輸入/輸出組件
412‧‧‧大量儲存裝置
413‧‧‧前驅氣體控制器
414‧‧‧清洗氣體輸送系統
415‧‧‧控制單元
416‧‧‧輸入/輸出介面
417‧‧‧噴頭
419‧‧‧外殼
420‧‧‧網路介面
421‧‧‧安裝平台
422‧‧‧區域網路/廣域網路
423‧‧‧真空幫浦
424‧‧‧影像轉接器
425‧‧‧排氣口
426‧‧‧岐管
501‧‧‧成核層
601‧‧‧填充材料
701‧‧‧閘極堆疊
703‧‧‧覆蓋層
801‧‧‧第一開口
803‧‧‧第一接點
901‧‧‧第一蝕刻停止層
903‧‧‧第一介電層
905‧‧‧第二開口
907‧‧‧第二接點
1001‧‧‧不存在金屬層401的實施例
1003‧‧‧金屬層401具有約30的厚度的實施例
1005‧‧‧金屬層401具有約50的厚度的實施例
H1‧‧‧第一高度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1圖顯示依據一些實施例之形成鰭式場效電晶體(fin field-effect transistor，FinFET)裝置的製程的步驟。
第2圖顯示依據一些實施例之源極/汲極區的形成。
第3圖顯示依據一些實施例之第一開口的形成以及閘極堆 疊之層的沉積。
第4A-4C圖顯示依據一些實施例之金屬層的形成。
第5圖顯示依據一些實施例之成核(nucleation)層的形成。
第6圖顯示依據一些實施例之填充材料的沉積。
第7圖顯示依據一些實施例之覆蓋層的形成。
第8圖顯示依據一些實施例之第一接點的形成。
第9圖顯示依據一些實施例之第二接點的形成。
第10A-10B圖顯示依據一些實施例之氯和氟的圖表。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。 除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
下方將參考特定實施例描述本發明實施例，包含用於10nm技術節點或更小技術節點的取代金屬閘極。然而，本發明實施例不限於此，且可使用於在超出10nm技術節點之廣泛的各種實施例中。
請參照第1圖，第1圖顯示半導體裝置100(例如鰭式場效電晶體裝置)的立體圖。在一實施例中，半導體裝置100包括基底101和第一溝槽103。基底101可為矽基底，但是也可使用其他基底，例如絕緣層上覆半導體(semiconductor-on-insulator，SOI)、應變絕緣層上覆半導體和絕緣層上覆矽鍺。基底101可為p型半導體，但是在其他實施例中，基底101可為n型半導體。
第一溝槽103可形成為最終形成第一隔離區105的初始步驟。第一溝槽103可透過使用遮罩層(未顯示於第1圖)以及合適的蝕刻製程形成。舉例來說，遮罩層可為包括氮化矽的硬遮罩透過例如化學氣相沉積(chemical vapor deposition，CVD)形成，但是可使用其他材料(例如氧化物、氮氧化物、碳化矽、前述之組合或類似物)和其他製程(例如電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low pressure CVD，LPCVD)或形成氧化矽接著氮化)。當遮罩層形成之後，遮罩層可透過合適的光微影製程圖案化，以暴露出將 被移除之基底101的部分來形成第一溝槽103。
然而，本發明所屬技術領域者可以理解，上述形成遮罩層的製程和材料並非可用以保護基底101的一部分同時暴露出用於形成第一溝槽103之基底101的其他部分的唯一方法。任何合適的製程(例如圖案化並顯影的光阻)可用以暴露出將被移除之基底101的一部分，以形成第一溝槽103。所有這些方法都涵蓋在本發明實施例的範圍中。
當形成並圖案化遮罩層之後，第一溝槽103形成於基底101中。暴露的基底101可透過合適的製程(例如反應性離子蝕刻(reactive ion etching，RIE))移除，以在基底101中形成第一溝槽103，但是也可使用任何合適的製程。在一實施例中，可形成第一溝槽103具有從基底101的表面算起之小於約5000Å的第一深度，例如約2500Å。
然而，本發明所屬技術領域者可以理解，上述形成第一溝槽103的製程僅為一可能的製程，並不意味著為唯一的實施例。相反地，可使用可形成第一溝槽103之任何合適的製程，並可使用包含任何數量的遮罩和移除步驟。
除了形成第一溝槽103之外，遮罩和蝕刻製程從未移除之基底101的部分額外形成鰭107。為了方便起見，顯示於圖中的鰭107透過虛線與基底101隔開，但是可存在或不存在隔開的物理指示。如下所述，可使用這些鰭107來形成多閘極鰭式場效電晶體。雖然第1圖僅顯示從基底101形成三個鰭107，但是可使用任何數量的鰭107。
可形成鰭107使得鰭107具有在基底101的表面在 約5nm與約80nm之間的寬度，例如約30nm。此外，鰭107可彼此間隔開約10nm與約100nm之間的距離，例如約50nm。透過以這種方式將鰭107間隔開，鰭107可各自形成隔開的通道區，同時鰭107彼此足夠接近以共用一個共用閘極(以下進一步討論)。
當形成第一溝槽103和鰭107之後，可以介電材料填充第一溝槽103，且可將介電材料凹陷於第一溝槽103中，以形成第一隔離區105。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或類似物。介電材料可在第一溝槽103選擇性的清洗和襯墊之後透過化學氣相沉積(CVD)方法(例如高深寬比填溝製程(high aspect ratio process，HARP))、高密度電漿化學氣相沉積方法或本發明所屬技術領域者已知的其他合適方法形成。
第一溝槽103可透過以介電材料過填充(overfill)第一溝槽103和基底101來填充，接著透過合適的製程(例如化學機械研磨(chemical mechanical polishing，CMP))、蝕刻、前述之組合或類似製程移除在第一溝槽103和鰭107之外的多餘材料。在一實施例中，移除製程也移除位於鰭107上方的任何介電材料，因此介電材料的移除將暴露出鰭107的表面於進一步加工步驟。
當以介電材料填充第一溝槽103之後，接著可將介電材料從鰭107的表面凹陷。可實施此凹陷步驟以暴露出與鰭107的頂表面相鄰之鰭107的側壁的至少一部份。介電材料可透過使用濕蝕刻凹陷，濕蝕刻透過將鰭107的頂表面浸至蝕刻劑(例如HF)，但是可使用其他蝕刻劑(例如H2)和其他方法，例如 反應性離子蝕刻、使用例如NH3/NF3的蝕刻劑的乾蝕刻、化學氧化物移除或乾式化學清洗。介電材料可從鰭107的表面凹陷約50Å與約500Å之間的距離，例如約400Å。此外，此凹陷步驟也可移除位於鰭107上方之任何餘留的介電材料，以確保暴露出鰭107，以用於進一步加工。
然而，本發明所屬技術領域者可以理解，上述步驟可僅為用以填充並凹陷介電材料的全部製程流程的一部分。舉例來說，也可使用襯墊步驟、清洗步驟、退火步驟、間隙填充步驟、前述之組合和類似步驟來形成並以介電材料填充第一溝槽103。所有可能的製程步驟都涵蓋在本發明實施例的範圍中。
在形成第一隔離區105之後，虛設(dummy)閘極介電質109、在虛設閘極介電質109上方的虛設閘極電極111以及第一間隙壁113可形成於每一鰭107上方。在一實施例中，虛設閘極介電質109可透過熱氧化、化學氣相沉積、濺鍍或本發明所屬技術領域中已知且用於形成閘極介電質之任何其他方法形成。依據形成閘極介電質的技術，虛設閘極介電質109在鰭107的頂部上的厚度可不同於虛設閘極介電質109在鰭107的側壁上的厚度。
虛設閘極介電質109可包括例如二氧化矽或氮氧化矽的材料，且有著在約3Å至約100Å的厚度範圍，例如約10Å。虛設閘極介電質109可由高介電常數(high-k)材料(例如有著約大於5的相對介電常數)形成，例如氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、氧化鉻(ZrO2)或前 述之組合，且有著在約0.5Å至約100Å的等效氧化物厚度，例如約10Å或更小。此外，二氧化矽、氮氧化矽及/或高介電常數材料的任何組合也可用於虛設閘極介電質109。
虛設閘極電極111可包括導電材料，且可選自包括W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或類似物的群組。虛設閘極電極111可透過化學氣相沉積(CVD)、濺鍍沉積或本發明所屬技術領域中已知且用於沉積導電材料的其他技術沉積。虛設閘極電極111的厚度可在約5Å至約200Å的範圍中。虛設閘極電極111可具有非平坦的頂表面，且可在虛設閘極介電質109的圖案化或閘極蝕刻之前平坦化，在此階段，可將離子引入或不將離子引入虛設閘極電極111。舉例來說，離子可透過離子佈植技術引入。
當形成虛設閘極介電質109和虛設閘極電極111之後，可圖案化虛設閘極介電質109和虛設閘極電極111以在鰭107上方形成一系列的堆疊115。堆疊115定義出位於鰭107的每一側上以及虛設閘極介電質109下方的多個通道區。堆疊115可透過使用例如本發明所屬技術領域已知的沉積和光微影技術在虛設閘極電極111上沉積並圖案化閘極遮罩(未顯示於第1圖)而形成。閘極遮罩可包括常用的遮罩和犧牲材料，例如(但不限於)氧化矽、氮氧化矽、SiCON、SiC、SiOC及/或氮化矽，且可沉積至在約5Å與約200Å之間的厚度。可使用乾蝕刻製程蝕刻虛設閘極電極111和虛設閘極介電質109，以形成圖案化的堆疊115。
當圖案化堆疊115之後，可形成第一間隙壁113。第一間隙壁113可形成於堆疊115的兩側上。第一間隙壁113通常透過在先前形成的結構上毯覆式沉積間隔層(未顯示於第1圖)而形成。間隔層可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物和類似物，且可使用例如化學氣相沉積(CVD)、電漿增強化學氣相沉積、濺鍍和本發明所屬技術領域中已知的其他方法形成此層。間隔層可包括與第一隔離區105中的介電材料有著不同蝕刻特性的不同材料或相同材料。可接著例如透過一蝕刻或多個蝕刻從結構的水平表面移除間隔層來將間隔層圖案化，以形成第一間隙壁113。
在一實施例中，可形成第一間隙壁113具有在約5Å與約500Å之間的厚度。此外，當形成第一間隙壁113之後，與一堆疊115相鄰的第一間隙壁113可與另一堆疊115相鄰的第一間隙壁113隔開約5nm與約200nm之間的距離，例如約20nm。然而，可使用任何合適的厚度和距離。
第2圖顯示從未被堆疊115和第一間隙壁113保護的區域中移除鰭107，並再成長源極/汲極區201。可透過使用堆疊115和第一間隙壁113作為硬遮罩的反應性離子蝕刻(RIE)實施從未被堆疊115和第一間隙壁113保護的區域中移除鰭107。此移除可持續至鰭107與第一隔離區105的表面共平面(如圖所示)或低於第一隔離區105的表面。
當移除鰭107的這些部分之後，硬遮罩(未顯示)放置並圖案化以覆蓋虛設閘極電極111以避免成長，且源極/汲極區201可再成長接觸每一鰭107。在一實施例中，可再成長源極 /汲極區201，且在一些實施例中，可再成長源極/汲極區201以形成應力源，應力源將對位於堆疊115下方的鰭107的通道區施加應力。在鰭107包括矽且鰭式場效電晶體為p型裝置的一實施例中，可透過以材料(例如矽或具有與通道區不同晶格常數的其他材料，例如矽鍺)選擇性磊晶製程再成長源極/汲極區201。磊晶成長製程可使用前驅物(例如矽烷、二氯矽烷、鍺烷和類似物)，且可持續在約5分鐘與約120分鐘之間，例如約30分鐘。
在一實施例中，可形成源極/汲極區201具有在約5與約1000之間的厚度以及在第一隔離區105上方約10與約500之間(例如約200)的第一高度H1。在此實施例中，可形成源極/汲極區201具有在第一隔離區105的上表面之上約5nm與約250nm之間的高度，例如約100nm。然而，可使用任何合適的高度。
當形成源極/汲極區201之後，可透過植入合適的摻雜劑來補充摻雜劑於鰭107中，以將摻雜劑植入源極/汲極區201。舉例來說，可植入p型摻雜劑(例如硼、鎵、銦或類似物)以形成p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)裝置。或者，可植入n型摻雜劑(例如磷、砷、銻或類似物)以形成n型金屬氧化物半導體(n-type metal oxide semiconductor，PMOS)裝置。可使用堆疊115和第一間隙壁113作為遮罩植入這些摻雜劑。應當注意的是，本發明所屬技術領域者將理解可使用許多其他製程、步驟或類似方法植入摻雜劑。舉例來說，本發明所屬技術領域者將理解可使用間隙壁和襯墊的各種組合來實施複數個佈植，以形成具有適合特定 目的的特定形狀或特性的源極/汲極區。任何這些製程可用以植入摻雜劑，且上述描述並非用以限定本發明實施例。
此外，在此階段，移除在形成源極/汲極區201期間覆蓋虛設閘極電極111的硬遮罩。在一實施例中，可使用對硬遮罩的材料有選擇性的例如乾蝕刻或濕蝕刻製程來移除硬遮罩。然而，可使用任何合適的移除製程。
第2圖也顯示層間介電(inter-layer dielectric，ILD)層203(以虛線顯示於第2圖中，以更清楚地顯示下方的結構)形成於堆疊115和源極/汲極區201上方。層間介電層203可包括例如硼磷矽玻璃(boron phosphorous silicate glass，BPSG)的材料，但是也可使用任何合適的介電質。層間介電層203可透過使用例如電漿增強化學氣相沉積的製程形成，但是也可使用其他製程，例如低壓化學氣相沉積。可形成層間介電層203至約100Å與約3000Å之間的厚度。當形成層間介電層203之後，可使用例如平坦化製程(例如化學機械研磨製程)平坦化層間介電層203，以與第一間隙壁113齊平，但是可使用任何合適的製程。
第3圖顯示沿第2圖的線3-3’的剖面示意圖，且也顯示移除虛設閘極電極111和虛設閘極介電質109的材料，並以閘極堆疊701(未顯示於第3圖，但是以下參照第7圖顯示並描述)的複數層取代虛設閘極電極111和虛設閘極介電質109的材料，閘極堆疊701包含第一介電材料301(有時也被稱為閘極介電材料)、第一導電層303、第一金屬材料305、功函數層307和第一阻障層309。在一實施例中，可使用對虛設閘極電極111和虛設閘極介電質109的材料有選擇性的蝕刻劑的例如乾蝕刻或 濕蝕刻製程移除虛設閘極電極111和虛設閘極介電質109。然而，可使用任何合適的移除製程。
第一介電材料301為高介電常數材料(例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、前述之組合或類似物)透過製程(例如原子層沉積、化學氣相沉積、或類似製程)沉積。第一介電材料301可沉積至約5與約200之間的厚度，但是可使用任何合適的材料和厚度。
選擇性地，可在形成第一介電材料301之前，形成界面層(未顯示於第3圖)。在一實施例中，界面層可為例如二氧化矽的材料透過例如原位蒸氣產生(in situ steam generation，ISSG)的製程形成。然而，可使用任何合適的材料或形成製程。
第一導電層303可為金屬矽化物材料，例如氮化鈦矽(titanium silicon nitride，TSN)。在一實施例中，第一導電層303可透過使用沉積製程(例如化學氣相沉積)形成，但是可使用沉積的任何合適方法(例如沉積和後續的矽化)沉積至約5與約30之間的厚度。然而，可使用任何合適的厚度。
第一金屬材料305可形成為與第一介電材料301相鄰，作為阻障層，且可由金屬材料形成，例如TaN、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、前述之組合或類似材料。第一金屬材料305可透過使用沉積製程沉積，例如原子層沉積、化學氣相沉積、濺鍍或類似製程，沉積至約5與約200之間的厚度，但是可 使用任何合適的沉積製程或厚度。
功函數層307形成於第一金屬材料305上方，且用於功函數層307的材料可基於所需裝置的類型來選擇。例示性的p型功函數金屬可包含Al、TiAlC、TiN、TaN、Ru、Mo、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料或前述之組合。例示性的n型功函數金屬可包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或前述之組合。功函數值與功函數層307的材料組成相關，因此，選擇功函數層307的材料來調整功函數值，使得在將形成的裝置中的相應區域達成所期望的臨界電壓Vt。功函數層可透過化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)及/或其他合適製程沉積至約5與約50之間的厚度。
第一阻障層309可形成為與功函數層307相鄰，且在特定的實施例中，第一阻障層309可相似於第一金屬材料305。舉例來說，第一阻障層309可由金屬材料形成，例如TiN、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、前述之組合或類似材料。此外，第一阻障層309可透過使用沉積製程沉積，例如原子層沉積、化學氣相沉積、濺鍍或類似製程，沉積至約5與約200之間的厚度，但是可使用任何合適的沉積製程或厚度。
第4A-4C圖顯示金屬層401形成於第一阻障層309 上方，第4A圖顯示形成金屬層401之後的剖面示意圖，而第4B-4C圖顯示實施例中用以形成金屬層401的沉積腔體。在一實施例中，金屬層401可為適用於作為晶種層來幫助後續的填充製程，且也為適用於幫助阻擋或減少氟原子進入功函數層307的材料。在一特定的實施例中，金屬層401可為不含氟原子形成的結晶鎢(W)。
第4B圖顯示可使用順應性沉積製程(例如原子層沉積)形成金屬層401的沉積系統400。在一實施例中，沉積系統400從第一前驅物輸送系統405和第二前驅物輸送系統406接收一系列的單層材料。在一實施例中，第一前驅物輸送系統405和第二前驅物輸送系統406可彼此共同運作，以將各種不同的前驅物材料供給至沉積腔體403，其中基底101(因此以及第一阻障層309)放置於沉積腔體403中。然而，第一前驅物輸送系統405和第二前驅物輸送系統406可具有彼此相似的物理組件。
舉例來說，第一前驅物輸送系統405和第二前驅物輸送系統406可各自包含氣體供應器407和流量控制器409(標示於第4B圖中的第一前驅物輸送系統405，但是為了簡潔起見，不標示於第二前驅物輸送系統406)。在第一前驅物以氣態儲存的一實施例中，氣體供應器407可將第一前驅物供給至沉積腔體403。氣體供應器407可為例如氣體儲存槽的容器位於沉積腔體403附近或遠離沉積腔體403。或者，氣體供應器407可為獨立地預備並將第一前驅物輸送至流量控制器409的設備。第一前驅物的任何合適來源可用作氣體供應器407，且所有這些來源都涵蓋在本發明實施例的範圍中。
氣體供應器407可將所期望的前驅物供給至流量控制器409。流量控制器409可用以控制前驅物至前驅氣體控制器413且最後到沉積腔體403的流量，也進而幫助控制沉積腔體403中的壓力。流量控制器409可例如為比例閥、調變閥、壓力調節器、質流控制器、前述之組合或類似物。然而，可使用控制和調節流量之任何合適的方法，且這些組件和方法都涵蓋在本發明實施例的範圍中。
然而，本發明所屬技術領域者將理解，雖然此處描述的第一前驅物輸送系統405和第二前驅物輸送系統406具有相同的組件，此僅為例示性的範例，並不意圖以任何方式限制本發明實施例。或者，可使用任何類型之合適的前驅物輸送系統，其具有與沉積系統400內的任何其他前驅物輸送系統相同或不同的任何類型和數量的單獨組件。這些前驅物系統都涵蓋在本發明實施例的範圍中。
此外，在第一前驅物以固態或液態儲存的一實施例中，氣體供應器407可儲存載流氣體，且載流氣體可引入至前驅罐(未顯示)，前驅罐以固態或液態儲存第一前驅物。接著使用載流氣體推動並攜帶第一前驅物，因為在輸送至前驅氣體控制器413之前，第一前驅物蒸發或昇華為前驅罐的氣體部分。可使用任何合適的方法和單元的組合來提供第一前驅物，且這些單元的組合都涵蓋在本發明實施例的範圍中。
第一前驅物輸送系統405和第二前驅物輸送系統406可將各自的前驅物材料供給至前驅氣體控制器413。前驅氣體控制器413將第一前驅物輸送系統405和第二前驅物輸送系 統406與沉積腔體403連接和隔離，以將所期望的前驅物材料輸送至沉積腔體403。前驅氣體控制器413可包含例如閥、流量計、感測器和類似物的裝置，以控制每一前驅物的輸送速率，且可透過自控制單元415(以下參照第4C圖進一步描述)接收的指令控制。
當接收來自控制單元415的指令之後，前驅氣體控制器413可開啟和關閉閥來將第一前驅物輸送系統405和第二前驅物輸送系統406的其中一者連接至沉積腔體403，並將所期望的前驅物材料透過岐管426經過噴頭417引導至沉積腔體403。噴頭417可用以將選擇的前驅物材料分散進入沉積腔體403，且噴頭417被設計為均勻地分散前驅物材料，以最小化不均勻分散可導致之不期望的製程狀況。在一實施例中，噴頭417可有著均勻地圍繞噴頭417的開口的圓形設計，以允許所期望的前驅物材料分散進入沉積腔體403。
然而，本發明所屬技術領域者將理解，上述透過單一噴頭417或單點引入將前驅物材料引入至沉積腔體403僅為例示性範例，並非用以限定本發明實施例。或者，可使用任何數量之隔開且獨立的噴頭417或其他開口將前驅物材料引入至沉積腔體403。這些噴頭的組合和其他引入點都涵蓋在本發明實施例的範圍中。
沉積腔體403可接收所期望的前驅物材料，並將前驅物材料暴露於第一阻障層309的表面，且沉積腔體403可為任何所期望的形狀，此形狀適用於分散前驅物材料並將前驅物材料接觸第一阻障層309的表面和側壁。在顯示於第4B圖的實施 例中，沉積腔體403具有圓柱形側壁和底部。然而，沉積腔體403不限於圓柱形，且可使用任何其他合適形狀，例如中空方管、八角形或類似形狀。再者，沉積腔體403可透過外殼419圍繞，外殼419由對各種製程材料有惰性的材料製成。如此一來，外殼419可為能承受涉及沉積製程的化學物和壓力的任何合適材料，在一實施例中，外殼419可為鋼、不鏽鋼、鎳、鋁、前述之合金、前述之組合和類似材料。
在沉積腔體403中，基底101可放置於安裝平台421上，以在沉積製程期間定位並控制基底101。安裝平台421可包含加熱機制，以在沉積製程期間加熱基底101。再者，雖然第4B圖顯示單一的安裝平台421，任何數量的安裝平台421可額外地包含在沉積腔體403中。
此外，沉積腔體403和安裝平台421可為群集工具系統(未顯示)的一部分。群集工具系統可與自動化處理系統一起使用，以在沉積製程之前將基底101定位並放置於沉積腔體403中，在沉積製程期間定位並固定基底101，並在沉積製程之後從沉積腔體403移除基底101。
沉積腔體403也可具有用以排氣離開沉積腔體403的排氣口425。真空幫浦423可連接至沉積腔體403的排氣口425，以幫助排出廢氣。在控制單元415的控制下，真空幫浦423也可用來降低並控制沉積腔體403中的壓力至期望的壓力，且也可用來從沉積腔體403排出前驅物材料，以準備引入下一個前驅物材料。
第4C圖顯示用以控制前驅氣體控制器413和真空 幫浦423(如第4B圖所示)的控制單元415的實施例。控制單元415可為可用於工業設定中用以控制製程機器之任何形式的電腦處理器。在一實施例中，控制單元415可包括處理單元402，例如桌上型電腦、工作站、筆記型電腦或為特定應用客製化的專用單元。控制單元415可配備顯示器404及一個或多個輸入/輸出組件411(例如指令輸出、感測器輸入、滑鼠、鍵盤、印表機、前述之組合或類似物)。處理單元402可包含中央處理單元(central processing unit，CPU)408、記憶體410、大量儲存裝置412、影像轉接器424和連接至匯流排418的輸入/輸出介面416。
匯流排418可為包含記憶體匯流排或記憶體控制器、周邊匯流排或影像匯流排的一個或多個任何類型的多個匯流排架構。中央處理單元408可包括任何類型的電子數據處理器，且記憶體410可包括任何類型的系統記憶體，例如靜態隨機存取記憶體(static random access memory，SRAM)、動態隨機存取記憶體(dynamic random access memory，DRAM)或唯讀記憶體(read-only memory，ROM)。大量儲存裝置412可包括被配置來儲存數據、程式和其他信息並使數據、程式和其他信息透過匯流排418可使用的任何類型的儲存裝置。舉例來說，大量儲存裝置412可包括一個或多個硬碟、磁碟機或光碟機。
影像轉接器424和輸入/輸出介面416提供將外部輸入和輸出裝置耦接至處理單元402的介面。如第4C圖所示，輸入和輸出裝置包含耦接至影像轉接器424的顯示器404以及耦接至輸入/輸出介面416的輸入/輸出組件411(例如滑鼠、鍵盤、印表機和類似物)。其他裝置可耦接至處理單元402，且可使用 額外或較少的介面卡。舉例來說，可使用一系列的介面卡(未顯示)以提供印表機的一系列介面。處理單元402也可包含網路介面420，網路介面420可為到區域網路(local area network，LAN)/廣域網路(wide area network，WAN)422的有線連結或無線連結。
應當注意的是，控制單元415可包含其他組件。舉例來說，控制單元415可包含電源供應、電纜、主機板、可移除的儲存媒體、外殼和類似物。儘管未顯示於第4C圖，一些其他組件被考慮為控制單元415的一部分。
在一實施例中，可透過將第一前驅物材料放置於第一前驅物輸送系統405中開始金屬層401的形成。舉例來說，在金屬層401為鎢(W)的一實施例中，第一前驅物材料可為不含氟原子的前驅物，例如氯化鎢(WClx)，其中x可為4、5、6，且可放置於第一前驅物輸送系統405中。然而，本發明所屬技術領域者將理解，此前驅物並非可用以形成鎢層的唯一前驅物，且氯化鎢的使用並非用以限定本發明實施例。可使用在任何合適相(固體、液體或氣體)中形成可用以形成其他材料之不含氟的鎢層的任何合適的前驅物材料。
此外，第二前驅物材料可放置於第二前驅物輸送系統406中。在不含氟原子的鎢層為用於金屬層401的期望材料的實施例中，第二前驅物材料可為含有氫的前驅物材料，以與第一前驅物材料反應形成不含氟的單層鎢。舉例來說，使用氯化鎢(WCl5)作為第一前驅物材料的實施例中，可使用氫(H2)作為第二前驅物材料並放置於第二前驅物輸送系統406中。然 而，描述氫作為第二前驅物材料並非用以限定本發明實施例，且可使用任何其他合適的前驅物材料(例如SiH4/NH3、前述之組合或類似物)作為第二前驅物材料。
當第一前驅物材料和第二前驅物材料分別放置於第一前驅物輸送系統405和第二前驅物輸送系統406中之後，金屬層401的形成可透過控制單元415發送指令至前驅氣體控制器413以將第一前驅物輸送系統405連接至沉積腔體403來啟動。當第一前驅物輸送系統405連接至沉積腔體403之後，第一前驅物輸送系統405可透過前驅氣體控制器413和岐管426將第一前驅物材料(例如氯化鎢(WCl5))輸送至噴頭417。接著，噴頭417可均勻地將第一前驅物材料分散至沉積腔體403，其中第一前驅物材料可被吸附並對第一阻障層309的暴露表面起反應。
在形成不含氟原子的鎢層的實施例中，第一前驅物材料可以在約0.1標準公升每分鐘(standard liter per minute，slm)與約1slm之間的流速流進沉積腔體403約0.1-1秒每循環。此外，沉積腔體403可保持在約5torr與約50torr之間的壓力(例如約20torr)以及在約400℃與約500℃之間的溫度(例如約450℃)。然而，本發明所屬技術領域者將理解，這些製程條件僅用以說明，因為保持在本發明實施例的範圍中的同時，可使用任何合適的製程條件。
當第一前驅物材料吸附於第一阻障層309的表面上時，第一前驅物材料將與位於暴露表面上的開放活性部位反應。然而，當在暴露表面上的所有開放活性部位與第一前驅物材料反應之後，此反應將停止，因為第一前驅物材料將沒有更 多的開放活性部位可接合。此限制導致第一前驅物材料與第一阻障層309的暴露表面的反應為自限制(self-limiting)的，並在第一阻障層309的表面上形成單層的已反應的第一前驅物材料，進而允許更精確地控制金屬層401的厚度。
完成自限制反應之後，可清除沉積腔體403中的第一前驅物材料。舉例來說，控制單元415可指示前驅氣體控制器413斷開第一前驅物輸送系統405(含有要從沉積腔體403清除的第一前驅物材料)，並連接清洗氣體輸送系統414，以將清洗氣體輸送至沉積腔體403。在一實施例中，清洗氣體輸送系統414可為提供清洗氣體(例如氮、氬、氙或其他非反應性氣體)至沉積腔體403的氣體槽或其他設備。此外，控制單元415也可啟動真空幫浦423，以向沉積腔體403施加壓力差來幫助移除第一前驅物材料。清洗氣體和真空幫浦423可將第一前驅物材料從沉積腔體403清除約3秒。
完成第一前驅物材料的清除之後，第二前驅物材料(例如氫)至沉積腔體403的引入可透過控制單元415發送指令至前驅氣體控制器413來啟動，以斷開清洗氣體輸送系統414並將第二前驅物輸送系統406(含有第二前驅物材料)連接至沉積腔體403。當第二前驅物輸送系統406連接至沉積腔體403之後，第二前驅物輸送系統406可將第二前驅物材料輸送至噴頭417。接著，噴頭417可將第二前驅物材料分散進入沉積腔體403，其中第二前驅物材料可吸附於第一阻障層309的暴露表面上並與在另一自限制反應中的第一前驅物材料反應，以在第一阻障層309的暴露表面上形成單層之所期望的材料(例如不含 氟的鎢)。
在形成有著氯化鎢的鎢層的上述實施例中，可以在約1slm與約8slm之間(例如約6slm)的流速將氫引入沉積腔體403約0.1-1.5秒。此外，沉積腔體403可保持在約5torr與約50torr之間的壓力以及在約400℃與約500℃之間的溫度。然而，本發明所屬技術領域者將理解，這些製程條件僅用以說明，因為保持在本發明實施例的範圍中的同時，可使用任何合適的製程條件來引入氫。
在形成單層所期望的材料(例如鎢)之後，可使用例如清洗氣體輸送系統414的清洗氣體清洗沉積腔體403(在第一阻障層309的暴露表面上留下單層的所期望材料)約3秒。在清洗沉積腔體403之後，完成了形成所期望材料的第一循環，且可描述用於原子層沉積製程的化學製程的一組化學方程式可如以下兩個方程式所示：
當完成第一循環之後，可開始相似於第一循環的第二循環。舉例來說，重複的循環可引入第一前驅物材料，以清洗氣體清洗，脈衝第二前驅物材料，並以清洗氣體清洗。可重複這些循環直到金屬層401具有在約20Å與約50Å之間的厚度，例如在約30Å與約40Å之間。當達到金屬層401的所期望厚度之後，基底101可從沉積腔體403移出以進行下一步加工。
然而，本發明所屬技術領域者將理解，形成金屬層401的上述製程僅用以說明，並非用以限定本發明實施例。 可使用任何其他合適的製程，例如先脈衝第二前驅物材料(例如氫)，以清洗氣體清洗，引入第一前驅物材料(例如氯化鎢)，並以清洗氣體清洗，以完成第一循環並接著重複第一循環。形成金屬層401的此製程和其他合適製程都涵蓋在本發明實施例的範圍中。
透過使用例如不使用氟原子的前驅物材料(例如氯化鎢)，可形成金屬層401而不會從沉積製程引入殘留的氟，同時仍允許後續的沉積使用較便宜和較快的氟基前驅物。特別來說，可形成有著約零的氟濃度的氯化鎢。如此一來，如果後續形成層確實含有來自各個的沉積製程的殘留氟原子，金屬層401可作為阻障層，並防止氟進一步擴散進入功函數層307和干擾金屬閘極的操作。
第5圖顯示當金屬層401形成之後，成核層501可形成於金屬層401上方，為後續的填充材料601(未顯示於第5圖，但是以下參照第6圖顯示並描述)提供成核點。在一實施例中，成核層501可為與金屬層401相同的材料(例如鎢)，成核層501可透過使用相似的製程(例如原子層沉積)形成，但可不使用不含氟的前驅物沉積。此外，雖然金屬層401可為結晶(例如結晶鎢)，成核層501可形成為非晶材料，例如非晶鎢。
成核層501可透過使用相似於形成金屬層401的製程形成，例如原子層沉積製程。此外，成核層501可在與形成金屬層401的相同沉積系統400中形成(例如使用第三前驅物輸送系統(未顯示)、第四前驅物輸送系統(未顯示)以及第五前驅物輸送系統(未顯示)，或者可為使用相似但未必相同之所述設 備的另外的沉積系統。如此一來，為了方便討論，根據上述的沉積系統400討論來描述以下討論，應當理解的是，此討論不限於與用於沉積金屬層401之相同的沉積系統。
在一特定的實施例中，成核層501的形成可透過將第一成核前驅物材料放入第一前驅物輸送系統405來啟動。舉例來說，在金屬層401為鎢(W)的一實施例中，第一成核前驅物材料可為例如矽烷(SiH4)的前驅物，且可放入第一前驅物輸送系統405中。然而，本發明所屬技術領域者將理解，此前驅物並非可用以形成鎢層之唯一的前驅物，且使用矽烷並非用以限定本發明實施例。舉例來說，第一成核前驅物材料可為例如二硼烷(B2H6)的材料，可使用任何合適相(固體、液體或氣體)的任何合適的前驅物材料來形成鎢層。
此外，第二成核前驅物材料可放入第二前驅物輸送系統406。在鎢層為成核層所期望的材料的實施例中，第二成核前驅物材料可為含有鎢的前驅物材料，以與第一前驅物材料反應形成單層鎢。舉例來說，在使用矽烷(SiH4)作為第一成核前驅物材料的實施例中，可使用氟化鎢(WF6)作為第二成核前驅物材料，並可將氟化鎢放入第二前驅物輸送系統406。然而，任何其他合適的前驅物材料或材料的組合可用作第二成核前驅物材料。
當第一成核前驅物材料和第二成核前驅物材料分別放入第一前驅物輸送系統405和第二前驅物輸送系統406之後，成核層501的形成可透過控制單元415發送指令至前驅氣體控制器413以將第一前驅物輸送系統405連接至沉積腔體403來 啟動。當第一前驅物輸送系統405連接至沉積腔體403之後，第一前驅物輸送系統405可透過前驅氣體控制器413和岐管426將第一成核前驅物材料(例如矽烷)輸送至噴頭417。接著，噴頭417可將第一成核前驅物材料分散進入沉積腔體403，其中第一成核前驅物材料可被吸附並對金屬層401的暴露表面起反應。
在形成鎢層作為成核層501的實施例中，第一成核前驅物材料可以在約0.1slm與約1slm之間的流速流進沉積腔體403約1-3秒每循環。此外，沉積腔體403可保持在約2torr與約10torr之間的壓力(例如約5torr)以及在約200℃與約400℃之間的溫度(例如約300℃)。然而，本發明所屬技術領域者將理解，這些製程條件僅用以說明，因為保持在本發明實施例的範圍中的同時，可使用任何合適的製程條件。
當第一成核前驅物材料吸附於金屬層401的表面上時，第一前驅物材料將與位於暴露表面上的開放活性部位反應。然而，當在暴露表面上的所有開放活性部位與第一成核前驅物材料反應之後，此反應將停止，因為第一成核前驅物材料將沒有更多的開放活性部位可接合。此限制導致第一成核前驅物材料與金屬層401的暴露表面的反應為自限制的，並在金屬層401的表面上形成單層的已反應的第一成核前驅物材料，進而允許更精確地控制成核層501的厚度。
完成自限制反應之後，可清除沉積腔體403中的第一成核前驅物材料。舉例來說，控制單元415可指示前驅氣體控制器413斷開第一前驅物輸送系統405(含有要從沉積腔體403清除的第一成核前驅物材料)，並連接清洗氣體輸送系統 414，以將清洗氣體輸送至沉積腔體403。此外，控制單元415也可啟動真空幫浦423，以向沉積腔體403施加壓力差來幫助移除第一成核前驅物材料。清洗氣體和真空幫浦423可將第一成核前驅物材料從沉積腔體403清除約3秒。
完成第一成核前驅物材料的清除之後，第二成核前驅物材料(例如氟化鎢)至沉積腔體403的引入可透過控制單元415發送指令至前驅氣體控制器413來啟動，以斷開清洗氣體輸送系統414並將第二前驅物輸送系統406(含有第二成核前驅物材料)連接至沉積腔體403。當第二前驅物輸送系統406連接至沉積腔體403之後，第二前驅物輸送系統406可將第二成核前驅物材料輸送至噴頭417。接著，噴頭417可將第二成核前驅物材料分散進入沉積腔體403，其中第二成核前驅物材料可吸附於金屬層401的暴露表面上並與在另一自限制反應中的第一成核前驅物材料反應，以在金屬層401的暴露表面上形成單層之所期望的材料(例如鎢)。
在形成鎢層的上述實施例中，可以在約0.01slm與約0.2slm之間的流速(例如約0.1slm)將氟化鎢引入沉積腔體403約1-3秒。此外，沉積腔體403可保持在約2torr與約10torr之間的壓力以及在約200℃與約400℃之間的溫度。然而，本發明所屬技術領域者將理解，這些製程條件僅用以說明，因為保持在本發明實施例的範圍中的同時，可使用任何合適的製程條件來引入氟化鎢。
在形成單層所期望的材料(例如鎢)之後，可使用例如清洗氣體輸送系統414的清洗氣體清洗沉積腔體403(在金屬 層401的暴露表面上留下單層的所期望材料)約3秒。在清洗沉積腔體403之後，完成了形成所期望材料的第一循環，且可開始相似於第一循環的第二循環。舉例來說，重複的循環可引入第一成核前驅物材料，以清洗氣體清洗，脈衝第二成核前驅物材料，並以清洗氣體清洗。可重複這些循環直到成核層501具有在約20Å與約40Å之間的厚度。當達到成核層501的所期望厚度之後，基底101可從沉積腔體403移出以進行下一步加工。
然而，本發明所屬技術領域者將理解，形成成核層501的上述製程僅用以說明，並非用以限定本發明實施例。可使用任何其他合適的製程，例如先脈衝第二成核前驅物材料(例如氟化鎢)，以清洗氣體清洗，引入第一成核前驅物材料(例如矽烷或二硼烷)，並以清洗氣體清洗，以完成第一循環並接著重複第一循環。形成成核層501的此製程和其他合適製程都涵蓋在本發明實施例的範圍中。
第6圖顯示當成核層501形成之後，透過使用成核層501幫助填充材料601成核，以沉積填充材料601來填充開口的餘留部分。在一實施例中，填充材料601可為與成核層501相同的材料(例如鎢)或不同的材料，例如Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或類似材料，且具有在約1000Å與約2000Å之間的厚度，例如約1500Å。然而，可使用任何合適的材料。
此外，填充材料601可透過使用例如非順應性沉積製程(例如化學氣相沉積)的沉積製程沉積。在一實施例中，沉積製程可使用例如氟化鎢(WF6)和氫(H2)的前驅物，但是可使用 其他合適的前驅物。在一特定實施例中，使用氟化鎢和氫作為前驅物，可以在約0.1slm與約0.5slm之間(例如約0.3slm)的流速將氟化鎢引入反應腔體約0.3秒，而可同時以在約1slm與約10slm之間(例如約6slm)的流速將氫引入反應腔體。此外，此化學氣相沉積製程可在約200℃與約400℃之間的溫度(例如約300℃)以及在約100torr與約400torr之間的壓力(例如約250torr)實施。然而，可使用任何合適的製程條件。
第7圖顯示在沉積填充材料601以填充和過填充開口之後，可平坦化第一介電材料301、第一導電層303、第一金屬材料305、功函數層307、第一阻障層309、金屬層401、成核層501、填充材料601的材料，以形成閘極堆疊701。在一實施例中，使用例如化學機械研磨製程平坦化這些材料，以與第一間隙壁113齊平，但是可使用任何合適的製程(例如研磨或蝕刻)。
在形成以及平坦化閘極堆疊701的材料之後，可將閘極堆疊701的材料凹陷並以覆蓋層703覆蓋。在一實施例中，閘極堆疊701可透過使用對閘極堆疊701的材料有選擇性的蝕刻劑之例如濕蝕刻或乾蝕刻製程來凹陷。在一實施例中，可凹陷閘極堆疊701的材料約5nm與約150nm之間的距離，例如約120nm。然而，可使用任何合適的製程和距離。
當凹陷閘極堆疊701的材料之後，可沉積並平坦化覆蓋層703，以與第一間隙壁113齊平。在一實施例中，覆蓋層703可為例如SiN、SiON、SiCON、SiC、SiOC、前述之組合或類似物的材料，且透過使用例如原子層沉積、化學氣相沉積、 濺鍍或類似製程的沉積製程沉積。覆蓋層703可沉積約5Å與約200Å之間的厚度，且接著透過使用例如化學機械研磨的平坦化製程平坦化，使得覆蓋層703與第一間隙壁113共平面。
第8圖顯示形成通過層間介電層203的第一開口801，以暴露出源極/汲極區201，以準備形成第一接點803。在一實施例中，可透過先在源極/汲極區201上方放置並圖案化第一光阻(未顯示)，接著使用第一光阻作為遮罩進行蝕刻製程來形成第一開口801。然而，可使用任何合適類型的光阻材料或材料的組合。
選擇性地，可形成矽化物接點(未顯示)，接著可填充第一開口801以形成第一接點803。矽化物接點可包括鈦、鎳、鈷或鉺，以降低接點的蕭基阻障高度(Schottky barrier height)。然而，也可使用其他金屬，例如鉑、鈀和類似物。矽化可透過毯覆式沉積合適的金屬層以及接著使金屬與下方暴露的矽反應的退火步驟來實施。接著，例如以選擇性蝕刻製程移除未反應的金屬。矽化物接點的厚度可在約5nm與約50nm之間。
在一實施例中，第一接點803可為導電材料，例如W、Al、Cu、AlCu、W、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、Ti、TiAlN、Ru、Mo或WN，但是可使用任何合適的材料，例如鋁、銅、前述之合金、前述之組合或類似物，且可使用沉積製程(例如濺鍍、化學氣相沉積、電鍍、無電電鍍或類似製程)填充及/或過填充第一開口801。當填充及/或過填充第一開口801之後，可使用平坦化製程(例如化學機械 研磨(CMP))移除在第一開口801之外的沉積材料，且第一接點803可具有約5Å與約2000Å之間的厚度。然而，可使用任何合適的材料和形成製程。
第9圖顯示第一蝕刻停止層901形成於閘極堆疊701上方。在一實施例中，第一蝕刻停止層901可透過使用電漿增強化學氣相沉積(PECVD)由氮化矽形成，但是也可使用其他材料(例如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他介電質、前述之組合或類似物)和其他技術(例如化學氣相沉積(低壓化學氣相沉積)、物理氣相沉積或類似技術)形成第一蝕刻停止層901。第一蝕刻停止層901可具有在約5Å與約500Å之間的厚度。
第9圖也顯示第一介電層903形成於第一蝕刻停止層901上方。第一介電層903可由一種或多種合適的介電材料(例如低介電常數介電質(例如碳摻雜氧化物)、極低介電常數介電質(例如碳摻雜二氧化矽、氧化矽、氮化矽、例如聚醯亞胺的聚合物、前述之組合或類似物))製成。第一介電層903可透過例如旋塗製程或化學氣相沉積(CVD)的製程形成，但是可使用任何合適的製程，且可具有在約5Å與約500Å之間的厚度，例如約50Å。
第9圖也顯示圖案化第一介電層903和第一蝕刻停止層901以形成暴露出第一接點803和閘極堆疊701的第二開口905。在一實施例中，透過先在第一介電層903上方放置並圖案化第二光阻，接著在一個或多個蝕刻製程期間使用第二光阻作為遮罩來圖案化第一介電層903和第一蝕刻停止層901，以暴露 出第一接點803和閘極堆疊701。此外，在打開第一蝕刻停止層901之後，可停止蝕刻而不延伸進入第一接點803，或者可繼續微量過蝕刻並形成第二開口905部分地延伸進入第一接點803。
當暴露出第一接點803和閘極堆疊701之後，可沉積導電材料來填充及/或過填充第二開口905，以與第一接點803和閘極堆疊701電性連接。在一實施例中，第二接點907可為導電材料(例如鎢(W))，但是可使用任何合適的材料(例如鋁、銅、前述之合金、前述之組合或類似物)，且可透過使用沉積製程(例如濺鍍、化學氣相沉積、(使用晶種層)電鍍)來填充及/或過填充第二開口905。當填充或過填充第二開口905之後，可透過使用平坦化製程(例如化學機械研磨(CMP))移除在第二開口905之外的任何沉積材料。
然而，雖然已描述形成第二接點907的單一製程，但是本發明所屬技術領域者將理解也可使用其他合適的製程。舉例來說，可分開實施形成開口和與第一接點803電性連接的第二接點907的其中一者的第一製程可與形成開口和與閘極堆疊701連接的第二接點907的其中一者的第二製程。可使用任何合適數量的製程來形成第二接點907。
當第二接點907形成之後，半導體裝置100準備好進行額外的加工。在一些實施例中，額外的加工可包含在第二接點907上方形成一個或多個金屬層以形成功能電路，形成接觸墊以與金屬層電性連接，以及封裝半導體裝置100，因此半導體裝置100可接附至其他外部裝置。
透過金屬層401不含氟，金屬層401可作為阻障層 來阻擋可能存在於成核層501或填充材料601中之任何殘留氟的移動。如此一來，防止了殘留氟引入功函數層307，進而減少或防止氟中毒和降解的效能，並維持較低的電阻。此外，在沒有氟進入功函數層307的情況下，來自功函數層307的材料的額外原子(例如鋁)可朝向第一導電層303與第一介電材料301(例如HfO2)之間的界面擴散。如此一來，可得到較有效率和受控的裝置。
第10A-10B圖顯示擴散進入功函數層307之氯副產物(在第10A圖中)和氟副產物(在第10B圖中)的相對原子百分比的圖表，其中一些實施例不存在金屬層401(以1001標示)，一實施例中金屬層401具有約30的厚度(以1003標示)，以及一實施例中金屬層401具有約50的厚度(以1005標示)。這些圖表透過使用X光光電子能譜儀(X-ray Photoelectron Spectroscopy，XPS)分析產生，X光光電子能譜儀使用200μm的單色Al K-alpha X光以及以1kV的氬離子濺鍍提取之100eV和0.2eV的電漿增強(PE)的步驟。如圖所示，在不存在金屬層401的實施例中，氟(以及導致的氟中毒)的百分比增加，而氯的百分比減少。相似地，在金屬層401存在的實施例中，氟的百分比降低(例如約0.1原子%與約1.5原子%之間，例如約等於或小於0.5原子%)，而氯的百分比增加。
依據一實施例，一方法包含在基底上方沉積功函數層；在功函數層上方沉積阻障層；在阻障層上方沉積不含氟的金屬層；在不含氟的金屬層上方沉積第一金屬層；以及在第一金屬層上方沉積第二金屬層，以形成閘極堆疊。在一實施例 中，沉積第二金屬層的步驟包括使用金屬氟化物前驅物。在一實施例中，不含氟的金屬層包括鎢(W)。在一實施例中，第一金屬層和第二金屬層包括鎢。在一實施例中，沉積不含氟的金屬層的步驟使用包括鎢的不含氟的前驅物。在一實施例中，不含氟的前驅物為氯化鎢。
依據一實施例，一方法包含在基底上方沉積功函數層，功函數層包括鋁；在功函數層上方沉積阻障層，阻障層包括氮化鈦；使用不含氟的第一原子層沉積製程，以在阻障層上方沉積第一金屬層；在第一金屬層上方沉積第二金屬層，其中沉積第二金屬層至少部分地透過第二原子層沉積製程實施；以及使用金屬氟化物前驅物，以在第二金屬層上方沉積第三金屬層，其中沉積第三金屬層至少部分地透過化學氣相沉積製程實施。在一實施例中，第一金屬層、第二金屬層和第三金屬層包括鎢(W)。在一實施例中，金屬氟化物前驅物包括鎢和氟。在一實施例中，不含氟的第一原子層沉積製程使用氯化鎢。在一實施例中，第二原子層沉積製程使用矽烷。在一實施例中，第二原子層沉積製程使用二硼烷。在一實施例中，不含氟的第一原子層沉積製程形成第一金屬層作為結晶材料，且其中沉積第二金屬層形成第二金屬層作為非晶材料。在一實施例中，此方法更包括以複數個第一間隙壁平坦化第三金屬層。
在另一實施例中，一裝置包含高介電常數材料，位於基底上方；第一阻障層，位於高介電常數材料上方；功函數層，位於高介電常數材料上方，其中功函數層具有在約0.1原子%與約1.5原子%之間的氟濃度；第二阻障層，位於功函數 層上方；導電層，位於第二阻障層上方；第一金屬層，位於導電層上方，第一金屬層包括氟副產物；以及第二金屬層，位於第一金屬層上方，第二金屬層包括氟副產物。在一實施例中，導電層包括複數個單層。在一實施例中，第一金屬層包括複數個單層。在一實施例中，導電層、第一金屬層和第二金屬層包括鎢。在一實施例中，導電層為結晶的。在一實施例中，第一金屬層為非晶的。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (20)

  1. 一種半導體裝置的製造方法，包括：在一基底上方沉積一功函數層；在該功函數層上方沉積一阻障層；在該阻障層上方沉積一不含氟的金屬層；在該不含氟的金屬層上方沉積一第一金屬層；以及在該第一金屬層上方沉積一第二金屬層，以形成一閘極堆疊。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中沉積該第二金屬層的步驟包括使用一金屬氟化物前驅物。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該不含氟的金屬層包括鎢(W)。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中該第一金屬層和該第二金屬層包括鎢。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中沉積該不含氟的金屬層的步驟使用包括鎢的一不含氟的前驅物。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該不含氟的前驅物為氯化鎢。
  7. 一種半導體裝置的製造方法，包括：在一基底上方沉積一功函數層，該功函數層包括鋁；在該功函數層上方沉積一阻障層，該阻障層包括氮化鈦；使用一不含氟的第一原子層沉積製程，以在該阻障層上方 沉積一第一金屬層；在該第一金屬層上方沉積一第二金屬層，其中沉積該第二金屬層至少部分地透過一第二原子層沉積製程實施；以及使用一金屬氟化物前驅物，以在該第二金屬層上方沉積一第三金屬層，其中沉積該第三金屬層至少部分地透過一化學氣相沉積製程實施。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該第一金屬層、該第二金屬層和該第三金屬層包括鎢(W)。
  9. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該金屬氟化物前驅物包括鎢和氟。
  10. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該不含氟的第一原子層沉積製程使用氯化鎢。
  11. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該第二原子層沉積製程使用矽烷。
  12. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該第二原子層沉積製程使用二硼烷。
  13. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該不含氟的第一原子層沉積製程形成該第一金屬層作為一結晶材料，且其中沉積該第二金屬層形成該第二金屬層作為一非晶材料。
  14. 如申請專利範圍第7項所述之半導體裝置的製造方法，更包括以複數個第一間隙壁平坦化該第三金屬層。
  15. 一種半導體裝置，包括： 一高介電常數材料，位於一基底上方；一第一阻障層，位於該高介電常數材料上方；一功函數層，位於該高介電常數材料上方，其中該功函數層具有在約0.1原子%與約1.5原子%之間的氟濃度；一第二阻障層，位於該功函數層上方；一導電層，位於該第二阻障層上方；一第一金屬層，位於該導電層上方，該第一金屬層包括氟副產物；以及一第二金屬層，位於該第一金屬層上方，該第二金屬層包括氟副產物。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該導電層包括複數個單層。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該第一金屬層包括複數個單層。
  18. 如申請專利範圍第15項所述之半導體裝置，其中該導電層、該第一金屬層和該第二金屬層包括鎢。
  19. 如申請專利範圍第18項所述之半導體裝置，其中該導電層為結晶的。
  20. 如申請專利範圍第19項所述之半導體裝置，其中該第一金屬層為非晶的。
TW106140921A 2016-11-29 2017-11-24 半導體裝置及其製造方法 TWI685021B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427526P 2016-11-29 2016-11-29
US62/427,526 2016-11-29
US15/783,153 US10269569B2 (en) 2016-11-29 2017-10-13 Semiconductor device and methods of manufacture
US15/783,153 2017-10-13

Publications (2)

Publication Number Publication Date
TW201820420A true TW201820420A (zh) 2018-06-01
TWI685021B TWI685021B (zh) 2020-02-11

Family

ID=62117475

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106140921A TWI685021B (zh) 2016-11-29 2017-11-24 半導體裝置及其製造方法

Country Status (5)

Country Link
US (5) US10269569B2 (zh)
KR (1) KR102042724B1 (zh)
CN (1) CN108172509B (zh)
DE (1) DE102017124635A1 (zh)
TW (1) TWI685021B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723420B (zh) * 2018-07-11 2021-04-01 美商格芯（美國）集成電路科技有限公司 在ｆｉｎｆｅｔ中具有大ｅｐｉ之裝置及製造方法
TWI762160B (zh) * 2020-12-04 2022-04-21 大陸商長江存儲科技有限責任公司 用於製作半導體裝置的方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269569B2 (en) * 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
DE102017127208A1 (de) 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-strukturen und verfahren zu deren herstellung
US10497811B2 (en) 2016-12-15 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US10790140B2 (en) * 2017-02-14 2020-09-29 Applied Materials, Inc. High deposition rate and high quality nitride
US10790142B2 (en) 2017-11-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selective capping processes and structures formed thereby
WO2019108237A1 (en) 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10692773B2 (en) 2018-06-29 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Forming nitrogen-containing low-K gate spacer
US20200203143A1 (en) * 2018-12-19 2020-06-25 Nanya Technology Corporation Method for preparing multilayer structure
US11127857B2 (en) 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread
US11004725B2 (en) * 2019-06-14 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device with gaps in the source/drain region
US11430652B2 (en) * 2019-09-16 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling threshold voltages through blocking layers
US11049937B2 (en) * 2019-10-18 2021-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11398384B2 (en) * 2020-02-11 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for manufacturing a transistor gate by non-directional implantation of impurities in a gate spacer
DE102020130401A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
US11784052B2 (en) * 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
US11699736B2 (en) 2020-06-25 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11437240B2 (en) 2020-08-05 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structure and method of forming
US20220098731A1 (en) * 2020-09-29 2022-03-31 Applied Materials, Inc. Method Of Reducing Titanium Nitride Etching During Tungsten Film Formation

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284503B1 (en) * 1993-08-20 2001-09-04 University Of Utah Research Foundation Composition and method for regulating the adhesion of cells and biomolecules to hydrophobic surfaces
US6614082B1 (en) 1999-01-29 2003-09-02 Micron Technology, Inc. Fabrication of semiconductor devices with transition metal boride films as diffusion barriers
US20020190379A1 (en) 2001-03-28 2002-12-19 Applied Materials, Inc. W-CVD with fluorine-free tungsten nucleation
US7682891B2 (en) 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
KR20090067966A (ko) 2007-12-21 2009-06-25 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US9006092B2 (en) 2011-11-03 2015-04-14 United Microelectronics Corp. Semiconductor structure having fluoride metal layer and process thereof
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
KR101990051B1 (ko) 2012-08-31 2019-10-01 에스케이하이닉스 주식회사 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US20150076624A1 (en) * 2013-09-19 2015-03-19 GlobalFoundries, Inc. Integrated circuits having smooth metal gates and methods for fabricating same
JP6554418B2 (ja) 2013-11-27 2019-07-31 東京エレクトロン株式会社 タングステン膜の成膜方法および成膜装置
US9431304B2 (en) * 2014-12-22 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gates
US9548372B2 (en) * 2015-01-29 2017-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function
US9953984B2 (en) * 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
KR102336033B1 (ko) 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102395061B1 (ko) * 2015-07-02 2022-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9922884B2 (en) * 2015-10-14 2018-03-20 International Business Machines Corporation Integrated circuit with replacement gate stacks and method of forming same
US9824929B2 (en) * 2015-10-28 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US9748235B2 (en) * 2016-02-02 2017-08-29 Globalfoundries Inc. Gate stack for integrated circuit structure and method of forming same
US9698241B1 (en) * 2016-03-16 2017-07-04 GlobalFoundries, Inc. Integrated circuits with replacement metal gates and methods for fabricating the same
US10109507B2 (en) * 2016-06-01 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process
US10128237B2 (en) * 2016-06-24 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of gate replacement in semiconductor devices
CN107958872B (zh) * 2016-10-17 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10269569B2 (en) * 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US9935173B1 (en) * 2016-11-29 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10522650B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723420B (zh) * 2018-07-11 2021-04-01 美商格芯（美國）集成電路科技有限公司 在ｆｉｎｆｅｔ中具有大ｅｐｉ之裝置及製造方法
TWI762160B (zh) * 2020-12-04 2022-04-21 大陸商長江存儲科技有限責任公司 用於製作半導體裝置的方法

Also Published As

Publication number Publication date
US10727066B2 (en) 2020-07-28
KR20180061071A (ko) 2018-06-07
CN108172509A (zh) 2018-06-15
KR102042724B1 (ko) 2019-11-08
DE102017124635A1 (de) 2018-05-30
US20220328316A1 (en) 2022-10-13
US10504734B2 (en) 2019-12-10
US20180151373A1 (en) 2018-05-31
US10269569B2 (en) 2019-04-23
US11380549B2 (en) 2022-07-05
US20200090939A1 (en) 2020-03-19
TWI685021B (zh) 2020-02-11
CN108172509B (zh) 2020-09-08
US20200357645A1 (en) 2020-11-12
US20190096678A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
TWI685021B (zh) 半導體裝置及其製造方法
CN107689397B (zh) 半导体器件及其制造方法
TWI693689B (zh) 半導體裝置及其形成方法
CN110783198B (zh) 半导体器件及其制造方法
KR102445600B1 (ko) 반도체 디바이스 및 제조 방법
TW202017000A (zh) 半導體結構及其製造方法和半導體電晶體結構的製造方法
TW201824438A (zh) 製造半導體裝置的設備
TWI766438B (zh) 半導體元件的製造方法
US20240079265A1 (en) Deposition Method for Semiconductor Device
US11955370B2 (en) Semiconductor devices and methods of manufacture
US20230197524A1 (en) Semiconductor Device and Method of Manufacture
TWI775304B (zh) 半導體裝置及其製造方法
US20230044771A1 (en) Self-Aligned Contact Hard Mask Structure of Semiconductor Device and Method of Forming Same
TW202242974A (zh) 製造半導體裝置的方法
TW202236393A (zh) 電晶體閘極的形成方法