KR20000020911A - 스페이서로 보호되는 박막의 질화막 라이너를 갖는 트렌치 소자분리방법 및 구조 - Google Patents
스페이서로 보호되는 박막의 질화막 라이너를 갖는 트렌치 소자분리방법 및 구조 Download PDFInfo
- Publication number
- KR20000020911A KR20000020911A KR1019980039726A KR19980039726A KR20000020911A KR 20000020911 A KR20000020911 A KR 20000020911A KR 1019980039726 A KR1019980039726 A KR 1019980039726A KR 19980039726 A KR19980039726 A KR 19980039726A KR 20000020911 A KR20000020911 A KR 20000020911A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- semiconductor substrate
- film
- device isolation
- nitride film
- Prior art date
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims abstract description 58
- 150000004767 nitrides Chemical class 0.000 title claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 29
- 239000010409 thin film Substances 0.000 title abstract description 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 32
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims description 18
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims description 2
- 230000003139 buffering effect Effects 0.000 claims 1
- 238000001312 dry etching Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 1
- 230000001131 transforming effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 85
- 239000011810 insulating material Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Element Separation (AREA)
Abstract
트렌치 소자분리에서 발생되는 결함을 방지하기 위해서 채용된 트렌치 측벽 상의 실리콘질화막라이너 상에 절연막스페이서를 형성하여 후속 식각 공정에서 실리콘질화막라이너가 과도하게 식각되는 것을 방지하기 위한 트렌치 소자분리 방법 및 그로부터 제조되는 트렌치 소자분리 구조에 관하여 개시한다. 트렌치 측벽에 형성되어 반도체기판에 스트레스가 발생되는 것을 억제하기 위한 질화막라이너를 스페이서 형태로 변형시킴으로써, 활성영역의 반도체기판 상부에 적층되어 식각마스크로 이용되는 실리콘질화막패턴과 상호 분리되도록 한다.
Description
본 발명은 반도체소자의 소자분리를 위하여 스페이서로 보호되는 질화막라이너를 갖는 트렌치 소자분리 방법과 구조에 관한 것으로서, 상세하게는 트렌치 소자분리에서 발생되는 결함을 방지하기 위해서 채용된 트렌치 측벽 상의 실리콘질화막라이너 상에 절연막스페이서를 형성하여 후속 식각 공정에서 상기 실리콘질화막라이너가 과도하게 식각되는 것을 방지하기 위한, 스페이서로 보호되는 질화막라이너를 갖는 트렌치 소자분리 방법 및 그로부터 제조되는 트렌치 소자분리 구조에 관한 것이다.
반도체소자의 고집적화에 따라 동일 기판 상에 제조되는 반도체소자들 간의 소자분리 방법에 대한 연구가 진행되고 있다. 소자분리를 위한 필드영역의 한정은 반도체 제조 공정의 초기단계에 이루어지며, 이로써 반도체소자가 직접 제조되는 활성영역의 크기 및 후속 단계의 공정마진의 한계가 결정된다. 반도체 소자분리 기술에는 로코스(LOCOS) 방법과 트렌치 소자분리 방법이 있다. 반도체소자의 고집적화는 전자의 방법보다 후자의 방법을 선호하게 하였으며, 트렌치를 제조하는 여러 방법이 개발되고 있다.
트렌치 소자분리 방법은 반도체기판 내부에 트렌치를 형성한 후, 그 내부에 절연물질을 채워 소자분리막을 형성하는 것으로 요약될 수 있다. 트렌치를 형성한 후, 단순히 그 내부에 절연물질을 채우게 되면 외형적으로는 소자분리막이 형성될 수 있으나, 기능적으로는 트렌치 내부에 채워지는 물질이 반도체기판과 다른 물질인 이유로 상호간의 응력 등의 차이로 인하여 여러 결함이 발생되는 이유로 소자분리막의 제기능을 발휘하지 못하게 된다.
이렇게 트렌치를 이용한 소자분리에서 발생되는 문제를 일으키는 원인으로는 반도체기판 자체가 갖고 있던 결함, 트렌치를 형성하기 위한 식각공정시 불순물이 반도체기판으로 침투하여 발생하는 결함, 트렌치 내부에 절연물질의 매립도의 불완전함, 후속되는 이온주입 또는 산화 공정시에 미치는 영향 등을 들 수 있다. 소자분리막이 형성된 반도체기판에 대해서는 반도체소자, 예컨대 트랜지스터를 제조함에 있어서 웰(well)을 형성하기 위한 이온주입공정, 트랜지스터 제어를 위한 이온주입시 버퍼(buffer) 역할을 하는 산화막을 형성하는 산화공정, 게이트산화막 형성을 위한 산화공정, 트랜지스터의 소오스와 드레인을 형성하기 위한 이온주입시 버퍼 역할을 하는 산화막을 형성하는 산화공정 등의 다양한 후속 공정이 예정되어 있다. 이렇게 소자분리막을 형성한 후에 진행되는 공정 중, 특히 산화공정은 이미 형성된 소자분리막에 접촉하고 있는 활성영역의 반도체기판을 산화시킬 수 있다. 트렌치 측벽에 접한 반도체기판이 산화되면 부피팽창이 일어나고, 이로 인해 반도체기판은 스트레스를 받게되며, 이는 소자분리막과 활성영역의 반도체기판의 경계에 결정 결함(defect)이 발생시키는 결정적인 요인으로 작용하게 된다.
따라서, 트렌치 내부에 절연물질을 매립하기 전에 1차로 측벽산화막을 형성한 후, 결과물 전면에 박막의 실리콘질화막라이너를 형성하는 기술이 제시되고 있다. 실리콘질화막라이너는 활성영역의 반도체기판이 트렌치와 인접한 부분에서 산화가 일어나는 것을 방지하게되고 결국은 스트레스를 방지하는 기능을 갖는 물질층이다. 그런데, 트렌치 내부에 절연물을 매립한 후, 활성영역의 반도체기판 상부에 적층되어 있던 물질패턴, 특히 실리콘질화물을 이용하여 형성된 식각마스크패턴을 제거하는 과정에서 과도한 식각이 일어나는 경우에 동일한 물질로 형성된 실리콘질화막라이너를 연속적으로 식각되어 활성영역의 반도체기판 상부면 이하로 제거될 수 있다. 이 경우에는 소자분리막과 활성영역의 반도체기판간의 경계에 홈(dent)이 발생된다. 이러한 홈이 발생된 반도체기판을 이용하여 후속 공정이 진행되어 제조된 반도체소자, 예컨대 트랜지스터에서 이중으로 턴 온(turn-on) 되는 험프(hump)현상이 발생되거나, 문턱전압을 낮추거나, 게이트전극으로 이용되는 폴리실리콘의 잔유물(residue)로 인하여 인접한 게이트전극 간에 브리지(bridge)가 유발되는 등 반도체소자의 전기적 특성을 열화시키는 문제점이 발생된다.
이하에서 종래의 트렌치를 이용한 소자분리 방법에 관하여 첨부도면을 참조하여 설명하고 그 문제점을 살펴보기로 한다.
첨부도면 도 1 내지 도 3은 종래의 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1은 반도체기판의 필드영역에 트렌치가 형성되고, 그 내부에 절연물을 채워 소자분리막을 형성하는 방법을 설명하기 위한 단면도들이다. 먼저, 반도체기판(10) 상부에 패드산화막(15)과 실리콘질화막(20)이 순차적으로 적층한다. 적층된 두 물질층(15, 20)에 대한 선택적인 사진식각공정을 진행하여 반도체기판을 활성영역과 필드영역으로 한정하고, 필드영역의 반도체기판 상부면을 노출하는 실리콘질화막패턴(20)과 패드산화막패턴(15)을 형성한다. 이어서, 필드영역의 반도체기판을 노출하는 두 적층된 패턴(20, 15)을 식각마스크로 이용하는 식각공정을 진행하여 노출된 반도체기판을 소정 깊이로 식각하여 트렌치(23)를 형성한다. 이후, 트렌치의 측벽(23)을 감싸는 소정 두께를 갖는 측벽산화막(미도시)을 형성한 후, 트렌치의 내벽을 감싸면서 두 적층패턴(20, 15)의 노출면도 감싸는 질화막라이너(25)를 형성한다. 이때, 질화막라이너(25)를 감싸는 소정 두께를 갖는 스페이서용 절연막(30)을 형성하며, 동일 물질은 트렌치 내부를 매립하여 추후 소자분리막으로 이용된다. 마지막으로 도면에서 참조부호 "A" 선까지 평탄화 공정을 진행한다.
도 2는 도 1에 따라 최종적으로 평탄화공정이 진행된 결과를 도시한 단면도이다. 도면으로부터 소자분리막(30a)과 실리콘질화막패턴(20a)은 평탄화되어 있음을 알 수 있다.
도 3은 활성영역의 반도체기판 상부에 적층된 물질층을 제거한 후, 소자분리막(30b)과 반도체기판의 경계부위에 홈이 생성되는 것을 설명하기 위한 단면도이다. 트렌치측벽 상의 질화막라이너(도 2의 25a)는 실리콘질화막패턴(도 2의 20a) 측벽에 접해있는 이유로 실리콘질화물패턴(20a)을 제거하기 위한 식각공정시 과도한 식각이 진행되어 질화막라이너(25b)가 활성영역의 반도체기판 상부면 이하로 파여지는 결과가 초래된다. 도면부호 "B"는 그 결과 형성된 홈을 지시하며, 이는 전술한 바와 같이 반도체소자를 제조한 그 성능에 악영향을 미치므로 이러한 현상과 그러한 구조가 발생되지 않도록 각별한 노력이 요구된다.
도 4는 종래의 트렌치 소자분리 방법으로 형성한 소자분리구조에 대한 주사형 전자 현미경(SEM) 사진이다. 사진으로부터 종래의 기술에 의하여 형성된 트렌치 소자분리 구조에 홈이 발생되어 있음을 명백하게 인식할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체기판의 필드영역에 트렌치를 형성하기 위하여 반도체기판 상부에 형성된 실리콘질화물패턴을 제거하는 식각 공정시, 트렌치 측벽에서 발생되는 응력을 방지하기 위하여 증착한 실리콘질화막라이너가 함께 식각되어 반도체기판의 활성영역과 소자분리막이 형성된 필드영역의 경계에 홈(dent)이 발생되는 것을 방지하는 데 있으며, 본 발명은 전술한 기술적 과제를 달성할 수 있는 트렌치 소자분리 방법 및 소자분리 구조를 제공함을 목적으로 한다.
도 1 내지 도 3은 종래의 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 4는 종래의 트렌치 소자분리 방법으로 형성한 소자분리구조에 대한 주사형 전자 현미경(SEM) 사진이다.
도 5 내지 도 13은 본 발명에 따른 트렌치 소자분리 방법 및 구조에 대한 일실시예를 설명하기 위한 단면도들이다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 트렌치 소자분리 방법은 다음의 단계를 갖는 것을 특징으로 한다. (가)반도체기판 상부에 패드산화막과 실리콘질화막을 순차로 적층한 후, 상기 반도체기판을 활성영역과 필드영역으로 한정하기 위해 선택적인 사진식각공정에 의한 패터닝을 진행하여 상기 필드영역의 반도체기판 상부면을 노출하는 실리콘질화막패턴과 패드산화막패턴을 형성한다. (나)상기 적층된 두 패턴에 의하여 노출된 반도체기판을 소정 깊이로 식각하여 트렌치를 형성한다. (다)상기 트렌치의 측벽에 소정 두께를 갖는 측벽산화막을 형성한다. (라)상기 측벽산화막과 상기 적층된 두 패턴의 측벽을 감싸며 소정 두께를 갖는 질화막라이너를 형성한다. (마)상기 질화막라이너를 감싸며 소정 두께를 갖는 스페이서용 절연막을 형성한다. (바)상기 실리콘질화막패턴의 상부면과 그 측벽이 노출되도록 상기 스페이서용 절연막과 그 하부의 질화막라이너를 제거하면서, 상기 트렌치 측벽의 측벽산화막 상의 질화막라이너를 감싸는 절연막스페이서를 형성한다. (사)상기 절연막스페이서가 형성된 트렌치 내부를 채우면서, 상기 반도체기판 전면을 감싸는 소자분리막을 형성한다. (아)상기 실리콘질화막패턴의 소정 두께 이하의 물질층만이 남도록 그 상부면의 모든 물질층을 제거하면서 평탄화한다. (자)상기 반도체기판이 노출되도록 상기 평탄화된 실리콘절연막패턴과 그 하부의 패드산화막패턴을 제거하여 상기 평탄화된 소자분리막의 상부를 돌출 시킨다. (차)상기 노출된 반도체기판의 상부면과 일치되도록 상기 돌출된 소자분리막의 상부를 제거한다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 트렌치 소자분리 구조는 활성영역과 필드영역으로 구분된 반도체기판과, 상기 반도체기판의 필드영역이 소정 깊이만큼 식각된 트렌치와, 상기 트렌치의 내측벽을 감싸 반도체기판의 활성영역과 필드영역 간을 버퍼링하는 측벽산화막과, 상기 측벽산화막을 따라 감싸고 있으며, 상기 트렌치 입구의 상단부에 인접한 활성영역의 반도체기판이 산화되지 않도록 하여 스트레스 발생을 방지하기 위한 질화막라이너와, 상기 트렌치 입구 상단부의 질화막라이너가 상기 활성영역의 반도체기판 상부면 이하로 식각되어 홈이 생기는 것을 방지하기 위하여 상기 질화막라이너를 감싸는 절연막스페이서 및 상기 절연막스페이서로 둘러싸인 트렌치 내부에 절연물이 채워져 형성된 소자분리막을 포함하여 구비되는 것을 특징으로 한다.
이하, 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들은 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
첨부도면 도 5 내지 도 13은 본 발명에 따른 트렌치 소자분리 방법의 실시예를 설명하기 위한 단면도들이다.
도 5는 반도체기판(110) 상부에 패드산화막(115)과 실리콘질화막(120)이 순차적으로 적층하는 것을 설명하기 위한 단면도이다.
도 6은 반도체기판(110) 상부에 적층된 두 물질층(115, 120)에 대한 선택적인 사진식각공정을 진행하여 반도체기판을 활성영역과 필드영역으로 한정하고, 상기 필드영역의 반도체기판 상부면을 노출하는 실리콘질화막패턴(120a)과 패드산화막패턴(115a)을 형성하는 것을 설명하기 위한 단면도이다.
도 7은 필드영역의 반도체기판을 노출하는 두 적층된 패턴(120a, 115a)을 식각마스크로 이용하는 식각공정을 진행하여 노출된 반도체기판을 소정 깊이로 식각하여 트렌치(125a)를 형성하는 것을 설명하기 위한 단면도이다. 이때, 트렌치 측벽(127)의 프로파일(profile)은 여러 형태를 가질 수 있다.
도 8은 트렌치의 측벽(127)을 감싸는 소정 두께를 갖는 측벽산화막(130)을 형성한 후, 트렌치(125b)의 내벽을 감싸면서 두 적층패턴의 노출면도 감싸는 질화막라이너(135)를 형성하는 것을 설명하기 위한 단면도이다. 이때, 측벽산화막(130)은 50 내지 300Å의 두께로 형성하는 것이 바람직하다. 질화막라이너(135)는 실리콘질화물로 형성하는 것이 바람직하다.
도 9는 트렌치 내부(125c)의 질화막라이너(135)를 감싸는 소정 두께를 갖는 스페이서용 절연막(140)을 형성하는 것을 설명하기 위한 단면도이다. 이때, 스페이서용 절연막(140)은 산화막 또는 폴리실리콘(Poly-Si)으로 형성하는 것이 바람직하다.
도 10은 실리콘질화막패턴(120a)의 상부면과 그 측벽이 노출되도록 상기 스페이서용 절연막(도 9의 140)과 그 하부의 질화막라이너(도 9의 135)를 제거하면서, 상기 트렌치(125d) 측벽(127)의 측벽산화막(130) 상의 질화막라이너(135a)를 감싸는 절연막스페이서(140a)를 형성하는 것을 설명하기 위한 단면도이다. 이때, 절연막스페이서(140a)는 에치백(etch-back)공정으로 형성하는 것이 바람직하다.
도 11은 트렌치 내부에 소자분리막을 형성하는 것을 설명하기 위한 단면도이다. 먼저, 절연막스페이서(140a)가 형성된 트렌치 내부에 절연물을 채우면서, 상기 반도체기판 전면을 감싸는 소자분리막(145)을 형성한다. 이후에, 실리콘질화막패턴(120a)의 소정 두께(A) 이하의 물질층만이 남도록 그 상부면의 모든 물질층을 제거하면서 평탄화한다. 소자분리막(145)은 화학기상증착(CVD) 방법에 의한 산화물로 형성하는 것이 바람직하다. 한편, 소자분리막(145)에 채워진 화학기상증착방법에 의한 산화물의 충진도(degree of filling)를 증진시키기 위하여 700℃ 이상의 온도에서 열처리하는 단계를 더 포함하여 진행할 수도 있다. 여기서 진행되는 평탄화는 화학기계적연마(CMP)방법이나 건식식각(dry etch)방법으로 진행하는 것이 바람직하다.
도 12는 도 11에 따라 평탄화가 진행된 결과를 나타낸 단면도이다. 도면으로부터 실리콘질화막패턴(120b)과 소자분리막(145a)이 평탄화되어 있음을 알 수 있다.
도 13은 활성영역의 반도체기판(110)의 상부에 적층된 물질층을 제거한 결과를 나타낸 단면도이다. 먼저 도 12에서의 평탄화된 실리콘절연막패턴(120b)과 그 하부의 패드산화막패턴(115a)을 제거한다. 이와 동시에 평탄화된 소자분리막(125a)의 상부면이 반도체기판의 상부면에 일치되도록 소자분리막의 상부(145a)를 제거하여 소자분리막(145b)을 형성한다. 전술한 일련의 과정에 따라 형성된 소자분리막(145b)과 활성영역의 반도체기판 사이의 경계부(D)에는 종래에 발생되던 홈이 없음을 알 수 있다. 이는 실리콘절연막패턴(도 12의 120b)을 제거하는 식각공정이 과도하게 진행되더라도 트렌치 측벽(127) 상의 질화막라이너(도 12의 135a)와 분리되어 상호 이격되어 있기 때문에 이룰 수 있는 중요한 결과이며, 이 사항이 본 발명의 핵심적인 사항이다.
이상의 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다. 예컨대 상기 반도체기판은 에피택셜층으로 대체될 수 있다.
활성영역의 반도체기판 상부에 적층되어 트렌치를 형성하기 위해 이용되는 실리콘질화막패턴과 활성영역의 반도체기판에 발생되는 스트레스를 방지하기 위하여 트렌치 측벽 상에 형성되는 질화막라이너가 서로 떨어지도록 함으로써, 실리콘질화막패턴을 제거하는 공정이 진행되더라도 상기 질화막라이너에 대한 과도한 식각이 일어나는 것을 방지할 수 있다. 따라서, 활성영역의 반도체기판과 소자분리막 사이의 경계에서 홈(dent)이 발생되는 것을 억제할 수 있다. 결과적으로 이를 이용하여 제조된 반도체소자는 전기적 신뢰도가 향상됨을 알 수 있는 것은 자명하다.
Claims (13)
- (가)반도체기판 상부에 패드산화막과 실리콘질화막을 순차로 적층한 후, 상기 반도체기판을 활성영역과 필드영역으로 한정하기 위해 선택적인 사진식각공정에 의한 패터닝을 진행하여 상기 필드영역의 반도체기판 상부면을 노출하는 실리콘질화막패턴과 패드산화막패턴을 형성하는 단계;(나)상기 적층된 두 패턴에 의하여 노출된 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;(다)상기 트렌치의 측벽에 소정 두께를 갖는 측벽산화막을 형성하는 단계;(라)상기 측벽산화막과 상기 적층된 두 패턴의 측벽을 감싸며 소정 두께를 갖는 질화막라이너를 형성하는 단계;(마)상기 질화막라이너를 감싸며 소정 두께를 갖는 스페이서용 절연막을 형성하는 단계;(바)상기 실리콘질화막패턴의 상부면과 그 측벽이 노출되도록 상기 스페이서용 절연막과 그 하부의 질화막라이너를 제거하면서, 상기 트렌치 측벽의 측벽산화막 상의 질화막라이너를 감싸는 절연막스페이서를 형성하는 단계;(사)상기 절연막스페이서가 형성된 트렌치 내부를 채우면서, 상기 반도체기판 전면을 감싸는 소자분리막을 형성하는 단계;(아)상기 실리콘질화막패턴의 소정 두께 이하의 물질층만이 남도록 그 상부면의 모든 물질층을 제거하면서 평탄화하는 단계;(자)상기 반도체기판이 노출되도록 상기 평탄화된 실리콘절연막패턴과 그 하부의 패드산화막패턴을 제거하여 상기 평탄화된 소자분리막의 상부를 돌 출시키는 단계; 및(차)상기 노출된 반도체기판의 상부면과 일치되도록 상기 돌출된 소자분리막의 상부를 제거하는 단계를 포함하여 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (다)단계의 측벽산화막은 50 내지 300Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (라)단계의 질화막라이너는 실리콘질화물로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (마)단계의 스페이서용 절연막은 산화막 또는 폴리실리콘(Poly-Si)으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (바)단계의 절연막스페이서는 에치백(etch-back)공정으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (사)단계의 소자분리막은 화학기상증착(CVD) 방법에 의한 산화물로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제6항에 있어서,상기 소자분리막에 채워진 화학기상증착방법에 의한 산화물의 충진도(degree of filling)를 증진시키기 위하여 700℃ 이상의 온도에서 열처리하는 단계를 더 포함하여 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서,상기 (아)단계의 평탄화는 화학기계적연마(CMP)방법이나 건식식각(dry etch)방법으로 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 활성영역과 필드영역으로 구분된 반도체기판;상기 반도체기판의 필드영역이 소정 깊이만큼 식각된 트렌치;상기 트렌치의 내측벽을 감싸 반도체기판의 활성영역과 필드영역 간을 버퍼링하는 측벽산화막;상기 측벽산화막을 따라 감싸고 있으며, 상기 트렌치 입구의 상단부에 인접한 활성영역의 반도체기판이 산화되지 않도록 하여 스트레스 발생을 방지하기 위한 질화막라이너;상기 트렌치 입구 상단부의 질화막라이너가 상기 활성영역의 반도체기판 상부면 이하로 식각되어 홈이 생기는 것을 방지하기 위하여 상기 질화막라이너를 감싸는 절연막스페이서; 및상기 절연막스페이서로 둘러싸인 트렌치 내부에 절연물이 채워져 형성된 소자분리막을 포함하여 구비하는 것을 특징으로 하는 트렌치 소자분리 구조.
- 제9항에 있어서,상기 측벽산화막은 50 내지 300Å의 두께인 것을 특징으로 하는 트렌치 소자분리 구조.
- 제9항에 있어서,상기 질화막라이너는 실리콘질화물로 이루어진 물질층인 것을 특징으로 하는 트렌치 소자분리 구조.
- 제9항에 있어서,상기 절연막스페이서는 산화막 또는 폴리실리콘(Poly-Si)으로 이루어진 물질층인 것을 특징으로 하는 트렌치 소자분리 구조.
- 제9항에 있어서,상기 소자분리막은 화학기상증착(CVD) 방법에 의한 산화물로 이루어진 물질층인 것을 특징으로 하는 트렌치 소자분리 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0039726A KR100475050B1 (ko) | 1998-09-24 | 1998-09-24 | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0039726A KR100475050B1 (ko) | 1998-09-24 | 1998-09-24 | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000020911A true KR20000020911A (ko) | 2000-04-15 |
| KR100475050B1 KR100475050B1 (ko) | 2005-07-05 |
Family
ID=19551819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0039726A KR100475050B1 (ko) | 1998-09-24 | 1998-09-24 | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100475050B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373935A (ja) * | 2001-05-08 | 2002-12-26 | Samsung Electronics Co Ltd | トレンチ素子分離方法 |
| KR100407567B1 (ko) * | 2001-04-10 | 2003-12-01 | 삼성전자주식회사 | 덴트 없는 트렌치 격리 형성 방법 |
| KR20170015859A (ko) * | 2017-01-26 | 2017-02-09 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조 방법 |
| CN115244212A (zh) * | 2020-03-13 | 2022-10-25 | 应用材料公司 | 反射膜生长的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100187678B1 (ko) * | 1993-11-23 | 1999-06-01 | 김영환 | 반도체 장치의 소자 분리막 형성방법 |
| KR950021402A (ko) * | 1993-12-31 | 1995-07-26 | 김주용 | 트렌치형 소자분리막 형성방법 |
| KR0165454B1 (ko) * | 1995-10-25 | 1999-02-01 | 김광호 | 트렌치 소자분리방법 |
| KR970053403A (ko) * | 1995-12-21 | 1997-07-31 | 김광호 | 반도체 소자의 분리 구조 및 그 형성 방법 |
| JPH10163312A (ja) * | 1996-11-28 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1998
- 1998-09-24 KR KR10-1998-0039726A patent/KR100475050B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407567B1 (ko) * | 2001-04-10 | 2003-12-01 | 삼성전자주식회사 | 덴트 없는 트렌치 격리 형성 방법 |
| JP2002373935A (ja) * | 2001-05-08 | 2002-12-26 | Samsung Electronics Co Ltd | トレンチ素子分離方法 |
| KR100403627B1 (ko) * | 2001-05-08 | 2003-10-30 | 삼성전자주식회사 | 트랜치 소자분리 방법 |
| KR20170015859A (ko) * | 2017-01-26 | 2017-02-09 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조 방법 |
| CN115244212A (zh) * | 2020-03-13 | 2022-10-25 | 应用材料公司 | 反射膜生长的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100475050B1 (ko) | 2005-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100338767B1 (ko) | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 | |
| US5945724A (en) | Trench isolation region for semiconductor device | |
| JP4947931B2 (ja) | 半導体装置 | |
| US7560759B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2006339446A (ja) | 半導体装置およびその製造方法 | |
| JP2003092346A (ja) | トレンチ素子分離膜を備えるｓｏｉ素子及びその製造方法 | |
| JP2003188251A (ja) | トレンチ素子分離構造を有する半導体素子及びその製造方法 | |
| KR100270464B1 (ko) | 함몰형 산화절연을 형성하는 방법 | |
| KR20020074999A (ko) | 트렌치 격리 구조 및 그 형성 방법 | |
| JPH10144785A (ja) | 半導体装置及びその素子分離方法 | |
| KR100388586B1 (ko) | 반도체 장치 및 제조 방법 | |
| US7625805B2 (en) | Passivation of deep isolating separating trenches with sunk covering layers | |
| KR100475050B1 (ko) | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 | |
| KR20000053598A (ko) | 비휘발성 반도체 메모리 장치 및 그 제조 방법 | |
| JP3547279B2 (ja) | 半導体装置の製造方法 | |
| KR20020085390A (ko) | 트랜치 소자분리 방법 | |
| US6764921B2 (en) | Semiconductor device and method for fabricating the same | |
| US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
| KR100190059B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| KR100475049B1 (ko) | 박막의질화물라이너를갖는트렌치소자분리방법 | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| KR100207539B1 (ko) | 반도체장치의 트랜치 소자분리방법 | |
| KR100705212B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100325607B1 (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR0170728B1 (ko) | 반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |