KR20170015859A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자 및 그 제조 방법이 개시된다. 본 발명의 일 실시예에 따른 반도체 소자는, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판; 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사면을 갖고, 상기 쉘로우 트렌치의 수평 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및 상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하고, 상기 쉘로우 트렌치는 0.1μm 내지 1.0μm 범위의 깊이를 갖고, 상기 딥 트렌치는 10μm 내지 30μm 범위의 깊이를 갖는다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 소자분리영역(비활성영역)에 쉘로우 트렌치 깊이(shallow trench depth)와 딥 트렌치 깊이(deep trench depth)를 갖는 다중 깊이 트렌치(multi depth trench)가 형성된 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 활성영역들을 전기적으로 분리하는 기술들 중의 하나로서 소자분리영역(비활성영역)에 트렌치를 형성하고 그 내부에 절연 물질인 유전체를 충진하는 트렌치 격리(trench isolation) 방법을 들 수 있다.
트렌치 격리 방법을 사용하는 경우 저전압 소자의 소자분리영역에는 상대적으로 깊이가 얕은 쉘로우 트렌치(shallow trench)가 형성되고 고전압 소자의 소자분리영역에는 상대적으로 깊이가 깊은 딥 트렌치(deep trench)가 형성된다.
그런데 집적도가 높은 반도체 소자(예로써, 0.25 ㎛ 기술 이하)의 경우 중첩된 쉘로우 트렌치와 딥 트렌치를 포함하는 다중 깊이 트렌치(multi depth trench)가 적용되기도 한다.
다중 깊이 트렌치를 형성하기 위해 쉘로우 트렌치를 먼저 형성한 후 그 쉘로우 트렌치의 바닥으로부터 딥 트렌치를 형성하는 방법이 가능하다. 이러한 경우, 딥 트렌의 상단부에는 과도한 식각으로 인한 언더컷(undercut) 및 불량한 거칠기(roughness)가 나타날 수 있다.
또한, 다중 깊이 트렌치를 형성하기 위해 딥 트렌치 및 쉘로우 트렌치의 형성을 위한 제1 및 제2 감광막이 적용될 수 있는데, 이러한 경우 다중 깊이 트렌치에 도포되었던 제2 감광막 중 일부분이 딥 트렌치의 바닥에 잔류함으로써 딥 트렌치의 바닥 부근에 노치(notch)가 발생될 수 있다.
그리고, 다중 깊이 트렌치를 유전체로 충진하는 과정에서 딥 트렌치와 쉘로우 트렌치의 경계 부근에서 유전체가 과도하게 증착될 수 있으며, 그로 인하여 쉘로우 트렌치의 내부에는 보이드(void)가 생성될 수 있다.
이상 열거한 언더컷, 불량한 거칠기, 노치 및 보이드는 반도체 소자의 특성을 악화시킬 수 있는, 즉 반도체 소자의 안정성을 해칠 수 있는 결함으로 작용할 수 있다.
따라서, 본 발명의 목적은 상기의 언더컷, 불량한 거칠기, 노치 및/또는 보이드와 같은 결함들의 발생을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판; 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사면을 갖고, 상기 쉘로우 트렌치의 수평 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및 상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하고, 상기 쉘로우 트렌치는 0.1μm 내지 1.0μm 범위의 깊이를 갖고, 상기 딥 트렌치는 10μm 내지 30μm 범위의 깊이를 갖는다.
상기 경사면은 상기 쉘로우 트렌치의 바닥면에 대하여 30° 내지 80° 범위의 각도를 가질 수 있다.
상기 제1 유전체 및 상기 제2 유전체는 실리콘 산화막이다.
상기 제1 유전체는 HDP CVD 공정에 의해 증착된다.
상기 딥 트렌치는 균일한 폭을 갖는다.
상기 딥 트렌치는 동일한 폭과 깊이를 가지며 서로 이격된 한 쌍의 딥 트렌치를 갖는다.
상기 딥 트렌치는 서로 이격된 세 개의 딥 트렌치들을 갖는다.
상기 세 개의 딥 트렌치들 중에서 중앙에 배치된 딥 트렌치는 동일 형상을 갖는 다른 두 개의 트렌치들에 비해 더 깊게 형성된다.
상기 제1 유전체는 폴리실리콘이다.
본 발명의 일 실시예에 따른 반도체 소자는, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판; 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사진 경사면을 갖고, 상기 쉘로우 트렌치의 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및 상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하고, 상기 딥 트렌치는 한 쌍의 딥 트렌치 부의 제1 딥 트렌치 부, 상기 제1 딥 트렌치 부의 깊이보다 작은 깊이를 갖는 제2 딥 트렌치 부, 제1 트렌치 부 및 제2 딥 트렌치 부의 경계에 형성되는 스텝을 포함한다.
상기 쉘로우 트렌치는 5μm 내지 7μm 범위의 폭을 갖는다.
상기 제1 유전체는 상기 딥 트렌치의 바닥면 및 측벽 상에 형성되고, 상기 딥 트렌치의 상기 바닥 평면상의 상기 제1 유전체 재료는 상기 딥 트렌치의 상기 측벽상의 상기 제1 유전체 재료보다 큰 두께를 갖는다.
상기 제1 유전체는 폴리실리콘이다.
본 발명의 일 실시예에 따른 반도체 소자는, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판; 상기 다중 깊이 트렌치의 측벽 상에 형성된 라이너; 상기 라이너 상에 형성되고, 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사면을 갖고, 상기 쉘로우 트렌치의 수평 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및 상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함한다.
상기 제1 유전체는 상기 딥 트렌치의 바닥면 및 측벽 상에 형성되고, 상기 딥 트렌치의 상기 바닥 평면상의 상기 제1 유전체 재료는 상기 딥 트렌치의 상기 측벽상의 상기 제1 유전체 재료보다 큰 두께를 갖는다.
상기 제1 유전체는 HDP CVD 공정에 의해 증착된다.
상기 라이너는 산화물 및 질화물로 구성된 그룹으로부터 선택된 물질로 형성된다.
상기 제1 유전체는 폴리실리콘이다.
언더컷, 불량한 거칠기, 노치 및/또는 보이드와 같은 결함들의 발생을 방지할 수 있는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법의 흐름도이다.
도 3 내지 12는 도 2의 반도체 소자 제조 방법에 따른 제조 단계들을 순차적으로 도시한 개략적인 단면도들이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 14 내지 21은 제2 실시예에 따른 반도체 소자의 제조 방법의 예시적 단계들을 순차적으로 도시한 단면도들이다.
도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 23은 본 발명의 제4 실시예에 따른 반도체 소자의 개략적인 단면도이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대하여 상세히 설명한다.
먼저 본 발명의 제1 실시예에 따른 반도체 소자(100)에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자(100)의 개략적인 단면도이다. 엄밀히 말해서, 도 1에 도시된 반도체 소자(100)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(100)는, 다중 깊이 트렌치(11)가 형성된 반도체 기판(10)과, 다중 깊이 트렌치(11) 내에 충진된 제1 및 제2 유전체(80, 90)를 포함한다.
반도체 기판(10)은 실리콘 기판으로서, T자 형상의 다중 깊이 트렌치(11)가 형성되어 있다. 다중 깊이 트렌치(11)는 하측의 딥 트렌치(deep trench: 13)와 상측의 쉘로우 트렌치(shallow trench: 15)를 포함한다. 도 1에 도시된 바와 같이, 딥 트렌치(13)는 쉘로우 트렌치(15)의 바닥면(15a)의 중앙부로부터 반도체 기판(10) 내측으로 깊게 파여진 형상을 갖는다. 따라서 딥 트렌치(13)는 쉘로우 트렌치(15)와 비교하여 폭은 작지만 길이는 더 긴 형상을 갖는다.
반도체 기판(10)의 다중 깊이 트렌치(11) 내에는 제1 및 제2 유전체(80, 90)가 충진되어 있다. 본 실시예에서 제1 및 제2 유전체(80, 90)는 실리콘 산화막(silicon oxide)으로서 동일하며, 대안적인 다른 실시예에서 제1 및 제2 유전체(80, 90)는 서로 상이한 물질들일 수도 있다.
제1 유전체(80)는 쉘로우 트렌치(15)의 일부 영역에만 충진된다. 즉, 제1 유전체(80)는 쉘로우 트렌치(15)의 양 측면부에 충진되며 쉘로우 트렌치(15)의 중앙부에는 충진되지 않는다. 그리고 제1 유전체(80)는 쉘로우 트렌치(15)의 바닥면(15a)에 대해 경사진 경사면(81a, 81b)을 갖는다. 본 실시예에서 쉘로우 트렌치(15)의 바닥면(15a)에 대한 경사면(81a, 81b)의 경사각(α)은 대략 60°이다. 하지만, 대안적인 다른 실시예에서 상기 경사각(α)은 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다. 제1 유전체(80)의 경사면(81a, 81b)은 쉘로우 트렌치(15)의 바닥면(15a)과 딥 트렌치(13)의 측벽(13b)이 만나는 모서리 영역(E1, E2)으로부터 상기 경사각(α)을 가지고 외측으로 연장된다.
제2 유전체(90)는 제1 유전체(80)가 충진된 후 다중 깊이 트렌치(11)의 나머지 영역에 충진된다. 즉, 제2 유전체(90)는 쉘로우 트렌치(15)에서 제1 유전체(90)가 충진되지 않은 영역 및 딥 트렌치(13)의 전체 영역에 충진된다.
본 실시예와는 대조적으로, 딥 트렌치(13)를 충진한 후 쉘로우 트렌치(15)를 후속적으로 충진할 경우 또는 다중 깊이 트렌치(11) 전부를 하나의 유전체로 단번에 충진할 경우, 상기 모서리 영역(E1, E2)에서는 과도하게 증착되는 현상이 발생될 수 있다. 이때 딥 트렌치(13)의 내부가 완전히 충진되기 전에 상기 두 모서리 영역(E1, E2) 사이의 공간이 아치(arch) 형상으로 막힘으로써, 쉘로우 트렌치(15) 내부에 보이드(void)가 형성될 수 있다. 이러한 보이드는 반도체 소자(100)의 안정성을 해치는 결함으로 작용한다.
그러나 본 실시예의 경우, 제2 유전체(90)가 충진되기 이전에 다중 깊이 트렌치(11)에 미리 충진된 제1 유전체(80)에 의해, 상기 모서리 영역(E1, E2)에 제2 유전체(90)가 과도하게 증착되는 것이 방지될 수 있다. 보다 구체적으로, 경사면(81a, 81b)을 갖는 제1 유전체(80)가 먼저 증착됨으로써 제2 유전체(90)가 증착되기 이전에 상기 모서리 영역(E1, E2)의 경사각(β)은 보다 완만해지게 되며(대략 150°), 이에 따라 후속 증착되는 제2 유전체(90)가 상기 모서리 영역(E1, E2)에 과도하게 증착되는 것이 방지될 수 있다. 따라서 제2 유전체(90)를 충진하는 도중 상기 모서리 영역(E1, E2) 사이의 공간이 막힘으로써 딥 트렌치(13) 내에 보이드가 형성되는 것이 방지될 수 있다.
미설명 부호 20은 패드 산화막(30) 및 패드 질화막(40)으로 구성되는 제1 하드마스크층(20)이다.
앞서 살펴본 도 1과 함께 도 2 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법(S100)을 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법(S100)의 흐름도이며, 도 3 내지 12는 도 2의 제조 방법(S100)에 따른 제조 단계들을 순차적으로 도시한 단면도들이다.
S10 단계는 반도체 기판(10)에 다중 깊이 트렌치(11)를 형성하는 단계이다. S10 단계는 S11 ~ S14 단계를 포함한다.
S11 단계에서는, 도 3에 도시된 바와 같이, 반도체 기판(10)의 상측 표면면(17)에 패드 산화막(30) 및 패드 질화막(40)을 순차적으로 형성한다. 패드 질화막(40)은 LP CVD(Low Pressure CVD) 공정에 의해 제조되며, 실란(silane)과 암모니아(ammonia)를 650-900 ℃ 및 상압(1기압) 조건 하에서 반응시켜 형성된다. 또한, 패드 질화막(40)은 디클로로실란(dichlorosilane: DCS)과 암모니아를 저압(1기압보다 낮은 압력) 및 700-750 ℃ 조건 하에서 형성할 수 있다. 이러한 패드 산화막(30)과 패드 질화막(40)은 제1 하드마스크층(20)을 구성한다. 제1 하드마스크층(20)은 추후 단계(S14 단계)에서 쉘로우 트렌치(15) 형성시 사용되는 식각 마스크로서 사용된다.
S12 단계는 제1 하드마스크층(20)을 식각하여 제1 하드마스크층(20)에 쉘로우 트렌치(15) 형성을 위한 관통홀(제2 관통홀)을 형성하는 단계이다.
우선, 도 4에 도시된 바와 같이, 제1 하드마스크층(20) 상에 제1 감광막(50)을 도포한 후 포토리소그래피(photolithographic) 공정에 의해 상기 제1 감광막(50)에 제1 관통홀(51)을 형성한다. 여기서 포토리소리소그래피 공정은 감광막을 마스크를 통해 노광한 후 현상함으로써 감광막에 패턴을 형성하는 기술로서, 이미 잘 알려져 있으므로 자세한 설명은 생략한다.
그리고, 제1 관통홀(51)이 형성된 제1 감광막(50)을 식각 마스크로 사용하여 제1 하드마스크층(20)을 식각한 후 제1 감광막(50)을 제거한다. 그러면, 도 5에 도시된 바와 같이, 제1 하드마스크층(20)에는 상기 제1 관통홀(51)에 대응하는 제2 관통홀(21)이 형성된다. 여기서, 제2 관통홀(21)이 제1 관통홀(51)에 대응한다는 것은 제2 관통홀(21)의 형상 및 횡방향 단면적이 제1 관통홀(51)의 형상 및 횡방향 단면적과 동일함을 의미한다.
S13 단계는 반도체 기판(10)을 식각하여 딥 트렌치(13)를 형성하는 단계이다.
우선, 도 6에 도시된 바와 같이, 제1 하드마스크층(20) 상에 제2 하드마스크층(60)을 대략 0.1 ~ 3 ㎛ 두께로 증착하고 상기 제2 하드마스크층(60) 상에 제2 감광막(70)을 도포한 후 포토리소그래피 공정에 의해 딥 트렌치(13) 형성을 위한 제3 관통홀(71)을 형성한다. 여기서 제2 하드마스크층(60)은 식각 공정에 의해 딥 트렌치(13)를 형성하는 과정에서 제1 하드마스크층(20)이 함께 식각되어버리는 것을 방지하기 위한 것이다. 본 실시예에서 제2 하드마스크층(60)은 LPCVD 방법으로 증착되며 실리콘 산화막 재질을 갖는다.
이후, 도 7에 도시된 바와 같이, 제2 하드마스크층(60)과 더불어 반도체 기판(10)을 식각함으로써 제3 관통홀(71)에 대응하는 딥 트렌치(13)를 형성한다.
그리고, 도 8에 도시된 바와 같이, 제2 감광막(70)과 제2 하드마스크층(60)을 순차적으로 제거한다. 여기서, 제2 하드마스크층(60)은 에칭액을 사용하는 습식 식각(wet etch)에 의해 제거될 수 있으며, 에칭액으로는 예로써 불소산(HF)이 물(H2O)에 희석된 불소산 용액이 사용될 수 있다.
S14 단계에서는, 도 9에 도시된 바와 같이, 제1 하드마스크층(20)을 식각 마스크로 사용하여 반도체 기판(10)을 식각함으로써 제2 관통홀(21, 도 8 참조)에 대응하는 쉘로우 트렌치(15)를 형성한다. 이로써 쉘로우 트렌치(15)와 딥 트렌치(13)로 구성되는 다중 깊이 트렌치(11)가 완성된다. 도 9를 참조하면, 딥 트렌치(13)는 대략 1 내지 3 ㎛의 범위에 속하는 폭(Wd)과 대략 10 내지 30 ㎛의 범위에 속하는 깊이(Hd)를 가진다. 쉘로우 트렌치(15)는 대략 0.4 내지 25 ㎛의 범위에 속하는 폭(Ws)을 가지며, 보다 바람직하게는 5 내지 7 ㎛의 폭을 갖는다. 그리고 쉘로우 트렌치(15)는 대략 0.1 내지 1.0 ㎛의 범위에 속하는 깊이(Hs)를 갖는다.
대안적인 다른 실시예의 경우, 쉘로우 트렌치(15) 형성을 위해 식각 마스크로서 하드마스크층이 아닌 감광막이 사용될 수도 있으며, 이러한 감광막은 반도체 기판(10) 상에 도포되는 과정에서 딥 트렌치(13) 내에도 도포된다. 딥 트렌치(13) 내에 도포된 감광막은 쉘로우 트렌치(15)를 형성하기 전에 완전히 제거되는 것이 바람직하지만, 딥 트렌치(13)의 바닥면(13a) 부근의 감광막 일부는 노광되지 못하여 그 곳에 잔류하는 경우가 발생될 수 있다. 이러한 잔류 감광막에 의해, 쉘로우 트렌치(15)를 형성하는 공정 도중 딥 트렌치(13)의 바닥면(13a) 부근에 노치(notch)가 형성될 수 있으며, 이러한 노치는 반도체 소자(100)의 결함으로 작용할 수 있다.
하지만 본 실시예의 경우에는, 전술한 바와 같이 쉘로우 트렌치(15) 형성시 식각 마스크로서 감광막이 사용되지 않고 제1 하드마스크층(20)이 사용되기 때문에, 딥 트렌치(13)의 바닥면(13a) 부근에 노치가 형성되는 것이 방지될 수 있다.
한편, 본 실시예에서는 S13 단계에서 딥 트렌치(13)를 선행적으로 형성한 후 S14 단계에서 쉘로우 트렌치(15)를 후속적으로 형성함을 알 수 있다. 이때, S14 단계에서 딥 트렌치(13)의 상단 영역의 일부분은 후속적으로 형성되는 쉘로우 트렌치(15)에 의해 잠식된다. 따라서 딥 트렌치(15)의 상단에 존재할 수 있는 언더컷(undercut) 및 거친 표면(rough surface)이 제거되는 이점이 있다.
S20 단계는 다중 깊이 트렌치(11)에 유전체를 충진하는 단계이다. 이러한 S20 단계는 S21 및 S22 단계를 포함한다.
S21 단계에서는, 도면으로 도시하지 않았지만, 트렌치-라이너 산화막(trench-liner oxide) 또는 트렌치-라이너 질화막(trench-liner nitride)을 증착할 수 있다. 이러한 트렌치-라이너 산화막 또는 트렌치-라이너 질화막은 LP CVD 방법으로 증착 가능하며, 그 두께는 500 내지 5000 Å 이다. 트렌치-라이너 산화막 또는 트렌치-라이너 질화막을 증착하는 이유는 후속으로 진행될 충진 공정인 HDP CVD 산화막 증착 공정에서 트렌치의 실리콘 측벽(silicon sidewall)을 보호하거나, 충진 물질인 HDP CVD 산화막과 실리콘 사이의 응력 완화(완충)(stress-release) 목적이다.
S21 단계에서는, 도 10에 도시된 바와 같이, 다중 깊이 트렌치(11) 중에서 쉘로우 트렌치(15)의 일부 영역에 실리콘 산화막으로 이루어진 제1 유전체(80)를 충진한다. 여기서 제1 유전체(80)는 화학기상증착(CVD: Chemical Vapor Deposition) 공정에 의해 증착될 수 있으며, 보다 특정적으로는 비등각(non-conformal) HDP CVD(High Density Plasma CVD) 공정에 의해 증착될 수 있다. 증착 두께는 3,000 내지 25,000 Å이며, 보다 바람직하게는 8,000 내지 13,000 Å이다. 보다 구체적으로, 제1 유전체(80)는, 쉘로우 트렌치(15)의 양 측면부를 덮지만 쉘로우 트렌치(15)의 중앙부는 덮지 않도록 충진되며, 모서리 영역(E1, E2)으로부터 상방으로 연장된 경사면(81a, 81b)을 갖도록 충진된다. 제1 유전체(80)는 딥 트렌치(13)의 바닥면(13a) 및 측벽(13b)에 얇은 폭(또는 두께)으로 부분 증착될 수도 있다. 그러나 측벽(13b)은 바닥면(13a)에 비해 훨씬 얇은 두께로 증착된다. 예를 들어 바닥면(13a)이 1.3um 두께로 증착시 측벽(13b)은 100 nm(0.1 um) 이하로 증착된다. 이처럼 측벽(13b) 상의 증착 두께는 바닥면(13a) 상의 증착 두께의 대략 1/10 정도이며, 이로부터 측벽(13b) 상의 증착이 상당히 미미함을 알 수 있다. 그 이유는 딥 트렌치(13) 깊이가 워낙 깊고, 증착 공정과 식각 공정이 반복적으로 수행되는 HDP 증착 특성에 기인한다. 그러나 후속으로 진행되는 LP CVD 공정은 측벽(13b)과 바닥면(13a)에서 비슷한 속도로 증착이 된다. 따라서, 양쪽 측벽(13b)에서 실리콘 산화막이 성장되어 딥 트렌치(13)의 중앙 영역에서 만나게 된다.
여기서 제1 유전체(80)는 화학기상증착(CVD: Chemical Vapor Deposition) 공정에 의해 증착될 수 있으며, 보다 특정적으로는 HDP CVD(High Density Plasma CVD) 공정에 의해 증착될 수 있다. 이러한 HDP CVD 공정은 증착(deposition)과 식각(etching or sputtering)이 반복적으로 일어나는 특성을 지니며, 그 특성에 기인하여 다중 깊이 트렌치(11) 내에 충진되는 제1 유전체(80)는 쉘로우 트렌치(15)의 바닥면(15a)에 대해 경사진 경사면(81a, 81b)을 갖게 된다. 이러한 HDP CVD 공정에서, 증착은 증착 가스로서 플라즈마 상태의 모노실란(monosilane: SiH4), 산소(O2), 또는 헬륨(H2) 가스를 이용하여 수행될 수 있고, 식각은 아르곤(Ar) 가스의 플라즈마를 이용한 스퍼터링(Ar sputtering)에 의해 수행될 수 있다. 여기서 증착(deposition) 대 식각(etching or sputtering) 비(ratio)는 5:1 내지 15:1인 것이 바람직하다. 이러한 비율(ratio)을 따를 때 쉘로우 트렌치 깊이(shallow trench depth)와 딥 트렌치 깊이(Deep trench depth)를 가진 다중 깊이 트렌치(11)를 원활하게 충진할 수 있다.
본 실시예의 경우, 상기 경사면(81a, 81b)의 경사각(α)은 대략 60°로 예시되었지만, 대안적인 다른 실시예들의 경우 경사각(α)은 더 크거나 더 작아질 수 있고, 바람직하게는 30°내지 80°이다.
이와 같이 제1 유전체(80)가 상기와 같은 경사면(81a, 81b)을 가짐으로써, 딥 트렌치(13)의 측벽(13b)과 쉘로우 트렌치(15)의 바닥면(15a)이 만나는 모서리 영역(E1, E2)은 보다 완만한 경사를 갖게 된다. 즉, 초기에 대략 90°이던 모서리 영역(E1, E2)의 경사각(β)은 제1 유전체(80)가 형성된 이후 대략 150°로 변화된다.
S22 단계에서는, 도 11에 도시된 바와 같이, 다중 깊이 트렌치(11)의 나머지 영역을 제2 유전체(90)로 충진한다. 그리하여, 쉘로우 트렌치(15)에서 제1 유전체(80)가 충진되지 않은 영역 및 딥 트렌치(13)의 전체 영역은 제2 유전체(90)에 의해 충진된다.
제2 유전체(90)는 제1 유전체(80)와 마찬가지로 실리콘 산화막이다. 하지만 대안적인 다른 실시예들에서 제2 유전체(90)는 제1 유전체(80)와는 다른 물질인 폴리실리콘이 적용될 수도 있다. 그리고 제2 유전체(90)는 CVD 공정에 의해 증착되며, 보다 구체적으로는 LP CVD(Low Pressure CVD) 공정에 의해 증착된다.
LP CVD 공정에서는 TEOS(Si(C2H5O)4, Tetraethoxy Silane)와 산소를 혼합한 가스를 사용하여 실리콘 산화막을 제조한다. TEOS는 상온에서는 액체 상태이기 때문에 캐리어(carrier) 가스를 이용해서 기화시키고 고온에서 열분해시켜 사용한다. TEOS 외에 실리콘 소스(source)로서 SiH4, SiH2를 사용할 수 있다. 산화 개스로는 O2 대신에 N2O 또는 오존(ozone) 가스를 이용할 수 있다. 공정 온도는 사용하는 가스마다 다르지만, 500 내지 800 ℃이다. 압력은 1기압 이하로서 300 내지 600 mTorr이다.
딥 트렌치(13) 영역을 폴리실리콘(polysilicon) 대신 실리콘 산화막 즉 SiO2 물질로 충진을 할 때 항복 전압(breakdown voltage)이 크게 증가한다는 이점이 있다. 일반적으로 딥 트렌치 영역을 폴리실리콘 물질로 충진하기 이전에 얇은 실리콘 산화막으로 측벽 산화막(sidewall oxide)을 만들고 나머지 빈 공간을 폴리실리콘 물질로 채우게 된다. 이러한 경우 폴리실리콘 막은 실리콘 기판으로부터 실리콘 산화막만큼 떨어져서 플로팅(floating)되어 있다고 볼 수 있다. 여기서 그 얇은 산화막의 두께가 본 발명에서처럼 순수한 산화막(실리콘 산화막)으로 충진시켯을 때의 두께보다 훨씬 얇기 때문에 항복 전압이 낮게 나타나는 것이다. 항복 전압은 실리콘 산화막 두께에 비례하기 때문이다.
따라서 본 실시예의 경우 다중 깊이 트렌치(11)의 충진 물질로서 실리콘 산화막을 사용하고 있으므로 충진 물질로서 폴리실리콘을 사용하는 경우에 비하여 내압 특성이 향상되는 이점이 있다.
S21 단계에서 제1 유전체(80)에 의해 상기 모서리 영역(E1, E2)의 경사각(β)이 대략 150°로 보다 완만해졌기 때문에, S22 단계에서 상기 모서리 영역(E1, E2)에 제2 유전체(90)가 과도하게 증착되는 것이 방지될 수 있다.
본 실시예와 달리 상기 모서리 영역(E1, E2)의 경사각(β)이 대략 90°인 상태에서 제2 유전체(90)가 충진되는 경우에는, 상기 모서리 영역(E1, E2)에서 제2 유전체(90)가 과도하게 증착되는 결과, 상기 모서리 영역(E1, E2) 사이에는, 예로써 도 10에 도시된 점선(D)을 따라, 아치(arch) 형상의 차단막이 형성될 수 있으며, 이러한 차단막에 의해 쉘로우 트렌치(15)의 중앙부에는 그 차단막 하측에 보이드가 생성될 수 있다. 쉘로우 트렌치(15)에 생성되는 보이드는 반도체 소자의 상면을 연마 또는 식각하는 후속 공정 중에 외부로 노출될 수 있으며, 그러한 보이드의 노출은 반도체 소자에 치명적인 결함이 된다.
반면 본 실시예의 경우에는, 제2 유전체(90)를 충진하기 전에 쉘로우 트렌치(15)에 경사면(81a, 81b)를 갖도록 제1 유전체(80)를 충진하기 때문에, 제2 유전체(90)를 충진하는 과정에서 상기 모서리 영역들(E1, E2) 부근에 제2 유전체(90)가 과도하게 증착되어 상기 모서리 영역들(E1, E2) 사이의 공간이 막혀짐으로써 쉘로우 트렌치(15) 내부에 보이드(void)가 생성되는 것이 방지될 수 있다.
마지막으로, S30 단계에서는, 도 12에 도시된 바와 같이, CMP(Chemical Mechanical Planarization) 공정에 의해 제2 유전체(90)의 상면을 평탄화한다. 이로써 반도체 소자 제조 방법(S100)이 완료된다.
이하에서는 도 13 내지 21을 참조하여 본 발명의 제2 실시예에 따른 반도체 소자(200)에 대해 설명한다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자(200)의 개략적인 단면도이다. 엄밀히 말해서, 도 13에 도시된 반도체 소자(200)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.
도 13을 참조하면, 제2 실시예에 따른 반도체 소자(200)는, 다중 깊이 트렌치(211)가 형성된 반도체 기판(210)과, 다중 깊이 트렌치(211) 내에 충진된 제1 및 제2 유전체(280, 290)를 포함한다.
다중 깊이 트렌치(211)는 상측에 배치된 하나의 쉘로우 트렌치(212)와 하측에 배치된 두 개의 딥 트렌치들(213, 214)을 포함한다. 이들 딥 트렌치들(213, 214)는 동일한 폭과 깊이를 가지며 서로 이격 배치된다. 이처럼 제2 실시예의 반도체 소자(200)는 다중 깊이 트렌치(211)가 두 개의 딥 트렌치들(213, 214)을 포함한다는 점에서 전술한 제1 실시예의 반도체 소자(100)와 구별된다.
다중 깊이 트렌치(211)는 유전체들로 충진된다. 보다 구체적으로, 다중 깊이 트렌치(211)의 쉘로우 트렌치(212)에 제1 유전체(280)가 부분적으로 충진되며, 다중 깊이 트렌치(211)의 나머지 영역에 제2 유전체(290)가 충진된다.
제1 유전체(280)는 쉘로우 트렌치(212)의 바닥면(212a)에 대해 기울어진 경사면들(281a, 281b, 281c, 281d)을 갖는다. 본 실시예에서 쉘로우 트렌치(212)의 바닥면(212a)에 대한 경사면들(281a, 281b, 281c, 281d)의 경사각(α)은 대략 60°이다. 하지만, 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다. 상기 제1 유전체(280)의 경사면들(281a, 281b, 281c, 281d)은 쉘로우 트렌치(212)의 바닥면(212a)과 딥 트렌치들(212, 213)의 측벽들(213b, 214b)이 만나는 모서리 영역들(E1, E2, E3, E4)로부터 상기 경사각(α)을 가지고 외측으로 연장된다.
제1 실시예의 반도체 소자(100)의 경우와 마찬가지로, 제2 실시예의 반도체 소자(200)의 경우에도 제 1 유전체(280)가 증착과 식각공정을 반복해서 증착되기 때문에 경사면들(281a, 281b, 281c, 281d)을 갖는 제1 유전체(280)가 형성된다. 따라서 후속적으로 증착되는 제2 유전체(290)는 상기 모서리 영역들(E1, E2, E3, E4)에 과도하게 증착되는 것이 방지될 수 있다. 따라서, 다중 깊이 트렌치(211)에 제2 유전체(290)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이의 공간 및 E3과 E4 사이의 공간)에 아치(arch) 형상의 차단막들이 형성되어 쉘로우 트렌치(212) 내에 보이드가 발생되는 것이 방지될 수 있다.
제2 실시예의 반도체 소자(200)에 의하면 두 개의 딥 트렌치(213, 214)가 구비됨으로써 단지 하나의 딥 트렌치가 구비된 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다.
미설명 부호 220은 패드 산화막(230) 및 패드 질화막(240)으로 구성되는 제1 하드마스크층이다.
도 14 내지 21을 참조하여 제2 실시예에 따른 반도체 소자(200)의 제조 방법을 설명한다. 여기서는, 전술한 반도체 소자 제조방법(S100, 도 2 참조)과 다른 점을 중점적으로 설명하며, 반복적인 내용들은 생략하기로 한다. 도 14 내지 21은 제2 실시예에 따른 반도체 소자(200)의 제조 방법의 예시적 단계들을 순차적으로 도시한 단면도들이다.
도 14를 참조한다. 우선, 반도체 기판(210) 상에 제1 하드마스크층(220)을 구성하는 패드 산화막(230) 패드 질화막(240)을 순차적으로 형성한다. 그리고, 제1 관통홀(미도시)이 형성된 제1 감광막(미도시)을 사용하여 제1 하드마스크층(220)에 제1 관통홀에 대응하는 제2 관통홀(221)을 형성한다. 여기서, 제2 관통홀(221)이 제1 관통홀에 대응한다는 것은 제2 관통홀(221)의 형상 및 횡방향 단면적이 제1 관통홀의 형상 및 횡방향 단면적과 동일함을 의미한다.
도 15를 참조한다. 다음으로, 제1 하드마스크층(220) 상에 제2 하드마스크층(260)을 증착하고 제2 하드마스크층(260) 상에 제2 감광막(270)을 도포한 후 포토리소그래피 공정을 사용하여 제2 하드마스크층(260)에 동일한 폭을 갖는 두 개의 제3 관통홀들(271a, 271b)을 형성한다.
도 16을 참조한다. 다음으로, 제2 감광막(270)의 제3 관통홀들(271a, 271b)을 통해 제2 하드마스크층(260)과 더불어 반도체 기판(210)을 식각함으로써, 두 개의 제3 관통홀들(271a, 271b)에 대응하는 두 개의 딥 트렌치들(213, 214)을 형성한다.
도 17을 참조한다. 다음으로, 제2 감광막(270)과 제2 하드마스크층(260)을 순차적으로 제거한다. 여기서, 제2 하드마스크층(260)은 에칭액을 사용하는 습식 식각(wet etch)에 의해 제거될 수 있으며, 에칭액으로는 예로써 불소산(HF)이 물(H2O)에 희석된 불소산 용액이 사용될 수 있다.
도 18을 참조한다. 다음으로, 제1 하드마스크층(220)을 식각 마스크로 사용하여 반도체 기판(210)을 식각함으로써 제2 관통홀(221, 도 17 참조)에 대응하는 쉘로우 트렌치(212)를 형성한다. 이로써 하나의 쉘로우 트렌치(212)와 두 개의 딥 트렌치들(213, 214)로 구성되는 다중 깊이 트렌치(211)가 완성된다.
대안적인 다른 실시예에서, 쉘로우 트렌치(212)를 형성하기 위해 하드마스크층(220) 대신 감광막이 사용될 수 있다. 이러한 경우, 딥 트렌치들(213, 214)의 바닥면들에 잔류하는 감광막의 일부분들에 의해, 쉘로우 트렌치(212)를 형성하는 공정 도중 딥 트렌치들(213, 214)의 바닥면들 부근에 노치(notch)가 형성될 수 있다. 하지만, 본 실시예의 경우에는 쉘로우 트렌치(212) 형성시 식각 마스크로서 감광막이 아닌 제1 하드마스크층(220)이 사용되기 때문에, 딥 트렌치들(213, 214)의 바닥면들 부근에 노치가 형성되는 것이 방지될 수 있다.
한편, 본 실시예의 경우, 쉘로우 트렌치(212)는 딥 트렌치들(213, 214)이 형성된 이후 후속적으로 형성되므로, 딥 트렌치들(213, 214)의 상단 영역들은 쉘로우 트렌치(212)에 의해 부분적으로 잠식된다. 따라서 딥 트렌치들(213, 214)의 상단 영역들에 존재할 수 있는 언더컷(undercut) 및 거친 표면(rough surface)이 제거될 수 있다.
도 19를 참조한다. 다음으로, 다중 깊이 트렌치(211)의 쉘로우 트렌치(212)에 실리콘 산화막으로 이루어진 제1 유전체(280)를 충진한다. 제1 유전체(280)는 화학기상증착 공정에 의해 증착될 수 있으며, 보다 특정적으로는, 비등각(non-conformal) HDP CVD 공정에 의해 증착될 수 있다. 제1 유전체(280)는 쉘로우 트렌치(212)에 부분적으로 충진된다. 제1 유전체(280)는 또한, 딥 트렌치들(213, 214)의 바닥면들(213a, 214a)에도 다량 증착되며 그 두께는 제1 하드마스크층(220) 위에 증착된 두께와 유사하다. 그리고 도시되지 않았으나 딥 트렌치들(213, 214)의 측벽들(213a, 214b)에도 제1 유전체(280)가 증착되며, 측벽들(213a, 214b)에 증착되는 제1 유전체(280)의 양은 바닥면들(213a, 214a)에 증착되는 제1 유전체(280)에 비해 소량이다. 제1 유전체(280)가 측벽들(213a, 214b) 상에 상대적으로 소량으로 증착되는 이유는 HDP 증착의 특성상 바텀-업 필(bottom-up fill) 공정이기 때문이다. 즉, 웨이퍼에 RF 바이어스(bias)를 인가하므로 증착(deposition)과 더불어 스퍼터링(sputtering)이 동시에 일어난다. 또한 플라즈마 증착에 의해 개스들이 직진성을 가지게 되어 측벽들에 증착될 수 있는 시간이 바닥면들에 비해 적어 측벽들에 산화막(oxide) 층이 잘 형성되지 않는다. 위에서 언급한 스퍼터링은 공정에 따라 아르곤, 헬륨, 또는 수소를 추가하거나 증착에 사용되는 산소에 의해서 이루어진다. 또는 NF3 개스를 사용할 수 있다.
HDP CVD 공정은 증착과 식각이 반복적으로 수행되는 특성을 지니며, 그 특성에 기인하여 다중 깊이 트렌치(211) 내에 충진되는 제1 유전체(280)는 쉘로우 트렌치(212)의 바닥면(212a)에 대해 경사진 경사면들(281a, 281b, 281c, 281d)을 갖게 된다. 도 19에서 상기 경사면들(281a, 281b, 281c, 281d)의 경사각(α)은 대략 60°이나, 대안적인 다른 실시예들에서 상기 경사각(α)은 60°보다 더 크거나 작아질 수 있으며, 바람직한 경사각(α)의 범위는 30°내지 80°이다.
도 20을 참조한다. 다음으로, 다중 깊이 트렌치(211)에서 제1 유전체(280)에 의해 충진되지 않은 잔여 영역을 제2 유전체(290)로 충진한다. 이처럼 다중 깊이 트렌치(211) 전체를 제1 유전체(280)로 충진할 수 없는 이유는 제1 유전체(280)가 HDP(high density plasma) 공정에 의해 증착되기 때문이다. 즉, 측벽들(213a, 214b, 도 19 참조)에 증착되는 두께가 바닥면들(213a, 213b)에 비해 매우 미미하므로, 다중 깊이 트렌치(211)를 전부 충진하려면 공정 시간이 매우 길고 비효율적이다. 그리하여, 제1 유전체(280)에 의해 충진되지 않은 다중 깊이 트렌치(211)의 잔여 영역을 LPCVD 방법으로 충진하는 것이다. LPCVD 방법에 의하면 유전체가 컨포멀하게(conformally) 증착되기 때문에 측벽과 바닥면에서 같은 비율로 증착이 이루어지도록 다중 깊이 트렌치(211)가 충진된다. 제2 유전체(290)는 제1 유전체(280)와 마찬가지로 실리콘 산화막이 적용된다. 하지만 대안적인 다른 실시예들에서 제2 유전체(290)는 제1 유전체(280)와는 다른 물질인 폴리실리콘이 적용될 수도 있다. 제2 유전체(290)는 CVD 공정에 의해 증착되며, 보다 구체적으로는 LP CVD(Low Pressure CVD) 공정에 의해 증착된다.
경사면들(281a, 281b, 281c, 281d)을 갖는 제1 유전체(280)가 선행적으로 증착되었기 때문에, 제2 유전체(290)가 다중 깊이 트렌치(211) 내의 모서리 영역들(E1, E2, E3, E4)에서 과도하게 증착되는 것이 방지될 수 있다. 따라서, 모서리 영역들(E1, E2, E3, E4)에서 제2 유전체(290)가 과도하게 증착됨으로 인해 발생될 수 있는 쉘로우 트렌치(212) 내에서의 보이드 생성이 방지될 수 있다.
도 21을 참조한다. 마지막으로, CMP(Chemical Mechanical Planarization) 공정에 의해 제2 유전체(290)의 상면을 평탄화한다.
이하에서는 도 22를 참조하여 본 발명의 제3 실시예에 따른 반도체 소자(300)를 설명한다. 도 22는 본 발명의 제3 실시예에 따른 반도체 소자(300)의 개략적인 단면도이다. 엄밀히 말해서, 도 22에 도시된 반도체 소자(300)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.
도 22를 참조하면, 제3 실시예에 따른 반도체 소자(300)는, 다중 깊이 트렌치(311)가 형성된 반도체 기판(310)과, 다중 깊이 트렌치(311) 내에 충진된 제1 및 제2 유전체(380, 390)를 포함한다.
다중 깊이 트렌치(311)는 상측에 배치된 하나의 쉘로우 트렌치(312)와 하측에 배치된 3개의 딥 트렌치들(313, 314, 315)을 포함한다. 이들 딥 트렌치들(313, 314, 315)은 서로 이격되어 있으며, 그것들 중에서 중앙에 배치된 딥 트렌치(313)는 측면 딥 트렌치들(314, 315)에 비해 더 깊고 두껍게 형성된다. 이처럼 제3 실시예의 반도체 소자(300)는 다중 깊이 트렌치(311)가 3개의 딥 트렌치들(313, 314, 315)을 포함한다는 점에서 전술한 제1 실시예의 반도체 소자(100)와 구별된다.
제3 실시예의 반도체 소자(300)는 전술한 제2 실시예의 반도체 소자(200)의 제조 방법과 거의 유사한 제조 방법에 의해 제조될 수 있다. 다만, 도 16에 도시된 바와 같이 제2 실시예의 반도체 소자(200)의 경우에는 2개의 딥 트렌치들(213, 214)을 형성하는데 단지 하나의 제2 감광막(270)이 사용되는 반면, 제3 실시예의 반도체 소자(300)의 경우에는 중앙에 배치된 딥 트렌치(313)에 대해 하나의 제2 감광막(미도시)이 사용되고 양측에 배치된 다른 두 개의 딥 트렌치(314, 315)에 대해 다른 하나의 제2 감광막(미도시)이 사용된다. 예로써, 하나의 제2 감광막을 사용하여 양측의 딥 트렌치들(314, 315)을 형성한 후 다른 하나의 제2 감광막을 사용하여 중앙의 딥 트렌치(313)를 형성할 수 있다. 이때 중앙의 딥 트렌치들(313)을 형성하는 과정에서 앞서 형성된 양측의 딥 트렌치들(314, 315)는 더 식각되지 않도록 감광막에 의해 채워져야 한다.
전술한 반도체 소자들(100, 200)과 유사하게, 제3 실시예의 반도체 소자(300)에서도 제1 유전체(380)는 쉘로우 트렌치(312)의 바닥면(312a)에 대해 대략 60°의 경사각(α)을 가지고 기울어진 경사면들(381a, 381b, 381c, 381d, 381e, 381f)을 갖는다. 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다.
제1 유전체(280)가 쉘로우 트렌치(312)의 바닥면(312a)에 대한 경사각(α)을 가지고 선행적으로 증착됨으로써 쉘로우 트렌치(312)와 딥 트렌치들(313, 314, 315) 간의 경계 부근에 형성되는 모서리 영역들(E1, E2, E3, E4, E5, E6)에 후속 증착되는 제2 유전체(390)는 과도하게 증착되는 것이 방지될 수 있다. 따라서, 제2 유전체(390)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이 공간, E3과 E4 사이 공간, 및 E5와 E6 사이 공간)에 아치 형상의 차단막들이 형성됨으로 인해 쉘로우 트렌치(312) 내에 보이드가 생성되는 것이 방지될 수 있다.
제3 실시예의 반도체 소자(300)에 의하면 3개의 딥 트렌치(313, 314, 314)가 구비됨으로써 단지 하나의 딥 트렌치가 구비된 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다.
미설명 부호 320은 패드 산화막(330) 및 패드 질화막(340)으로 구성되는 제1 하드마스크층이다.
이하에서는 도 23을 참조하여 본 발명의 제4 실시예에 따른 반도체 소자(400)를 설명한다. 도 23은 본 발명의 제4 실시예에 따른 반도체 소자(400)의 개략적인 단면도이다. 엄밀히 말해서, 도 23에 도시된 반도체 소자(400)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.
도 23을 참조하면, 제4 실시예에 따른 반도체 소자(400)는, 다중 깊이 트렌치(411)가 형성된 반도체 기판(410)과, 다중 깊이 트렌치(411) 내에 충진된 제1 및 제2 유전체(480, 490)를 포함한다.
다중 깊이 트렌치(411)는 상측에 배치된 하나의 쉘로우 트렌치(412)와 하측에 배치된 딥 트렌치(413)를 포함한다. 여기서 딥 트렌치(413)는 제1 딥 트렌치부(413a)와 제2 딥 트렌치부(413b)로 이루어져 있으며, 제2 딥 트렌치부(413b)는 제1 딥 트렌치부(413a)에 비해 더 깊게 형성된다. 이처럼 제4 실시예의 반도체 소자(400)는 다중 깊이 트렌치(411)에 구비된 딥 트렌치(413)가 제1 및 제2 딥 트렌치부들(413a, 413b)로 이루어져 있으며 이들 제1 및 제2 딥 트렌치부들(413a, 413b) 간의 경계에 단차(step)가 있다는 점에서 전술한 제1 실시예의 반도체 소자(100, 도 1 참조)와 구별된다.
제4 실시예의 반도체 소자(400)는 전술한 제1 실시예의 반도체 소자(100)의 제조 방법과 거의 유사한 제조 방법에 의해 제조될 수 있다. 다만, 도 7에 도시된 바와 같이 제1 실시예의 반도체 소자(100)의 경우에는 딥 트렌치(13)를 형성하는데 단지 하나의 제2 감광막(70)이 사용되는 반면, 제4 실시예의 반도체 소자(400)의 경우에는 제1 딥 트렌치부(413a)에 대해 하나의 제2 감광막(미도시)이 사용되고 제2 딥 트렌치부(413b)에 대해 다른 하나의 제2 감광막(미도시)이 사용된다. 예를 들어, 하나의 제2 감광막을 사용하여 제1 딥 트렌치부(413a)를 형성한 후 다른 하나의 제2 감광막을 사용하여 제2 딥 트렌치 트렌치(413b)를 형성할 수 있으며, 이때 제2 딥 트렌치부(413b)를 형성하는 과정에서 앞서 형성된 제1 딥 트렌치부(413a)는 더 식각되지 않도록 감광막에 의해 채워져야 한다.
전술한 반도체 소자들(100, 200, 300)과 유사하게, 제4 실시예의 반도체 소자(400)에서도 제1 유전체(480)는 쉘로우 트렌치(412)의 바닥면(412a)에 대해 대략 60°의 경사각(α)을 가지고 기울어진 경사면들(481a, 481b)을 갖는다. 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다.
제1 유전체(480)가 쉘로우 트렌치(412)의 바닥면(412a)에 대한 경사각(α)을 가지고 선행적으로 증착됨으로써, 쉘로우 트렌치(412)와 딥 트렌치들(413) 간의 경계 부근에 형성되는 모서리 영역들(E1, E2)에서 제2 유전체(490)가 과도하게 증착되는 것이 방지될 수 있다. 따라서, 제2 유전체(490)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이 공간)에 아치 형상의 차단막들이 형성됨으로 인해 쉘로우 트렌치(412) 내에 보이드가 생성되는 것이 방지될 수 있다.
제4 실시예의 반도체 소자(400)에 의하면 딥 트렌치(413)가 다른 깊이의 제1 및 제2 트렌치부들(413a, 414b)로 이루어짐으로써 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다. 특히, 제4 실시예의 반도체 소자(400)는, 제1 딥 트렌치부(413a) 측에 상대적으로 낮은 동작전압(예로써, 1 ~ 100 V)의 활성영역이 형성되고 제2 딥 트렌치부(413b) 측에 상대적으로 높은 동작전압(예로써, 100 ~ 1000 V)의 활성영역이 형성되는 구조에 적용될 경우, 이들 저전압영역과 고전압영역 사이의 웰간 내압을 효과적으로 증가시킬 수 있는 이점이 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 쉘로우 트렌치 형성시 감광막이 아닌 하드마스크층을 사용함으로써 딥 트렌치의 바닥면 부근에 노치가 형성되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 딥 트렌치를 형성한 후 쉘로우 트렌치를 형성함으로써 딥 트렌치의 상단부에 존재하는 언더컷 및 거친 표면을 제거할 수 있다.
그리고, 본 발명에 의하면, 다중 깊이 트렌치의 쉘로우 트렌치에 경사면을 갖는 제1 유전체를 먼저 충진한 후 다중 깊이 트렌치의 나머지 영역을 제2 유전체로 충진함으로써 다중 깊이 트렌치를 제2 유전체로 충진하는 과정에서 쉘로우 트렌치 내부에 보이드가 생성되는 것을 방지할 수 있다.
결과적으로, 본 발명에 의하면, 상기 노치, 언더컷, 거친 표면 및 보이드 와 같은 결함들을 방지함으로써 보다 안정화된 동작 특성을 나타내는 반도체 소자를 제공할 수 있다.
100 : 반도체 소자(제1 실시예) 10 : 반도체 기판
11 : 다중 깊이 트렌치 13 : 딥 트렌치
15 : 쉘로우 트렌치 20 : 제1 하드마스크층
30 : 패드 산화막 40 : 패드 질화막
50 : 제1 감광막 60 : 제2 하드마스크층
70 : 제2 감광막 80 : 제1 유전체
81a, 81b : 경사면 90 : 제2 유전체
200 : 반도체 소자(제2 실시예) 300 : 반도체 소자(제3 실시예)
400 : 반도체 소자(제4 실시예)

Claims (18)

  1. 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판;
    상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사면을 갖고, 상기 쉘로우 트렌치의 수평 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및
    상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하고,
    상기 쉘로우 트렌치는 0.1μm 내지 1.0μm 범위의 깊이를 갖고, 상기 딥 트렌치는 10μm 내지 30μm 범위의 깊이를 갖는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 경사면은 상기 쉘로우 트렌치의 바닥면에 대하여 30° 내지 80° 범위의 각도를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 유전체 및 상기 제2 유전체는 실리콘 산화막인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 유전체는 HDP CVD 공정에 의해 증착되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 딥 트렌치는 균일한 폭을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 딥 트렌치는 동일한 폭과 깊이를 가지며 서로 이격된 한 쌍의 딥 트렌치를 갖는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 딥 트렌치는 서로 이격된 세 개의 딥 트렌치들을 갖는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 세 개의 딥 트렌치들 중에서 중앙에 배치된 딥 트렌치는 동일 형상을 갖는 다른 두 개의 트렌치들에 비해 더 깊게 형성되는 것을 특징으로 하는 반도체 소자.
  9. 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판;
    상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사진 경사면을 갖고, 상기 쉘로우 트렌치의 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및
    상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하고,
    상기 딥 트렌치는 한 쌍의 딥 트렌치 부의 제1 딥 트렌치 부, 상기 제1 딥 트렌치 부의 깊이보다 작은 깊이를 갖는 제2 딥 트렌치 부, 제1 트렌치 부 및 제2 딥 트렌치 부의 경계에 형성되는 스텝을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 쉘로우 트렌치는 5μm 내지 7μm 범위의 폭을 갖는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 유전체는 상기 딥 트렌치의 바닥면 및 측벽 상에 형성되고, 상기 딥 트렌치의 상기 바닥 평면상의 상기 제1 유전체 재료는 상기 딥 트렌치의 상기 측벽상의 상기 제1 유전체 재료보다 큰 두께를 갖는 것을 특징으로 하는 반도체 소자.
  12. 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판;
    상기 다중 깊이 트렌치의 측벽 상에 형성된 라이너;
    상기 라이너 상에 형성되고, 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사면을 갖고, 상기 쉘로우 트렌치의 수평 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및
    상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제13항에 있어서,
    상기 제1 유전체는 상기 딥 트렌치의 바닥면 및 측벽 상에 형성되고, 상기 딥 트렌치의 상기 바닥 평면상의 상기 제1 유전체 재료는 상기 딥 트렌치의 상기 측벽상의 상기 제1 유전체 재료보다 큰 두께를 갖는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 유전체는 HDP CVD 공정에 의해 증착되는 것을 특징으로 하는 반도체 소자.
  15. 제13항에 있어서,
    상기 라이너는 산화물 및 질화물로 구성된 그룹으로부터 선택된 물질로 형성되는 것을 특징으로 하는 반도체 소자.
  16. 제13항에 있어서,
    상기 제1 유전체는 폴리실리콘인 것을 특징으로 하는 반도체 소자.
  17. 제1항에 있어서,
    상기 제1 유전체는 폴리실리콘인 것을 특징으로 하는 반도체 소자.
  18. 제9항에 있어서,
    상기 제1 유전체는 폴리실리콘인 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040231A (en) * 1998-01-23 2000-03-21 United Microelectronics Corp. Method of fabricating a shallow trench isolation structure which includes using a salicide process to form an aslope periphery at the top corner of the substrate
KR20000020911A (ko) * 1998-09-24 2000-04-15 윤종용 스페이서로 보호되는 박막의 질화막 라이너를 갖는 트렌치 소자분리방법 및 구조
US6165871A (en) * 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device
KR20010004277A (ko) * 1999-06-28 2001-01-15 김영환 반도체 소자의 소자 분리막 형성 방법
US6358785B1 (en) * 2000-06-06 2002-03-19 Lucent Technologies, Inc. Method for forming shallow trench isolation structures
KR100478488B1 (ko) * 2002-12-05 2005-03-29 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US20050287765A1 (en) * 2004-06-29 2005-12-29 Satoshi Onai Method for manufacturing semiconductor device
KR100875346B1 (ko) * 2007-10-08 2008-12-22 주식회사 동부하이텍 셀로우 트렌치 소자분리막의 제조방법
KR100888150B1 (ko) * 2002-12-24 2009-03-16 동부일렉트로닉스 주식회사 반도체 소자의 트렌치 형성 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040231A (en) * 1998-01-23 2000-03-21 United Microelectronics Corp. Method of fabricating a shallow trench isolation structure which includes using a salicide process to form an aslope periphery at the top corner of the substrate
KR20000020911A (ko) * 1998-09-24 2000-04-15 윤종용 스페이서로 보호되는 박막의 질화막 라이너를 갖는 트렌치 소자분리방법 및 구조
KR20010004277A (ko) * 1999-06-28 2001-01-15 김영환 반도체 소자의 소자 분리막 형성 방법
US6165871A (en) * 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device
US6358785B1 (en) * 2000-06-06 2002-03-19 Lucent Technologies, Inc. Method for forming shallow trench isolation structures
KR100478488B1 (ko) * 2002-12-05 2005-03-29 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR100888150B1 (ko) * 2002-12-24 2009-03-16 동부일렉트로닉스 주식회사 반도체 소자의 트렌치 형성 방법
US20050287765A1 (en) * 2004-06-29 2005-12-29 Satoshi Onai Method for manufacturing semiconductor device
JP2006013341A (ja) * 2004-06-29 2006-01-12 Sanyo Electric Co Ltd 半導体装置の製造方法
KR100875346B1 (ko) * 2007-10-08 2008-12-22 주식회사 동부하이텍 셀로우 트렌치 소자분리막의 제조방법

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