KR20050070281A - 트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리방법 - Google Patents

트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리방법 Download PDF

Info

Publication number
KR20050070281A
KR20050070281A KR1020030099603A KR20030099603A KR20050070281A KR 20050070281 A KR20050070281 A KR 20050070281A KR 1020030099603 A KR1020030099603 A KR 1020030099603A KR 20030099603 A KR20030099603 A KR 20030099603A KR 20050070281 A KR20050070281 A KR 20050070281A
Authority
KR
South Korea
Prior art keywords
trench
etching
oxide film
pad
forming
Prior art date
Application number
KR1020030099603A
Other languages
English (en)
Inventor
선준협
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030099603A priority Critical patent/KR20050070281A/ko
Publication of KR20050070281A publication Critical patent/KR20050070281A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 소자분리를 위한 공간을 확보하면서 트렌치의 탑코너를 라운드처리할 수 있는 트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 트렌치 형성 방법은 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계, 상기 패드질화막 상에 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각배리어로 하여 상기 패드질화막과 상기 패드산화막을 동시에 식각하여 소자분리예정영역을 노출시키는 단계, 상기 감광막패턴을 제거하는 단계, 상기 패드질화막을 식각배리어로 하여 상기 노출된 소자분리예정영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 패드산화막의 측면을 선택적으로 습식식각하여 상기 트렌치의 탑코너를 노출시키는 단계, 및 상기 트렌치의 탑코너라운드와 상기 트렌치 표면의 산화를 동시에 수반하는 후식각처리를 진행하는 단계를 포함한다.

Description

트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리 방법{METHOD FOR FORMING TRENCH AND METHOD OF MANUFACTURING ISOLATION IN SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리 방법에 관한 것이다.
반도체 제조 공정이 고집적화 및 초미세화됨에 따라 요구되는 공정 능력 및 신뢰도는 높아지고 있다. 특히, DRAM의 경우에는 STI(Shallow Trench Isolation) 및 게이트 형성 공정에 의해 트랜지스터 특성이 대부분 결정되고, 이 트랜지스터 특성은 DRAM의 전체적인 안정성에 가장 중요한 요소로 작용한다. 따라서, STI 및 게이트 형성 공정의 안정도를 향상시키는 것은 DRAM의 전체 신뢰도를 확보하기 위해 반드시 확보하여만 하는 사항이다.
STI는 반도체소자의 소자분리방법중의 하나로서, 실리콘 기판에 트렌치(trench)를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 로코스(LOCOS)법에 의한 소자분리보다 작은 분리영역을 구현할 수 있는 기술이다.
STI를 이용한 소자분리 기술의 여러 공정 중에서도, 트렌치의 프로파일(profile)을 어떻게 형성하는가 하는 것은 안정된 특성의 소자를 실현하기 위해 매우 중요한 사항이다. 즉, 트렌치의 깊이(trench depth), 트렌치의 각도(trench angle), 트렌치 에지(trench edge)의 모양 등을 적절하게 하여야 하는 것이다. 특히, 고집적 반도체 장치에서 STI 방법을 이용하는 경우에는, 트렌치의 에지(edge) 부분이 어떤 프로파일(profile)을 갖는가에 따라 소자의 전기적 특성이 결정된다고 해도 과언이 아니다.
도 1a 내지 도 1d는 종래 기술에 따른 STI법을 이용한 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 형성한 후, 패드질화막(13) 상에 유기반사방지막(Organic bottom anti reflective coating, 14)을 형성한다.
다음으로, 유기반사방지막(14) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 감광막패턴(15)을 형성한다.
도 1b에 도시된 바와 같이, 감광막패턴(15)을 식각마스크로 하여 유기반사방지막(14), 패드질화막(13) 및 패드산화막(12)을 동시에 패터닝하여 소자분리용 마스크층(100)을 형성한다. 이러한 패터닝시에, 특히 패드질화막(13) 식각시 사용되는 CF4/CHF3의 유량비를 조절하여 폴리머(16)를 다량 발생시키며, 이때 폴리머(16)는 소자분리용 마스크층(100)의 측벽에 폴리머(16)를 다량 부착된다. 여기서, 폴리머(16)는 감광막패턴(15)을 식각배리어로 이용하여 패드산화막(12)까지 식각하기 때문에 발생하는 것이다. CHF3/CF4의 혼합가스에서 CHF3의 유량을 증가시키거나 CF4의 유량을 감소시키면 폴리머의 발생량을 증가시킬 수 있다.
도 1c에 도시된 바와 같이, 폴리머(16)를 포함한 소자분리용 마스크층(100)을 식각마스크로 하여 노출된 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(17)를 형성한다.
이러한 트렌치(17) 형성시, 감광막패턴(15)을 여전히 식각배리어로 이용하기 때문에 폴리머(16a)의 발생량이 더욱 증가하고, 이 폴리머(16)가 식각배리어 역할을 수행하므로 폴리머(16a) 아래의 트렌치(17)의 탑코너(Top corner)는 라운드(round)해진다. 이하, '탑코너라운드(TR)'라고 약칭한다.
도 1d에 도시된 바와 같이, 감광막패턴(15)을 스트립하는데, 이때 폴리머(16)도 동시에 제거된다.
상술한 바와 같이, 종래 기술은 폴리머를 이용하여 트렌치의 탑코너를 라운드처리하므로써 모우트(Moat)의 깊이를 낮출 수 있어 문턱전압이 감소되는 것을 방지하고, 후속 게이트전극 식각시 레시듀(residue)의 잔존 가능성을 낮춰 소자특성의 안정성을 확보하고 있다.
그러나, 위와 같은 종래 기술은 0.1㎛ 이상의 소자에서는 적용가능하지만, 0.080㎛이하급 소자에서는 폴리머 형성에 따라 활성영역의 CD(Critical Dimension)가 폴리머의 두께인 'd1'만큼 증가하므로 소자분리를 위한 공간(space)이 감소하는 문제가 있다.
이처럼, 소자분리를 위한 공간이 감소하면 후속 트렌치에 매립되는 갭필절연막의 갭필(gapfill)이 불량하므로 소자분리를 위한 공간의 마진(margin)을 반드시 확보해야만 하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자분리를 위한 공간을 확보하면서 트렌치의 탑코너를 라운드처리할 수 있는 트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트렌치 형성 방법은 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계, 상기 패드질화막 상에 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각배리어로 하여 상기 패드질화막과 상기 패드산화막을 동시에 식각하여 소자분리예정영역을 노출시키는 단계, 상기 감광막패턴을 제거하는 단계, 상기 패드질화막을 식각배리어로 하여 상기 노출된 소자분리예정영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 패드산화막의 측면을 선택적으로 습식식각하여 상기 트렌치의 탑코너를 노출시키는 단계, 및 상기 트렌치의 탑코너라운드와 상기 트렌치 표면의 산화를 동시에 수반하는 후식각처리를 진행하는 단계를 포함하는 것을 특징으로 하며, 상기 소자분리예정영역을 노출시키는 단계에서 상기 패드질화막과 상기 패드산화막은 CHF3/CF4의 혼합가스를 이용하여 식각하되, 폴리머 발생을 감소시키기 위해 상기 CHF3의 유량을 낮추거나 상기 CF4의 유량을 증가시키는 것을 특징으로 하고, 상기 트렌치의 탑코너를 노출시키는 단계는 1:50으로 희석된 HF 용액을 이용하여 상기 패드산화막의 측면을 선택적으로 습식식각하여 이루어지는 것을 특징으로 하며, 상기 후식각처리는 상기 트렌치의 탑코너를 라운드시키는 불소를 포함하는 CF4가스와 상기 트렌치 표면을 산화시키는 산소 가스를 혼합하여 등방성 식각하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 소자 분리 방법은 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 식각배리어층을 형성하는 단계, 상기 패드질화막을 식각배리어로 하여 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 패드산화막의 측면을 선택적으로 습식식각하여 상기 트렌치의 탑코너를 노출시키는 단계, 상기 트렌치의 탑코너라운드와 상기 트렌치 표면의 산화를 동시에 수반하는 후식각처리를 진행하는 단계, 상기 트렌치 표면 상에 측벽산화막을 형성하는 단계, 상기 측벽산화막 상에 상기 트렌치를 매립하도록 갭필절연막을 형성하는 단계, 상기 식각배리어층의 표면이 드러날때까지 상기 갭필절연막을 평탄화시키는 단계, 및 상기 식각배리어층을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 형성한다. 여기서, 패드산화막(22)은 패드질화막(23) 증착시 반도체 기판(21)에 가해지는 스트레스를 완화시켜주기 위한 것이며, 패드질화막(23)은 이후의 식각 저지막의 역할을 하고 또한 이후의 화학적기계적연마(CMP) 공정시 연마 스톱층(stop layer)의 역할도 한다. 바람직하게 패드산화막(22)은 100Å 정도의 두께로 열(Thermal) 성장시킨 실리콘산화막(SiO2)이고, 패드질화막(23)은 1000Å∼2000Å 정도의 두께를 가지는 실리콘질화막(Si3N4)이다. 여기서, 패드질화막(23)의 두께를 1000Å 이상으로 두껍게 형성하는 이유는, 후속 트렌치 형성을 위한 식각공정시 패드질화막(23)을 식각배리어로 이용하기 위해서이고, 아울러 갭필절연막의 화학적기계적연마시 연마스톱층의 역할을 수행할 수 있도록 하기 위함이다. 한편, 종래 기술에서는 감광막패턴을 식각배리어로 하여 트렌치 형성을 위한 식각을 진행하므로 패드질화막을 후속 갭필절연막의 화학적기계적연마시 연마스톱층의 역할을 수행할 수 있을 정도의 얇은 두께(1000Å 이하)로만 형성한다.
다음으로, 패드질화막(23) 상에 유기반사방지막(Organic bottom anti reflective coating, 24)을 형성한다. 여기서, 유기반사방지막(24)은 이후 포토리소그래피 공정을 용이하게 진행하기 위해 도입한 것으로, 실리콘질화막(SiN)을 이용한다.
다음으로, 유기반사방지막(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리를 위한 감광막패턴(25)을 형성한다.
계속해서, 감광막패턴(25)을 식각배리어로 이용하여 유기반사방지막(24), 패드질화막(25) 및 패드산화막(22)을 동시에 식각한다.
먼저, 감광막패턴(25)을 식각배리어로 이용하여 유기반사방지막(24)을 식각하는 단계는, CHF3/CF4의 혼합가스를 이용하여 식각하되, 식각 중지 시점인 EOP(End Of Point)로 식각종료시점을 정하게 된다. 예를 들어, 레시피(recipe)를 살펴 보면, 식각가스로는 1sccm∼10sccm 유량의 CHF3, 20sccm∼30sccm 유량의 CF4를 혼합하여 사용하고, 혼합하여 사용할 때 혼합가스에서 CHF3의 유량을 낮추거나 CF4의 유량을 증가시킨다. 이처럼 CHF3/CF4의 혼합가스에서 CHF3의 유량을 낮추거나 CF4의 유량을 증가시키는 이유는 폴리머 형성을 최대한 억제하여 수직 프로파일(Vertical profile)을 구현하기 위한 것이다.
다음에, 감광막패턴(25)을 식각배리어로 하여 유기반사방지막(24) 식각후 노출되는 패드질화막(23)과 패드산화막(22)을 동시에 식각하여 소자분리예정영역을 노출시키는데, 식각가스는 유기반사방지막(24) 식각 조건과 동일하다. 예를 들어, CHF3/CF4의 혼합가스를 이용하여 식각하되, 식각 중지 시점인 EOP로 식각종료시점을 정하게 된다.
도 2b는 감광막패턴(25)을 식각배리어로 하여 패드산화막(22)까지 식각후의 결과를 나타낸 도면이다.
도 2b에 도시된 바와 같이, 감광막패턴(25)을 식각배리어로 하여 유기반사방지막(24), 패드질화막(23) 및 패드산화막(22)을 식각할 때, 폴리머가 발생되지 않고, 이는 폴리머 발생을 방지하기 위하여 식각가스로 사용되는 CHF3/CF4의 혼합가스에서 CHF3의 유량을 낮추거나 CF4의 유량을 증가시켰기 때문이다.
도 2c에 도시된 바와 같이, 감광막패턴(25)을 제거한다. 이때, 유기반사방지막(24)도 동시에 제거한다.
다음으로, 패드질화막(23)을 식각배리어로 하여 패드산화막(22) 식각후 노출된 반도체 기판(21)의 소자분리예정여역을 소정 깊이로 식각하여 트렌치(26)를 형성한다. 이때, 종래 기술과 달리 감광막패턴(25)을 제거한 후에 패드질화막(23)을 식각배리어로 반도체 기판(21)을 식각하는 이유는 식각시 감광막패턴(25)에 의해 발생되는 폴리머를 방지하기 위한 것이다.
위와 같이 패드질화막(23)을 식각배리어로 이용하여 트렌치(26)를 형성할 때, 트렌치(26)의 탑코너(26a)는 가파른 수직 프로파일을 갖고, 트렌치(26)의 깊이가 깊어질수록 경사진 프로파일(sloped profile)을 갖는다. 따라서, 최초 설정된 활성영역의 CD가 감소하지 않으므로 소자분리를 위한 공간 마진을 충분히 확보할 수 있다.
그리고, 트렌치(26) 형성시 식각가스로는 브롬화수소(HBr), 염소(Cl2) 또는 브롬화수소와 염소가스의 혼합가스를 사용한다.
그리고, 이후에 진행되는 공정에서 트렌치(26)의 탑코너(26a)가 라운딩되기 때문에 트렌치(26) 형성 단계에서는 트렌치(35)의 탑코너(26a)를 라운드처리는 공정을 실시하지 않고 거의 수직에 가깝게 트렌치(26)를 형성해도 된다.
도 2d에 도시된 바와 같이, 패드산화막(22)을 습식식각(wet etch)하여 패드질화막(23) 아래에 언더컷(27)을 형성시킨다. 이때, 언더컷(27)은 패드산화막(22)의 측면이 일부분 리세스(recess)되어 형성되는 것으로, 패드산화막(22)의 측면 리세스를 형성하기 위해 습식케미컬(wet chemical)을 이용한다. 예를 들어, 습식케미컬은 1:50으로 희석된 HF 용액을 이용한 딥(dip) 공정을 이용한다.
한편, 패드산화막(22)이 열성장시킨 실리콘산화막인데, 열성장 실리콘산화막보다 습식 식각률이 빠른 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)를 패드산화막(22)으로 이용하면 트렌치(26)의 탑코너 부근에서 패드산화막(22)의 측면이 더 빠르게 식각되어 패드질화막(23) 아래에 형성되는 언더컷(27)의 폭이 더 크다.
결국, 위와 같은 습식식각을 통해 패드산화막(22)의 측면이 빠르게 식각됨에 따라 패드질화막(23) 아래의 언더컷(27)에 의해 트렌치(26)의 탑코너(26a)가 노출된다.
도 2e 및 도 2f에 도시된 바와 같이, 트렌치(26) 식각시 발생된 식각손실층을 제거하기 위해 후식각처리하는데, 이를 LET(Light Etch Treatment) 공정라고 한다. 이때, LET 공정은 등방성 식각(isotropic etch)으로 진행하며, 예를 들어 등방성 식각은 CF4/O2의 혼합가스를 이용하여 진행한다.
상기한 LET 공정시, CF4/O2의 혼합가스를 이용할 때 도 2e에 도시된 것처럼, CF4 가스중의 불소(F)에 의한 실리콘 식각이 일어나 트렌치(26)의 탑코너(26a)가 라운드해진다.
그리고, 도 2f에 도시된 것처럼, CF4/O2의 혼합가스 중의 산소(O2) 가스에 의한 실리콘 표면의 산화(Oxidation)가 동시에 이루어져 트렌치(26)의 표면에 희생산화막(28)이 형성된다. 이러한 희생산화막(28) 형성을 통해 트렌치(26)의 탑코너(26a)의 라운드 정도를 더욱 증가시킬 수 있다.
상기한 LET 공정시에 실리콘 식각의 식각 타겟을 조절하므로써 활성영역의 폭을 조절할 수 있고, 동시에 트렌치의 탑코너의 라운드를 구현할 수 있다. 특히, 활성영역의 폭을 감소시키면 후속 갭필절연막의 갭필마진을 극대화할 수 있어 공정마진을 확보할 수 있다.
그리고, 희생산화막(28)을 형성해주고 후속 세정(Cleaning) 공정시에 희생산화막(28)을 제거하므로써 트렌치(26) 식각시 발생된 식각손실 및 식각부산물을 제거할 수 있다. 한편, 종래기술은 트렌치 식각후에 별도로 희생산화공정을 진행해야만 하였으나, 본 발명은 LET 식각시에 희생산화막을 형성해주므로써 공정을 단순화할 수 있다.
도 2g에 도시된 바와 같이, 희생산화막(28)을 제거하기 위한 후속 세정 공정을 진행한 후에, 측벽산화(Wall oxidation) 공정을 진행하여 트렌치(26)의 표면 상에 측벽산화막(29)을 형성시킨다. 이러한 측벽산화막(29) 형성을 통해 트렌치(26)의 탑코너(26a)를 더욱 라운드시킨다. 예컨대, 측벽산화막(29)을 형성시키는 측벽산화 공정은 건식산화 또는 습식산화가 모두 가능하며, 특히 퍼니스산화(furnace oxidation)와 같은 건식산화를 주로 이용한다. 상기한 것처럼 건식산화를 이용하여 측벽산화막(29)을 형성하는 경우에, 트렌치(26)의 탑코너(26a) 부분에서 측벽에 비해 더 두껍게 측벽산화막(29)이 형성된다. 이는 퍼니스산화방식이 건식산화이기 때문이며, 건식산화는 습식산화에 비해 트렌치(26)의 측벽보다 트렌치(26)의 탑코너(26a)를 더 산화시키는 특성이 있다. 그리고, 트렌치(26) 형성후의 LET 공정을 통해 트렌치(26)의 탑코너(26a)를 미리 라운드처리한 상태이므로 측벽산화 공정시 트렌치(26)의 탑코너(26a)는 더욱더 산화량이 많아져 탑코너(26a)의 라운드 정도는 더욱 증가한다.
다음으로, 측벽산화막(29)이 형성된 반도체 기판(21)의 전면에 화학기상증착법(CVD)을 이용하여 라이너질화막(liner nitride, 30)을 형성한다. 이와 같이, 라이너질화막(30)을 형성하면 셀의 문턱전압 및 리프레시 특성을 개선할 수 있다.
여기서, 라이너질화막(30)은 반도체 기판(21)과 이후 트렌치(26) 내부에 매립되어질 갭필절연막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트(defect)가 트렌치(26) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 라이너질화막(30)으로는 실리콘질화막(Si3N4)이 이용될 수 있으며, 20Å∼100Å의 두께로 형성된다.
그 다음, 라이너질화막(30) 상부에 트렌치(26)가 충분히 매립되도록 6000Å∼10000Å의 두께로 갭필절연막, 예컨대, 고밀도플라즈마산화막(31)을 형성한다. 이때, 고밀도플라즈마산화막(31)은 실리콘소스와 산소가스를 이용한 플라즈마증착법, 바람직하게는 플라즈마를 이용한 화학기상증착법(CVD)을 이용한다.
상기한 고밀도플라즈마산화막(31) 증착시에 도 2e 및 도 2f에서 미리 트렌치(26)의 폭을 넓게 확보하면서 탑코너(26a)의 라운드를 구현하였으므로 고밀도플라즈마산화막(31)의 갭필이 용이하다.
도 2h에 도시된 바와 같이, 고밀도플라즈마산화막(31)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다.
후속 공정으로, 고밀도플라즈마산화막(31)과 반도체 기판(21)간의 단차를 제거하기 위한 추가로 고밀도플라즈마산화막에 대한 습식식각을 진행한 후에, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 습식식각 공정을 진행한다. 이때, 패드질화막(23)을 제거하는 습식식각시 라이너질화막(30)도 일부가 식각될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리용 트렌치의 공간을 충분히 확보하므로써 트렌치에 갭필되는 갭필절연막의 갭필마진을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 트렌치 식각후, 패드산화막의 습식식각과 LET 공정을 진행하여 소자분리 공간의 감소없이 트렌치의 탑코너 라운드를 구현하므로써 모우트가 깊어지는 것을 억제함과 동시에 문턱전압 특성을 향상시켜 소자의 안정성을 개선할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래 기술에 따른 STI법을 이용한 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : 유기반사방지막
25 : 감광막패턴 26 : 트렌치
27 : 언더컷 28 : 희생산화막
29 : 측벽산화막 30 : 라이너질화막
31 : 고밀도플라즈마산화막

Claims (11)

  1. 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각배리어로 하여 상기 패드질화막과 상기 패드산화막을 동시에 식각하여 소자분리예정영역을 노출시키는 단계;
    상기 감광막패턴을 제거하는 단계;
    상기 패드질화막을 식각배리어로 하여 상기 노출된 소자분리예정영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 패드산화막의 측면을 선택적으로 습식식각하여 상기 트렌치의 탑코너를 노출시키는 단계; 및
    상기 트렌치의 탑코너라운드와 상기 트렌치 표면의 산화를 동시에 수반하는 후식각처리를 진행하는 단계
    를 포함하는 반도체소자의 트렌치 형성 방법.
  2. 제1항에 있어서,
    상기 소자분리예정영역을 노출시키는 단계에서,
    상기 패드질화막과 상기 패드산화막은 CHF3/CF4의 혼합가스를 이용하여 식각하되, 폴리머 발생을 감소시키기 위해 상기 CHF3의 유량을 낮추거나 상기 CF4의 유량을 증가시키는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  3. 제1항에 있어서,
    상기 트렌치의 탑코너를 노출시키는 단계는,
    1:50으로 희석된 HF 용액을 이용하여 상기 패드산화막의 측면을 선택적으로 습식식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  4. 제1항에 있어서,
    상기 후식각처리는,
    상기 트렌치의 탑코너를 라운드시키는 불소를 포함하는 CF4가스와 상기 트렌치 표면을 산화시키는 산소 가스를 혼합하여 등방성 식각하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  5. 제1항에 있어서,
    상기 후식각처리시 형성된 상기 트렌치 표면의 산화막을 세정 공정을 통해 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  6. 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 식각배리어층을 형성하는 단계;
    상기 패드질화막을 식각배리어로 하여 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 패드산화막의 측면을 선택적으로 습식식각하여 상기 트렌치의 탑코너를 노출시키는 단계;
    상기 트렌치의 탑코너라운드와 상기 트렌치 표면의 산화를 동시에 수반하는 후식각처리를 진행하는 단계;
    상기 트렌치 표면 상에 측벽산화막을 형성하는 단계;
    상기 측벽산화막 상에 상기 트렌치를 매립하도록 갭필절연막을 형성하는 단계;
    상기 식각배리어층의 표면이 드러날때까지 상기 갭필절연막을 평탄화시키는 단계; 및
    상기 식각배리어층을 제거하는 단계
    를 포함하는 반도체 소자의 소자분리 방법.
  7. 제6항에 있어서,
    상기 식각배리어층을 형성하는 단계는,
    상기 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각배리어로 하여 상기 패드질화막과 상기 패드산화막을 동시에 식각하는 단계;
    상기 감광막패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  8. 제7항에 있어서,
    상기 패드질화막과 상기 패드산화막은 CHF3/CF4의 혼합가스를 이용하여 식각하되, 폴리머 발생을 감소시키기 위해 상기 CHF3의 유량을 낮추거나 상기 CF4의 유량을 증가시키는 것을 특징으로 하는 반도체 소자의 소자분리 방법
  9. 제6항에 있어서,
    상기 트렌치의 탑코너를 노출시키는 단계는,
    1:50으로 희석된 HF 용액을 이용하여 상기 패드산화막의 측면을 선택적으로 습식식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  10. 제6항에 있어서,
    상기 후식각처리는,
    상기 트렌치의 탑코너를 라운드시키는 불소를 포함하는 CF4가스와 상기 트렌치 표면을 산화시키는 산소 가스를 혼합하여 등방성 식각하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  11. 제6항에 있어서,
    상기 측벽산화막 형성전에,
    상기 후식각처리시 형성된 상기 트렌치 표면의 산화막을 세정 공정을 통해 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
KR1020030099603A 2003-12-30 2003-12-30 트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리방법 KR20050070281A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030099603A KR20050070281A (ko) 2003-12-30 2003-12-30 트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030099603A KR20050070281A (ko) 2003-12-30 2003-12-30 트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리방법

Publications (1)

Publication Number Publication Date
KR20050070281A true KR20050070281A (ko) 2005-07-07

Family

ID=37260383

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030099603A KR20050070281A (ko) 2003-12-30 2003-12-30 트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리방법

Country Status (1)

Country Link
KR (1) KR20050070281A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838374B1 (ko) * 2007-05-17 2008-06-13 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838374B1 (ko) * 2007-05-17 2008-06-13 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Similar Documents

Publication Publication Date Title
KR100322531B1 (ko) 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
US6159822A (en) Self-planarized shallow trench isolation
KR100399986B1 (ko) 셸로우트렌치 소자분리방법
KR100672754B1 (ko) 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
KR100366619B1 (ko) 트랜치 소자분리방법, 트랜치를 포함하는 반도체소자의제조방법 및 그에 따라 제조된 반도체소자
KR20020005851A (ko) 트렌치 소자 분리형 반도체 장치 및 그 형성방법
US6171929B1 (en) Shallow trench isolator via non-critical chemical mechanical polishing
US7148120B2 (en) Method of forming improved rounded corners in STI features
US6828248B1 (en) Method of pull back for forming shallow trench isolation
US20040266136A1 (en) Method for fabricating semiconductor device having trench type device isolation layer
KR20050070281A (ko) 트렌치 형성 방법 및 그를 이용한 반도체 소자의 소자분리방법
KR100246197B1 (ko) 반도체장치의 소자격리방법
KR100249023B1 (ko) 반도체장치의 소자격리방법
KR20000015466A (ko) 트렌치 격리의 제조 방법
KR20010019185A (ko) 트렌치 격리 제조 방법
KR20050067474A (ko) 반도체소자의 소자분리 방법
KR100512007B1 (ko) 셀로우 트렌치 소자분리 방법
KR100446285B1 (ko) 라운드 모양의 상부 코너를 가지는 트렌치 소자분리영역 형성방법
KR100538809B1 (ko) Ｎｆ3 ｈｄｐ 산화막을 이용한 소자분리막 형성방법
KR20030045216A (ko) 반도체 소자의 트렌치 형성 방법
KR101032893B1 (ko) 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
KR100575616B1 (ko) 반도체소자의 무경계 콘택홀 형성방법
KR100792357B1 (ko) 반도체소자의 리세스게이트 제조 방법
KR100870303B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20110047820A (ko) 유기막과 산화막이 적층된 하드마스크막을 이용한 반도체장치 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination