KR20020074999A - 트렌치 격리 구조 및 그 형성 방법 - Google Patents

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Abstract

소자 분리를 위한 트렌치 격리 구조 및 이를 형성 하는 방법을 제공한다. 트렌치 내부의 산화를 방지하는 트렌치 산화 방지막이 트렌치를 덮도록, 트렌치 상부에, 즉 트렌치 매립 절연물질의 상부 표면 상에 형성된다. 따라서 종래 산화 방지막이 트렌치 내부에 형성됨으로 인해 발생하는 차지 트랩(charge trap)을 방지할 수 있다. 또한 산화 공정이 끝나는 시점에서 게이트 라인 측벽 스페이서 형성 공정에서 상기 게이트 라인 하부 영역을 제외하고 다른 영역에서는 상기 산화 방지막이 동시에 제거된다. 따라서, 후속 포밍 가스(forming gas) 열처리시 수소가 좀더 용이하게 트렌치 측벽에 확산되어 측벽을 보호하게 한다.

Description

트렌치 격리 구조 및 그 형성 방법{Trench Isolation Structure and Method for Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 소자 분리를 위한 트렌치 격리 구조 및 그 형성 방법에 관한 것이다.
반도체 기판 상에 형성되는 소자의 격리를 위한 기술은 소자 구성의 가장 기본이 되는 트랜지스터 특성이나 소자의 신뢰성과 밀접한 관계를 갖는다. 따라서, 효과적인 소자 격리 기술의 필요성은 소자의 발전과 함께 그 중요성이 점점 증가하고 있다.
최근 반도체 소자가 고집적화함에 따라 반도체 기판을 식각하여 홈 또는 트렌치를 형성하고 여기에 절연물질인 씨.브이.디(CVD:Chemical Vapor Deposition) 산화막을 매립하여 소자 격리 구조를 구현하는 트렌치 격리 방법이 널리 사용되고 있다.
하지만, 트렌치 형성을 위한 반도체 기판 식각에 따른 반도체 기판의 손상문제, 후속 산화공정 등에 따른 트렌치 측벽의 반도체 기판의 산화 및 이에 따른 물리적 열적 스트레스가 야기되는 문제 등이 발생되고 있다.
이에 따라, 상술한 산화과정에서 발생하는 스트레스를 억제하기 위해 트렌치 식각후, 열산화 공정을 통해 트렌치 내벽에 열산화막을 형성하고 열산화막 상부에 질화막 라이너를 증착하는 기술이 소개되고 있다. 미합중국 특허 제5,447,884호는 질화막 라이너를 열산화막 상에 형성하여 트렌치 내부의 산화를 방지하는 트렌치 격리를 형성하는 방법을 개시하고 있다.
하지만 질화막 라이너 형성에 따른 새로운 문제점이 보고되고 있다. 즉, 상기 질화막 라이너층 내부 또는 상기 질화막 라이너와 트렌치 내부 열산화막 사이의 계면에 전하를 띤 입자(electrical charge)가 트랩(trap)되어 트렌치 측벽에 반대 전하를 띤 입자를 커플링(coupling) 시킨다. 예를 들어 질화막 라이너가 전자를 트랩하면, 트렌치 측벽에 홀(hole)이 커플링되어 피모스(PMOS)의 경우 문턱전압(threshold voltage)을 낮추게 된다. 따라서 소자 동작전압 이하에서도 트랜지스터가 온(on)되는 문제가 발생한다.
또한 트렌치 형성을 위한 식각 마스크를 구성하는 패드 질화막 제거시, 트렌치 내부에 형성된 질화막 라이너의 일부가 동시에 식각되어 트렌치 측벽을 따라 내부로 움푹 파이는 현상(이른바 '덴트')이 발생하는 문제점도 있다.
그런데, 상술한 질화막 라이너의 차지 트랩(charge trap) 문제를 완화시키기 위해 미합중국 특허제5,940,717호("RECESSED SHALLOW TRENCH ISOLATION STRUCTURE NITRIDE LINER AND METHOD FOR MAKING SAME", 1998년 10월 30일 출원)는 트렌치 내부로 리세스된 질화막 라이너를 형성하고 있다. 도 1은 이러한 상기 미합중국 특허 제5,940,717호에 따른 최종적인 트렌치 격리 구조(200)를 개략적으로 도시하고 있다. 도 1에서 참조번호 100은 반도체 기판을, 112는 열산화막을, 106은 패드 산화막을, 702는 트렌치 매립 절연물질을, 참조번호 114는 질화막 라이너를 각각 나타낸다. 도시된 바와 같이 트렌치 내부에 열산화막(112)이 형성되어 있고 상기 열산화막(112) 상에 질화막 라이너(114)가 형성되어 있다. 하지만, 상기 질화막 라이너(114)가 트렌치 내부로 소정 깊이 리세스 되어 있다. 즉, 피모스의 채널 영역 아래까지 질화막 라이너(114)를 리세스 시켜 채널 영역에서 차지(charge)가 트랩되는 현상을 억제하고 있다. 그리고, 상기 열산화막(112) 및 상기 질화막 라이너(114) 상에 트렌치를 완전히 채우도록 트렌치 매립 절연물질(702)가 형성되어 있다.
하지만, 상기 질화막 라이너(114)는 본래 트렌치 내부의 산화에 의한 부피 팽창, 이로 인한 실리콘 기판의 스트레스 증가 및 그에 따른 결함 발생을 방지하는 것이 목적인데, 본 특허에 따르면, 트렌치 상부에는 질화막 라이너가 형성되지 않아 그곳에서의 트렌치 내벽의 산화를 방지할 수 없게 되어 라이너 질화막 본래의 목적을 달성할 수 없게 된다.
따라서 본 발명은 상술한 제반 문제점을 해결하기 위해 제안 된 것으로서, 트렌치 내부의 산화를 방지하면서도 차지 트랩에 따른 문제 발생이 없는 트렌치 산화 방지막을 갖는 트렌치 격리 구조 및 그 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 트렌치 상부 가장자리에서 덴트 없는 트렌치 격리 구조를 제공하는데 있다.
도 1은 종래 트렌치 격리 형성 방법에 따른 트렌치 격리 구조를 개략적으로 도시하는 반도체 기판의 단면도이다.
도 2는 본 발명에 따른 트렌치 격리 구조 형성후의 반도체 기판을 나타내는 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ 라인을 따라 절취한 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ 라인을 따라 절취한 단면도이다.
도 4 내지 도 12은 도 2에 도시한 본 발명에 따른 트렌치 격리 구조를 형성하는 방법을 공정 순서에 따라 나타낸 도면으로서, 도 2의 Ⅰ-Ⅰ 라인을 따라 절취한 단면도이다.
도 13 내지 도 15는 트렌치 격리 구조 완성 후 게이트 라인을 형성하는 방법을 공정 순서에 따라 도시한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
400 : 반도체 기판400a : 활성영역
402 : 패드 산화막404 : 실리콘막
405 : 트렌치 식각 마스크406 : 트렌치
408a, 408b : 열산화막410 : 트렌치 매립 절연물질
412 : 트렌치 산화 방지막413 : 버퍼 산화막
414 : 트렌치 격리 구조416 : 게이트 산화막
418 : 폴리실리콘420 : 텅스텐 실리사이드
422 : 게이트 마스크 질화막424a, 424b : 게이트 라인
426 : 측벽 스페이서
(구성)
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 격리 구조에 따르면, 트렌치 상부에, 즉 트렌치 매립 절연물질 상에 상기 트렌치를 덮도록 트렌치 산화 방지막이 위치한다. 구체적으로, 본 발명에 따른 트렌치 격리 구조는, 일정 모양의 복수개의 활성영역을 한정하도록 반도체 기판이 식각되어 형성된 트렌치와, 상기 활성영역들을 전기적으로 절연시키면서 상기 트렌치 내부를 채우는 트렌치 절연물질 및 상기 트렌치 절연물질 상에 상기 트렌치를 덮도록 형성된 트렌치 산화 방지막을 포함하여 이루어진다. 상기 트렌치 산화 방지막은 실리콘 질화막으로서, 약 50Å에서 약 500Å의 두께를 가진다. 바람직하게는 약 200Å의 두께로 형성된다.
상기 트렌치 절연물질은, 상기 트렌치의 바닥 및 측벽 그리고 상기 트렌치 상부 가장자리 일부 상에 형성된 열산화막 및 상기 열산화막 상에 상기 트렌치를 완전히 채우도록 형성된 트렌치 매립 절연물질인 CVD 산화막을 포함한다.
일 실시예에 있어서, 상기 트렌치 격리 구조 및 활성영역 상에 일 방향으로 신장하여 이들을 가로지르는 게이트 라인을 더 포함한다. 이때, 상기 트렌치 산화 방지막은 상기 게이트 라인 하부에만 존재한다. 이에 따라 후속 트렌치 측벽을 보호하기 위한 수소 분위기의 열처리시 수소가 용이하게 트렌치 측벽에 확산되어 패시베이션한다.
상술한 본 발명의 목적을 달성하기 위한 트렌치 격리 구조 형성 방법은, 먼저 반도체 기판 상에 패드 산화막 및 실리콘막을 차례로 형성하고 상기 실리콘막 상부에 트렌치 식각 마스크를 형성하고 활성영역을 한정한다. 상기 트렌치 식각 마스크를 사용하여 노출된 실리콘막, 열산화막 그리고 반도체 기판을 식각하여 소자 분리를 위한 트렌치를 형성한다. 여기서 상기 트렌치 식각 마스크에 의해 덮혀진 부분이 활성영역이다. 상기 트렌치 식각 마스크를 제거한 후, 열산화 공정을 진행하여, 상기 트렌치 측벽 및 바닥 상에 열산화막을 형성한다. 상기 열산화막 상에 상기 트렌치를 완전히 채우도록 트렌치 매립 절연물질을 형성한다. 상기 실리콘막을 평탄화 정지층으로 하여 상기 트렌치 매립 절연물질을 평탄화 식각한다. 상기 평탄화된 트렌치 매립 절연물질을 상기 실리콘막 하부로 리세스 시킨다. 상기 리세스된 트렌치 매립 절연물질 상에 트렌치 산화 방지막을 형성한다. 상기 실리콘막 및 패드 산화막을 제거하여 상기 활성영역을 노출시킨다.
바람직한 실시예에 있어서, 상기 산화 방지막은 실리콘 질화막으로 형성된다. 트렌치 형성을 위한 식각 공정의 식각 손상을 치유하기 위한 열산화 공정에서 상기 트렌치 측벽 및 바닥 뿐 아니라 상기 실리콘막 측벽 및 상부 표면 상에도 형성된다. 또한 트렌치 측벽 및 바닥을 구성하는 반도체 기판 보다 실리콘막에 더 두껍게 열산화막이 형성된다. 따라서, 상기 평탄화된 트렌치 매립 절연물질을 상기 실리콘막 하부로 리세스 시킬때, 상기 실리콘막 측벽에 형성된 열산화막도 동시에 리세스된다.
또한, 상기 평탄화된 트렌치 매립 절연물질을 상기 실리콘막 하부로 리세스 시키는 단계는, 상기 평탄화된 트렌치 매립 절연물질을 상기 패드 산화막 상부까지 리세스시키는 것이 적합하다. 바람직한 실시예에 있어서, 상기 실리콘막은 약 500Å에서 약 1500Å의 두께를 가지는 폴리실리콘으로로 형성되며, 이 경우, 상기 트렌치 매립 절연물질을 평탄화 식각하는 단계는 상기 실리콘막이 약 500Å 정도의 두께가 되도록 진행한다.
일 실시예에 있어서, 상기 평탄화된 트렌치 매립 절연물질을 리세스 시키는 단계는, 상기 트렌치 매립 절연물질을 약 200Å에서 약 1000Å 정도 리세스 시키며 바람직하게는 상기 실리콘막 하부로 약 500Å 정도로 리세스 시킨다.
바람직한 실시예에 있어서, 상기 리세스된 트렌치 매립 절연물질 상에 산화 방지막을 형성하는 단계는, 상기 실리콘막 및 상기 리세스된 트렌치 매립 절연물질 상에 산화 방지 물질막을 형성하는 단계와, 상기 실리콘막을 식각 정지층으로 사용하여 상기 산화 방지 물질막을 평탄화 식각하는 단계로 이루어진다. 여기서, 상기 산화 방지 물질막은 약 50Å에서 약 500Å의 두께로 형성되며, 상기 산화 방지 물질막을 평탄화식각해서 상기 상기 산화 방지막이 약 200Å 정도가 되도록 하는 것이 바람직한다.
일 실시예에 있어서, 공정 마진을 더 확보하기 위해, 상기 트렌치 산화 방지 물질막 형성 후에 버퍼 산화막을 더 형성할 수 있다.
바람직한 실시예에 있어서, 상기 실리콘막의 제거로 인해 노출된 상기 활성영역 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 및 상기 산화 방지막 상에 게이트 전극물질을 형성하는 단계와, 상기 게이트 전극물질을 패터닝 하여 상기 활성영역 및 상기 트렌치 상부를 일 방향으로 신장하여 이들을 가로지르는 게이트 라인을 형성하는 단계와, 상기 게이트 라인이 형성된 결과물 전면에 측벽 스페이서 절연막을 형성하는 단계, 및 상기 측벽 스페이서 절연막을 식각하여 상기 게이트 라인의 측벽에 절연막 스페이서를 형성하는 단계를 더 포함한다. 이때, 상기 게이트 라인 양측의 산화 방지막도 동시에 식각되어, 상기 게이트 라인 하부의 트렌치 상부에만 상기 산화 방지막이 잔존하게 된다.
본 발명의 구성에 따르면, 트렌치 산화 방지막이 트렌치 격리 구조 상부에 트렌치를 덮도록 형성되기 때문에, 종래 트렌치 산화 방지막에 기인하는 차지 트랩 문제를 방지할 수 있다. 또한 트렌치 격리 구조 상부가 평탄화 공정에서 과식각되는 것을 방지하여 실질적으로 평탄한 상부 표면을 가지는 트렌치 격리 구조를 형성할 수 있다.
또한, 본 발명에 따른 트렌치 격리 구조 형성 방법에 따르면, 트렌치 형성후 열산화가 있는 단계에서는 트렌치 격리 구조 전면에 트렌치 산화 방지막이 형성되어 트렌치 측벽의 산화를 방지하며, 열산화 공정이 끝난 이후에는 상기 트렌치 산화 방지막이 제거되어 포밍 가스 열처리시 수소 확산이 좀더 용이하게 되어 트렌치 측벽을 패시배이션하는 것을 효과적으로 도운다. 게다가, 상기 트렌치 산화 방지막은 게이트 라인 형성 후 그 측벽 스페이서를 형성 할 때에 동시에 패터닝 되어 게이트 라인 하부의 트렌치 격리 구조 상에만 잔존하기 때문에 추가의 트렌치 산화 방지막 제거 공정이 필요치 않다.
또한 본 발명에 따르면, 종래의 평탄화 정지막으로 질화막 대신 실리콘막을 사용하고 거기다가 질화막 라이너인 트렌치 산화 방지막을 트렌치 내부에 형성하는 것이 아니라 트렌치 상부에 형성하고 있기 때문에, 트렌치 상부 가장자리에서 트렌치 측벽을 따라 발생하는 질화막 라이너의 덴트 발생을 근본적으로 방지할 수 있다.
(실시예)
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2은 본 발명에 따른 트렌치 격리 구조가 완성된 후의 반도체 기판을 개략적으로 도시한 평면도이고, 도 3a 및 도 3b는 각각 도 2를 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인으로 자른 단면도이다. 도 2 및 도 3a 그리고 도 3b를 참조하여 본 발명에 따른 트렌치 격리 구조를 설명한다. 먼저 도 3a 및 도 3b를 참조하면, 본 발명에 따른 트렌치 격리 구조(414)는 트렌치의 바닥(406a) 및 측벽(406b) 상에 열산화막(408b)을 포함한다. 상기 열산화막(408b) 상에 직접 접촉하며 상기 트렌치를 완전히 채우도록 트렌치 매립 절연물질(410)이 형성되어 있다. 상기 트렌치를 완전히 덮도록 상기 트렌치 매립 절연물질(410) 상에 트렌치 산화 방지막(412)이 형성되어 있다. 이는 평면도인 도 2를 참조하면 더욱 분명해 진다. 도 2를 참조하면, 소정의 모양(여기서는 직사각형 모양)을 가진 활성영역(400a)이 반도체 기판(미도시)의 소정 영역에 한정되어 있으며, 상기 활성영역(400a)을 제외한 나머지 부분인 트렌치에 의해 한정되는 소자분리영역을 덮도록 상기 트렌치 산화 방지막(412)이 형성되어 있다. 여기서, 도시된 바와 같이 상기 트렌치 산화 방지막(412)이 상기 활성영역(400a)의 가장자리 일부도 덮는 것이 트렌치 산화 방지 측면에서 바람직하다. 하지만, 실시예에 따라서는 단지 소자분리영역만을 덮을 수도 있다.
한편, 트렌치 격리 구조(414)가 형성된 후, 후속 공정으로 게이트 라인이 형성된 이후의 트렌치 격리 구조(414)를 도 15a 및 15b를 참조하여 설명한다. 도 14b는 게이트 라인이 형성된 이후의 반도체 기판의 평면도이고, 도 15a는 도 15b의 A-A라인을 따라 절취한 단면도이다. 도 15a 및 도 15b를 참조하면, 복수개의 게이트 라인이 상기 활성영역(400a) 및 상기 트렌치 격리 구조(414)를 가로 질러 배치되어 있다. 도의 간략화 및 설명의 명확화를 위해 도면에는 단지 두개의 게이트 라인(424a, 424b)만이 나타나 있다. 트렌치 산화 방지막(412)은 상기 게이트 라인(424a, 424b) 하부의 트렌치 매립 절연물질(410) 상부에만 존재한다. 즉, 상기 트렌치 산화 방지막(412)은 소자분리영역을 이루는 트렌치 매립 절연물질(410) 상부 중에서도 상기 게이트 라인(424a,424b)과 교차하는 부분에만 존재한다.
상기와 같은 트렌치 격리 구조에 따르면, 트렌치 산화 방지막(412)이 트렌치 측벽(406ab) 및 바닥(406a)이 아닌 트렌치를 완전히 매립하는 절연물질(410) 상부에 존재하기 때문에 트렌치 내부의 산화 방지는 물론 소자 동작시 트렌치 상부 가장자리의 활성영역에 발생하는 차지 트랩을 효과적으로 방지할 수 있다.
이하에서는 도 2 및 도 3a 그리고 도 3b에 개략적으로 도시된 트렌치 격리 구조의 형성 방법에 대해서 도 4 내지 도 12를 참조하여 상세히 설명한다. 도 4 내지 도 12은 도 2의 Ⅰ-Ⅰ 라인으로 자른 반도체 기판의 단면도로서 본 발명에 따른 트렌치 격리 구조 형성 방법을 공정 순서에 따라 도시한 것이다.
먼저 도 4를 참조하면, 반도체 기판(400) 상에 패드 산화막(402) 및 평탄화 정지막(404)이 차례로 형성된다. 상기 평탄화 정지막(404)은 실리콘막으로 형성되며, 바람직하게는 다결정 실리콘(폴리실리콘막)으로 형성된다. 폴리실리콘 대신 비정질 실리콘막을 사용할 수 도 있으며, 또한 실리콘 질화막에 대해서 식각 선택비를 가지는 물질이면 어느 것이라도 사용될 수 있다. 상기 평탄화 정지막(404)은 약 500Å에서 약 1500Å의 두께 범위로 형성되며 바람직하게는 약 1000Å의 두께로 형성된다. 이어서 상기 평탄화 정지막(404) 상에 활성영역을 한정하는 트렌치 식각 마스크(405)가 형성된다. 상기 트렌치 식각 마스크에 의해 덮혀진 부분이 활성영역이되고 노출된 부분이 소자분리영역이 된다.
다음 상기 트렌치 식각 마스크(405)를 사용하여 노출된 평탄화 정지막(404), 패드 산화막(402) 및 반도체 기판(400)을 식각하여 트렌치(406)를 형성하고 상기 트렌치 식각 마스크(405)를 제거한다. 그 결과 형성된 구조물이 도 5에 개략적으로 도시되어 있다. 상기 트렌치 식각 마스크(405) 제거 결과, 상기 평탄화 정지층은 측벽(404b) 및 상부 표면(404a)이 정의된다. 한편, 상기 트렌치(406)는 측벽(406b) 및 바닥(406a)으로 이루어진다.
다음 도 6를 참조하면, 상기 트렌치(406) 형성을 위한 반도체 기판 식각시 발생하는 식각 손상을 치유하기 위한 열산화 공정이 진행된다. 이로 인해 상기 트렌치(406)의 바닥(406a) 및 측벽(406b)에 열산화막(408b)이 형성된다. 이때에 상기 평탄화 정지막(404)으로 실리콘막을 사용하면, 상기 평탄화 정지막(404)의측벽(404b) 및 그 상부 표면(404a) 상에도 열산화막(408a)이 형성된다. 또한, 여기서, 상기 평탄화 정지막(404)을 구성하는 실리콘막 및 상기 반도체 기판(400)의 열산화 정도의 차이로 인해 상기 실리콘막(404)에서 더 두껍게 열산화막(408a)이 형성될 수 있다. 즉 상기 실리콘막(404)이 더 많이 소모될 수 있다. 이로 인해 결과적으로 상기 실리콘막(404)이 상기 활성영역(400a) 쪽으로 소정 치수 수축하게 된다.
다음 도 7을 참조하면, 종래와 달리 열산화 공정후 트렌치 산화 방지막인 질화막 라이너를 형성하지 않고 본 발명에 따르면, 상기 열산화막(408a, 408b) 형성후 곧 바로 상기 트렌치(406)를 완전히 채우도록 트렌지 매립 절연물질(410)을 형성한다. 즉, 상기 트렌치 매립 절연물질(410)이 직접 상기 열산화막(408a, 408b)과 접하게 된다. 따라서, 종래 질화막 라이너가 트렌치 내부에 형성되는 것과 비교해서, 상기 트렌치 매립 절연물질(410)의 트렌치 매립 특성이 보다 양호해 진다. 상기 트렌치 매립 절연물질(410)은 화학적기상증착(CVD) 산화막으로 형성한다.
이어서 상기 트렌치 매립 절연물질(410)을 상기 평탄화 정지막(404) 하부로 리세스 시킨다. 바람직하게는 먼저 상기 트렌치 매립 절연물질(410)에 대해서 평탄화 공정을 진행하고 이후에 상기 평탄화 정지막(404)에 대해서 선택적으로 상기 트렌치 매립 절연물질(410)을 식각한다. 더 구체적으로 도 8 및 도 9를 참조하여 설명한다.
먼저, 도 8을 참조하면, 상기 평탄화 정지막(404)을 평탄화 정지층으로 사용하여 상기 트렌치 매립 절연물질(410)에 대해서 평탄화 공정을 진행한다. 이때,상기 평탄화 정지막(404) 상부 표면 상의 열산화막(408a)도 동시에 식각된다. 한편, 공정에 따라서는 상기 평탄화 정지막(404)도 일부 식각되며, 바람직하게는 상기 평탄화 정지막(404)의 두께가 약 500Å 정도가 되도록 평탄화 공정을 진행한다.
다음, 도 9를 참조하면, 불산 등의 식각 용액을 사용하여 상기 평탄화된 트렌치 매립 절연물질(410)을 식각하여 상기 평탄화 정지막(404) 아래로 소정 깊이 리세스 시킨다. 바람직하게는 상기 평탄화 정지막(404) 및 상기 패드 산화막(402) 사이의 경계 즉 상기 패드 산화막(402) 상부까지 리세스 시킨다. 이때, 상기 평탄화 정지막의 측벽(404b)에 형성된 열산화막(408a)의 일부도 동시에 식각된다. 본 실시예에 따르면, 상기 트렌치 매립 절연물질(410)을 약 200Å에서 약 1000Å 두께 정도로, 바람직하게는 약 500Å 정도로 리세스 시킨다. 여기서 리세스 되는 두께는 후속 공정으로 형성되는 트렌치 산화 방지막의 두께 및 평탄화 공정에 좌우하며, 공정에 따라 다양하게 그 두께 변경이 가능하다.
다음 도 10a를 참조하면, 상기 트렌치 매립 절연물질(410) 및 상기 열산화막(408a)을 리세스 시킨후 트렌치 산화 방지막(412)을 형성한다. 바람직하게는 실리콘 질화막으로 형성한다. 상기 트렌치 산화 방지막(412)은 약 50Å에서 약 500Å의 두께 범위로, 바람직하게는 약 200Å의 두께 범위로 형성한다.
한편, 공정에 따라서는, 도 10b에 도시된 바와 같이, 상기 트렌치 산화 방지막(412)에 대한 평탄화 공정시 공정 마진을 확보하기 위해서 상기 트렌치 산화 방지막(412) 상에 버퍼 산화막(413)을 더 형성할 수도 있다.
이어서 도 11a에 도시된 바와 같이, 상기 평탄화 정지막(404)이 노출될 때까지, 상기 트렌치 산화 방지막(412)에 대해서 평탄화 공정을 진행한다. 그 결과 도 11a의 반도체 기판의 단면도에 대응하는 평면도인 도 11b에 도시된 바와 같이 상기 활성영역(400a)을 제외한 반도체 기판 전면(즉 트렌치 매립 절연물질) 상에 트렌치 산화 방지막이 형성된다. 이때, 상기 평탄화 정지막으로 실리콘막을 사용했기 때문에, 상기 활성영역(400a) 가장자리 일부분도 상기 트렌치 산화 방지막(412)이 덮고 있다. 이로 인해 후속 열산화 공정에서, 상기 트렌치를 덮도록 상기 트렌치 매립 절연물질(410) 상에 형성된 트렌치 산화 방지막(412)이, 트렌치 내부의 산화를 방지한다.
다음 도 12a 및 도 12a에 대응하는 평면도인 도 12b를 참조하면, 상기 트렌치 산화 방지막(412)에 대해서 평탄화 공정을 진행한 후, 상기 평탄화 정지막(404)을 제거한다. 즉, 노출된 평탄화 정지막(404)을 제거하고 계속해서 그 하부의 패드 산화막(402)을 제거하여 상기 활성영역(400a)을 노출시켜 트렌치 격리 구조(414)를 완성한다.
본 발명에 따르면, 평탄화 정지막으로 종래의 질화막 대신 실리콘막 또는 질화막에 대해서 식각 선택비가 있는 물질로 형성되고 또한 질화막 라이너가 트렌치 내벽에 형성되지 않고 트렌치 상부에 형성되기 때문에, 종래 질화막 라이너에 발생하는 덴트 현상은 근본적으로 발생하지 않는다. 도 12a 및 도 12b를 참조하면, 본 발명에의한 트렌치 격리 구조(414)에 따르면, 트렌치 산화 방지막(412)이 트렌치 내부에 존재하는 것이 아니라, 트렌치를 덮도록 트렌치 격리 구조 상부에, 즉 트렌치 매립 절연물질(410) 상에 존재한다. 한편, 트렌치 형성을 위한 반도체 기판의식각 손상을 치유하기 위한 열산화 공정에서, 평탄화 정지막을 이루는 실리콘막이 트렌치 내부를 구성하는 실리콘 기판 보다 상대적으로 더 많이 열산화될 수 있다. 따라서 도 8에서, 상기 트렌치 매립 절연물질(410)을 선택적으로 식각하여 리세스 시키는 단계에서 상기 평탄화 정지막(404)을 구성하는 상기 실리콘막(404)이 드러나며 이때, 상기 실리콘막(404)이 상기 활성영역(400a) 방향으로 소정 치수 수축하게 된다. 그 결과, 상기 트렌치 산화 방지막(412)이 트렌치 상부 가장자리에 접한 활성영역의 일부도 덮게된다. 이 경우가 트렌치 산화 방지 측면에서 더 효과적이다.
후속 공정은 게이트 라인 형성 공정으로서 도 13 내지 도 15에 개략적으로 도시되어 있다. 본 발명의 또 다른 특징으로 게이트 라인 형성후 그 측벽 스페이서 형성 공정에서 상기 트렌치 산화 방지막의 일부가 동시에 제거된다는 것이다. 즉, 반도체 제조 공정은 트렌치 측벽의 패시배이션(passivation)을 위한 포밍 가스(forming gas) 열처리시 즉, 수소 처리 공정을 진행하기 때문에, 수소가 용이하게 트렌치 측벽으로 확산하기 위해서는 트렌치 산화 방지막이 수소의 확산을 방해해서는 안된다. 이를 위해 본 발명에 따르면, 트렌치 격리 구조 형성후 열산화 공정이 진행되는 동안에는 트렌치 산화 방지막이 트렌치 상부에 존재하여 트렌치 내부의 산화를 효과적으로 방지하며, 산화공정이 끝는 시점에서, 즉, 게이트 형성 후 그 측벽 스페이서 형성 공정에서 자동적으로 제거되어 수소 처리를 효과적이게 한다. 트렌치 산화 방지막 식각을 위한 추가의 공정이 필요가 없다.
구체적으로 살펴보면, 트렌치 격리 구조(414) 완성후, 희생산화를 통해 희생산화막(미도시)을 형성하고 통상적인 디바이스(device)를 제조하기 위한 웰, 채널 정지 그리고 문턱 전압 조절용 이온주입을 실시한다. 이어서 상기 희생산화막을 제거하고 게이트 산화막(416)을 도 12에 도시된 바와 같이 형성한다. 계속해서 게이트 전극 물질로서 도핑된 폴리실리콘막(418), 텅스텐 실리사이드막(420)을 차례로 형성하고 마스크용 실리콘 질화막(422)을 상기 텅스텐 실리사이드막(420) 상에 형성한다. 이어서, 통상적인 사진,식각 공정을 진행하여 도 13a에 도시된 바와 같이 게이트 라인(424a)을 형성한다. 이때, 상기 사진.식각 공정은 상기 트렌치 산화 방지막(412) 및 상기 게이트 산화막(416)을 식각 정지층으로 하여 진행한다. 이에 따라 도 14a에 대응하는 반도체 기판의 평면도를 도시하는 도 14b에 나타난 바와 같이, 상기 게이트 라인(424a, 424b)이 지나가는 영역을 제외한 영역의 트렌치 상부를 덮고 있는 트렌치 산화 방지막(412) 및 활성영역(400a) 상에 형성된 게이트 산화막(416)이 노출된다. 이때, 사진.식각 공정에서, 상기 마스크용 실리콘 질화막(422)의 일부가 식각될 수 있다.
다음 공정은 게이트 라인 측벽 스페이서 형성 공정으로서, 상기 게이트 라인(424a, 424b)이 형성된 반도체 기판 전면에 스페이서용 실리콘 질화막을 형성하고 전면 식각 공정을 진행하여 도 15a에 도시된 바와 같이 측벽 스페이서(426)을 형성한다. 이때, 상기 게이트 라인(424a, 424b) 하부 영역을 제외하고 다른 영역의 상기 트렌치 산화 방지막(412)도 동시에 제거되며, 따라서 그 하부에 있는 트렌치 매립 절연물질(410)을 노출시킨다. 도 15a에 대응하는 반도체 기판의 평면도인 도 15b를 참조하면, 게이트 라인 측벽 스페이서 형성후 트렌치 산화 방지막은 단지게이트 라인 하부의 트렌치 매립 절연물질 상에만 잔존한다. 이에 따라 상술한 바와 같이 수소 처리시 수소의 확산이 용이하게 된다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 본 발명의 청구범위의 진정한 범위 및 사상은 다양한 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
본 발명의 트렌치 격리 구조에 따르면, 트렌치를 덮도록 산화 방지막이 트렌치 격리 절연물질 상부에 형성되기 때문에 트렌치 상부 가장자리에서 차지 트랩 발생을 방지할 수 있다.
또한 상기 트렌치 산화 방지막이 산화공정이 끝나는 시점인 게이트 측벽 스페이서 형성을 위한 식각 공정에서 게이트 라인 하부에만 남고 다른 영역에서는 동시에 제거되어 포밍 가스 수소 처리시 수소가 용이하게 확산을 하여 트렌치 측벽을 패시배이션하게 한다.
또한 본 발명에 따르면, 평탄화 정지막이 종래의 질화막 대신 실리콘막으로 형성되고 게다가 질화막 라이너가 트렌치 내벽에 형성되지 않고 트렌치 상부에 형성되기 때문에, 종래 질화막 라이너에 발생하는 덴트 현상은 근본적으로 발생하지 않는다.

Claims (13)

  1. 일정 모양의 다수의 활성영역을 한정하도록 반도체 기판이 식각되어 형성된 트렌치;
    상기 활성영역들을 전기적으로 절연시키면서 상기 트렌치 내부를 채우는 절연물질; 및
    상기 절연물질 상에 형성된 트렌치 산화 방지막을 포함하여 이루어진 트렌치 격리 구조.
  2. 제 1 항에 있어서,
    상기 활성영역들 및 상기 트렌치 산화 방지막 상에 일 방향으로 신장하여 형성된 게이트 라인 및 그 측벽에 형성된 측벽 스페이서를 더 포함하며,
    이때 상기 트렌치 산화 방지막은 상기 게이트 라인 및 상기 측벽 스페이서 하부의 상기 절연물질 상에만 존재하는 것을 특징으로 하는 트렌치 격리 구조.
  3. 제 1 항에 있어서,
    상기 절연물질은, 상기 트렌치의 바닥 및 측벽 그리고 상기 트렌치 상부 가장자리 일부 상에 형성된 열산화막; 및
    상기 열산화막 상에 상기 트렌치를 완전히 채우도록 형성된 CVD 산화막으로 이루어진 것을 특징으로 하는 트렌치 격리 구조.
  4. 반도체 기판 상에 패드 산화막 및 평탄화 정지막을 차례로 형성하는 단계와;
    상기 평탄화 정지막, 상기 패드 산화막 및 상기 반도체 기판을 소정 부분 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치가 형성된 결과의 반도체 기판에 대해 열산화 공정을 진행하는 단계와;
    상기 트렌치를 완전히 채우도록 상기 열산화 공정이 진행된 결과의 반도체 기판 전면에 트렌치 매립 절연물질을 형성하는 단계와;
    상기 트렌치 매립 절연물질을 상기 평탄화 정지막 하부로 소정 깊이 리세스 시키는 단계와;
    상기 리세스된 트렌치 매립 절연물질 상에 상기 평탄화 정지막과 동일한 높이의 트렌치 산화 방지막을 형성하는 단계; 및
    상기 평탄화 정지막 및 상기 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 격리 형성 방법.
  5. 제 4 항에 있어서,
    상기 평탄화 정지막은 산화막 및 실리콘막이 차례로 적층된 막질로 형성되고 상기 트렌치 산화 방지막은 실리콘 질화막으로 형성되는 트렌치 격리 형성 방법.
  6. 반도체 기판 상에 패드 산화막 및 평탄화 정지막을 형성하는 단계와;
    상기 평탄화 정지막, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하고 활성영역을 한정하는 단계와;
    상기 트렌치 바닥 및 측벽 그리고 상기 평탄화 정지막의 측벽 및 상부 표면 상에 열산화막을 형성하는 단계와;
    상기 트렌치를 완전히 채우도록 상기 열산화막 상에 트렌치 매립 절연물질을 형성하는 단계와;
    상기 평탄화 정지막을 식각 정지층으로 하여 상기 트렌치 매립 절연물질 및 상기 열산화막을 평탄화 식각하는 단계;
    상기 평탄화된 트렌치 매립 절연물질을 상기 평탄화 정지막 하부로 리세스 시키는 단계;
    상기 리세스된 트렌치 매립 절연물질 상에 트렌치 산화 방지막을 형성하는 단계; 및
    상기 평탄화 정지막 및 상기 패드 산화막을 제거하여 상기 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 격리 형성 방법.
  7. 제 6 항에 있어서,
    상기 평탄화 정지막은 실리콘막으로 이루어진 것을 특징으로 하는 트렌치 격리 형성 방법.
  8. 제 6 항에 있어서,
    상기 트렌치 산화 방지막은 실리콘 질화막인 것을 특징으로 하는 트렌치 격리 형성 방법.
  9. 제 7 항에 있어서,
    상기 평탄화된 트렌치 매립 절연물질을 상기 평탄화 정지막 하부로 리세스 시키는 단계는, 상기 평탄화 정지막 측벽에 형성된 열산화막을 동시에 리세스 시키며, 상기 평탄화된 트렌치 매립 절연물질을 상기 실리콘막 및 상기 패드 산화막 사이의 계면까지 리세스시켜 상기 실리콘막 측벽이 노출되는 것을 특징으로 하는 트렌치 격리 형성 방법.
  10. 제 7 항에 있어서,
    상기 리세스된 트렌치 매립 절연물질 상에 산화 방지막을 형성하는 단계는,
    상기 평탄화 정지막 및 상기 리세스된 트렌치 매립 절연물질 상에 산화 방지 물질막을 형성하는 단계; 및
    상기 평탄화 정지막을 식각 정지층으로 사용하여 상기 산화 방지 물질막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 격리 형성 방법.
  11. 제 10 항에 있어서,
    상기 산화 방지 물질막 상에 버퍼 산화막을 더 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 격리 형성 방법.
  12. 제 7 항에 있어서,
    상기 노출된 활성영역 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 및 상기 트렌치 산화 방지막 상에 게이트 전극물질을 형성하는 단계;
    상기 게이트 전극물질을 패터닝 하여 상기 활성영역 및 상기 트렌치 상부를 일 방향으로 신장하여 달리는 게이트 라인을 형성하는 단계;
    상기 게이트 라인이 형성된 결과물 전면에 측벽 스페이서 절연막을 형성하는 단계; 및
    상기 측벽 스페이서 절연막을 식각하여 상기 게이트 라인의 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하며,
    이때 상기 게이트 라인 양측의 트렌치 산화 방지막도 동시에 식각되어, 상기 게이트 라인 및 상기측벽 스페이서 절연막 하부의 트렌치 상부에만 상기 산화 방지막이 잔존하는 것을 특징으로 하는 트렌치 격리 형성 방법.
  13. 제 7 항에 있어서,
    상기 열산화막은 상기 트렌치 바닥 및 측벽 상에서 보다 상기 평탄화 정지막 측벽 및 상부 표면 상에 더 두껍게 형성되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
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