KR19980053392A - 트렌치 격리구조를 갖는 반도체 장치 제조방법 - Google Patents

트렌치 격리구조를 갖는 반도체 장치 제조방법 Download PDF

Info

Publication number
KR19980053392A
KR19980053392A KR1019960072491A KR19960072491A KR19980053392A KR 19980053392 A KR19980053392 A KR 19980053392A KR 1019960072491 A KR1019960072491 A KR 1019960072491A KR 19960072491 A KR19960072491 A KR 19960072491A KR 19980053392 A KR19980053392 A KR 19980053392A
Authority
KR
South Korea
Prior art keywords
trench
semiconductor substrate
forming
material layer
plug
Prior art date
Application number
KR1019960072491A
Other languages
English (en)
Other versions
KR100216267B1 (ko
Inventor
김영관
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960072491A priority Critical patent/KR100216267B1/ko
Priority to US08/893,584 priority patent/US5960298A/en
Priority to CN97119536A priority patent/CN1085405C/zh
Priority to JP9355788A priority patent/JPH10199969A/ja
Publication of KR19980053392A publication Critical patent/KR19980053392A/ko
Application granted granted Critical
Publication of KR100216267B1 publication Critical patent/KR100216267B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 트렌치 격리구조를 갖는 반도체 장치 제조방법에 관한 것으로써, 반도체기판에, 트렌치와 트렌치를 충전하고 반도체기판 상면 위로 일부가 돌출된 트렌치플러그를 포함하여 이루어진 격리영역을 형성하여,반도체기판에 격리영역과 접한 활성영역을 정의하는 공정과, 트렌치플러그의 반도체기판 상면 위로 돌출된 부위의 측면에 산화성(OXIDATIVE)물질의 덧막을 형성하는 공정과, 반도체기판의 활성영역 표면과 덧막을 산화시켜 반도체기판의 활성영역 위와 트렌치플러그 측면에 이르는 게이트절연층을 형성하는 공정을 포함하여 이루어진다.

Description

트렌치 격리구조를 갖는 반도체 장치 제조방법
제 1도는 종래의 반도체 장치 제조방법을 설명하기 위해 도시한 도면.
제 2도는 종래의 반도체 장치 제조방법을 설명하기 위해 도시한 도면.
도 3A도 내지 제 3J도는 본 발명의 일실시예에 따른 트렌치 격리구조를 갖는 반도체 장치 제조방법을 설명하기 위한 공정 단면도.
제 4A도 내지 제 4C도는 본 발명의 다른실시예에 따른 트렌치 격리구조를 갖는 반도체 장치 제조방법을 설명하기 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31, 반도체기판32, 격리영역
33, 활성영역34, 44, 게이트절연층
36, 36', 에치츠톱층37, 감광막 마스크
39, 반도체기판의 제 1부위40, 트렌치충전물질층
41, 산화성물질층42, 절연물질층
321, 트렌치322, 트렌치 안감
323, 트렌치 플러그324, 채널스톱영역
341, 산화성물질의 덧막441, 제 1절연막의 덧막
442, 제 2절연막361, 361', 버퍼막
362, 362', 실로콘질화막
본 발명은 트렌치(TRENCH) 격리구조(ISOLATION STRUCTURE)를 갖는 반도체 장치(DEVICE) 제조방법에 관한 것으로써, 특히 게이트절연막의 신뢰성 향상에 적당하도록 한 반도체 장치 제조방법에 관한 것이다.
반도체 장치의 고집적화되면서 디자인룰(DESIGN RULE)이 감소하고 이에 따라 소자격리영역의 사이즈 축소가 필요하였다. 따라서 작은 간격에 적당한 트렌치 격리구조가 기존의 로코스(LOCOS)를 대체하고 있다. 트렌치 격리구조는 측방향 거리(LATERAL DISTANCE)의 조정이 용이하므로써 소자격리영역의 사이즈 축소에 대해 효과적이다. 그러나, 이러한 트렌치 격리구조를 갖는 반도체 장치는 게이트절연막의 신뢰성 저하를 가져오는 문제가 있다. 즉, 게이트절연막의 형성을 위한 산화공정시에 트렌치 코너(CORNER) 부위에 게이트산화막의 형성이 제대로 이루어지지 않기 때문에, 반도체 장치의 동작시 이 트렌치 코너 부위에서 전계(ELECTRIC FIELD) 집중으로 인해 낮은 브레이크다운 볼테이지(BREAKDOWN BOLTAGE)를 갖게 된다. 이러한 트렌치 격리구조의 문제점을 해소하기 위하여 게이트절연층을 2겹으로 형성하는 방법(미국특허 5,387,540 참조)이 제시된바 있으며, 제 1도와 제 2도에 단면도로 도시하였다.
제 1도와 제 2도에 도시한 종래의 방법은, 제 1도에서와 같이 격리영역(12)에 의해 정의된 반도체기판(11)의 활성영역(13) 표면에 1차 절연막(141)을 산화공정으로 형성한 다음, 제 2도와 같이 2차 절연막(142)을 CVD(CHEMICAL VAPOR DEPOSITION)로 형성하여 1차 절연막(141)이 완전히 덮지 못하는 트렌치 코너 부위를 2차 절연막(142)으로 덮으므로써, 1차 및 2차 절연막으로 이루어진 게이트절연층(14)을 형성하는 것이다. 격리영역(12)은 트렌치와, 트렌치 형성시의 식각 데미지(DAMAGE)를 줄이기 위한 트렌치 안감(TRENCH LINER)(122)과, 트렌치플러그(TRENCH PLUG)(123) 및 채널 스톱영역(124)으로 이루어진다. 제 2도의 도면부호(15)는 게이트 전극을 나타낸다. 그런데 상술한 종래의 반도체 장치 제조방법은 트렌치 코너 부위를 덮기 위해 1차 절연막(141) 위에 증착되는 2차 절연막(142)이 CVD 방법으로 증착되기 때문에 그 두께의 조절이 어려울뿐만 아니라 산화(OXIDATION)공정으로 형성되는 절연막보다 신뢰성이 매우 떨어진다. 더욱이 1 GIGA DRAM 정도의 고집적 장치의 게이트절연층의 두께는 70Å이하이기 때문에, 종래의 방법에서와 같이, 1차 절연막(141) 위의 2차 절연막(142)을 CVD 방법으로 증착하여 게이트절연층(14)의 두께를 조절하는 것은 매우 어려운 난제이다.
본 발명은 이와 같은 종래 방법의 문제점을 개선하기 위한 것으로, 트렌치 코너 부위를 절연시킴과 동시에 소자활성영역 상에는 한 겹이 되도록 한 게이트절연층을 형성하여, 신뢰성이 향상된 게이트절연층을 갖는 반도체 장치의 제조방법을 제공하고자 한다.
상술한 목적을 달성하기 위한 본 발명의 트렌치 격리구조를 갖는 반도체 장치 제조방법의 일실시예는, 반도체기판에, 트렌치와 트렌치를 충전하고 반도체기판 상면 위로 일부가 돌출된 트렌치플러그를 포함하여 이루어진 격리영역을 형성하여, 반도체기판에 격리영역과 접한 활성영역을 정의하는 공정과, 트렌치플러그의 반도체기판 상면 위로 돌출된 부위의 측면에 산화성(OXIDATIVE)물질의 덧박을 형성하는 공정과, 반도체기판의 활성영역 표면과 덧막을 산화시켜 반도체기판의 활성영역 위와 트렌치플러그 측면에 이르는 게이트절연층을 형성하는 공정을 포함하여 이루어진다.
또한 본 발명의 트렌치 격리구조를 갖는 반도체 장치 제조방법의 다른 실시예는, 반도체기판에, 트렌치와 트렌치를 충전하고 반도체기판 상면 위로 일부가 돌출된 트렌치플러그를 포함하여 이루어진 격리영역을 형성하여, 반도체기판에 격리영역과 접한 활성영역을 정의하는 공정과, 트렌치플러그의 반도체기판 상면 위로 돌출된 부위의 측면에 제 1절연막의 덧막을 형성하는 공정과, 제 1절연막인 덧막과 더불어 게이트절연층을 이루는 제 2절연막을 반도체기판의 활성영역에 형성하는 공정을 포함하여 이루어진다.
첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제 3A도 내지 제 3J도는 본 발명의 일실시예에 따른 트렌치 격리구조를 갖는 반도체 장치 제조방법을 설명하기 위한 공정 단면도이다.
본 발명의 트렌치 격리구조를 갖는 반도체 장치 제조방법은, 제 3A도와 같이, 반도체기판(31) 위에 에치스톱층(ETCH-STOP LAYER)(36)을 형성한다. 반도체기판(31)으로는 실리콘기판이 적용된다. 에치스톱층(36)은 실리콘산화막(SiO2)인 버퍼막(BUFFER FILM)(361)과, 버퍼막(361) 위에 형성되는 실리콘질화막(SILICON NITRIDE)(362)으로 이루어진다. 여기서 버퍼막(361)인 실리콘산화막의 형성은 CVD(CHEMICAL VAPOR DEPOSITION)이나 열산화의 방법이 다 적용될 수 있으나, 바람직하기로는 열산화이다.
이어서 제 3B도와 같이, 감광막 마스크(37)를 에치스톱층 위에 형성한 다음, 에치스톱층의 일부를 제거하여 반도체기판의 제 1부위(39)를 노출시킨다. 제 3B도에서 도면부호(36')는 패터닝된 에치스톱층을 나타내며, 도면부호(361')와 (362')는 패터닝된 버퍼막과 실리콘질화막을 나타낸다.
이어서 제 3C도와 같이, 반도체기판의 제 1 부위(39)를 식각하여 트렌치(321)를 형성한다. 이 트렌치(321)는 반도체기판(31)의 제 2부위의 활성영역(33)을 정의하게 된다. 트렌체(321)를 형성하기 위한 식각방법으로는 비등방성 식각이 바람직하다. 트렌치(321) 형성 후에 감광막 마스크를 제거한다.
이어서 제 3D도와 같이, 트렌치(321) 내면 즉, 측면과 바닥에 절연물질의 트렌치 안감(TRENCH LINER)(323)를 형성한다. 이 트렌치 안감(323)은 트렌치 형성을 위한 식각공정의 데이지(DAMAGE)를 줄이기 위한 것으로써 열산화에 의해 형성된 실리콘산화막(SiO2)이 좋다. 트렌치 안감(323)을 형성하기 위한 열산화공정에서 상술한 에치스톱층(36')은 산화방지 마스크 역할을 하게 된다. 또한 트렌치 안감(323)은 압축력을 갖는 실리콘산화막 인장력을 갖는 실리콘질화막의 중간 조성물이어서 스트레스가 거의 없는 실리콘옥시나이트라이드(SILICON OXYNITRIDE)로 형성하여도 된다. 이어서, 반도체기판의 트렌치(321) 바닥 부위에 채널스톱이온을 주입하여 채널스톱영역(324)을 형성한다. 이 채널스톱영역(324)은 트렌치 안감(322)의 형성전에 형성할 수도 있다.
계속하여 제 3E도와 같이, 트렌치 안감(322)과 에치스톱층(36')을 덮는 트렌치충전물질층(40)을 형성한다. 이 트렌치충전물질층(40)은 트렌치를 실질적이고 완전히 충전하도록 한다. 트렌치충전물질층(40)은 CVD로 형성한 실리콘산화막(SiO2)이다. 그 형성방법으로는 TEOS(TETRAETHYLORTHOSILICATE)을 분해하여 형성하면 된다.
이어서 제 3F도와 같이, 트렌치충전물질층(40)의 일부를 선택적으로 제거하여 트렌치플러그(323)를 형성한다. 트렌치플러그(323)를 형성하는 방법으로는 CMP (CHEMICAL MECHANICAL POLISHING) 또는 플라즈마 식각을 이용한다. 이때 트렌치충전물질층(40)의 선택적 제거는 에치스톱층(36')이 노출되도록 제거하는 것이며, 이때 에치스톱층(36')의 에치스톱역할이 있게 된다. 위에서 설명한 과정에 의해 트렌치(321), 트렌치안감(322), 채널스톱영역(324) 및 트렌치플러그(323)로 이루어지는 격리영역(32)이 형성된다. 이 격리영역(32)은 반도체기판의 제 2부위에 위치한 활성영역(33)과 접하고 있는 것이다.
이어서 제 3G도와 같이, 에치스톱층(36')을 제거하여 반도체기판의 활성영역(33) 표면을 노출시킴과 동시에 반도체기판(31) 상면 위로 상기 트렌치플러그(323)의 일부가 돌출되도록 한다.
이어서 제 3H도와 같이, 트렌치플러그(323)를 포함한 반도체기판(31) 상면을 덮는 산화성물질층(41)을 형성한다. 이 산화성물질층(41)은 산화(OXIDATION)되어 절연막이 되는 물질로써, 폴리실리콘(POLY-SILICON)을 CVD로 형성한다.
이어서 제 3I도와 같이, 산화성물질층(41)의 일부를 선택적으로 제거하여, 트렌치플러그(323)의 반도체기판(31) 상면 위로 돌출된 부위의 측면에 산화성물질의 덧막(341)을 형성한다. 산화성물질의 덧막(341)을 형성하기 위해 산화성물질층(41)의 일부를 선택적으로 제거하는 것은 산화성물질층(41)을 에치백(ETCH-BACK)하는 공정으로 이루어질 수 있다.
이어서 제 3J도와 같이, 반도체기판의 활성영역(33) 표면과 덧막(341)을 열산화시켜 게이트절연층(34)을 형성한다. 따라서 이 게이트절연층(34)은 반도체기판의 활성영역(33) 표면과 트렌치플러그(323)의 반도체기판(31) 상면 위로 돌출된 부위의 측면에 이르게되므로써 트렌치 코너 부위를 거의 완벽하게 절연할 수 있게 된다. 또한 게이트절연층(34)을 한 번의 산화공정에 의해 형성하므로써 전체적으로 균일하고 신뢰성이 뛰어나게 된다.
제 4A도 내지 제 4C도는 본 발명의 다른 실시예에 따른 트렌치 격리구조를 갖는 반도체 장치 제조방법을 설명하기 위한 공정 단면도이다.
본 발명의 다른 실시예의 트렌치 격리구조를 갖는 반도체 장치 제조방법은, 제 4A도와 같이, 반도체기판에 트렌치, 트렌치 안감(322), 채널스톱영역(324) 그리고 트렌치플러그(323)로 이루어진 격리영역(32)을 형성하여 격리영역과 접한 활성영역(33)을 정의한 후에, 트렌치플러그(323)를 포함한 반도체기판(31) 상면의 전면을 덮는 절연물질층(42)을 형성한다. 이 절연물질층(42)은 실리콘산화막(SiO2)을 CVD로 증착하여 형성한다.
이어서 제 4B도와 같이, 절연물질층(42)의 일부를 선택적으로 제거하여 트렌치플러그(323)의 반도체기판 상면 위로 돌출된 부위의 측면에 제 1절연막인 덧막(441)을 형성한다. 이 덧막(441)의 형성은 절연물질층(42)을 에치백(ETCH-BACK)하여 트렌치플러그(323)의 반도체기판 상면 위로 돌출된 부위의 측면에 잔막을 남기면 된다. 따라서 이 덧막(441)은 자연스럽게 트렌치 안감(322) 위를 덮게 된다.
이어서 제 4C도와 같이, 반도체기판의 활성영역(33) 표면을 열산화시켜 제 1절연막인 덧막(441)과 더불어 게이트절연층(44)을 이루는 제 2절연막(442)을 형성한다. 따라서 제 1절연막인 덧막(441)과 제 2절연막(442)으로 이루어진 게이트절연층(44)는 트렌치 코너 부위를 완벽하게 절연시키는 한편, 활성영역 위 쪽에서는 균일도와 신뢰성이 뛰어난 열산화된 실리콘산화막으로 형성되게 된다.
상술한 바와 같이 본 발명의 트렌치 격리구조를 갖는 반도체 장치 제조방법은, 트렌치 코너 부위를 철저하게 절연시키면서 또한 균일도가 뛰어난 양질의 게이트절연층을 얻을 수 있는 효과가 있다.

Claims (26)

  1. 트렌치 격리구조를 갖는 반도체 장치 제조방법에 있어서,
    반도체기판에, 트렌치와 상기 트렌치를 충전하고 상기 반도체기판 상면 위로 일부가 돌출된 트렌치플러그를 포함하여 이루어진 격리영역을 형성하여, 상기 반도체기판에 상기 격리영역과 접한 활성영역을 정의하는 공정과,
    상기 트렌치플러그의 상기 반도체기판 상면 위로 돌출된 부위의 측면에 산화성(OXIDATIVE)물질의 덧막을 형성하는 공정과,
    상기 반도체기판의 활성영역 표면과 덧막을 산화시켜, 상기 반도체기판의 활성영역 위와 상기 트렌치플러그 측면에 이르는 게이트절연층을 형성하는 공정을 포함하여 이루어진 반도체 장치 제조방법.
  2. 제 1항에 있어서,
    상기 덧막의 형성은, 상기 트렌치플러그를 포함한 반도체기판 전면에 산화성물질층을 형성하는 공정과,
    상기 산화성물질층을 에치백(ETCH-BACK)하는 공정을 포함하여 이루어지는 반도체 장치 제조방법.
  3. 제 2항에 있어서,
    상기 산화성물질층의 형성은 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  4. 트렌치 격리구조를 갖는 반도체 장치 제조방법에 있어서,
    반도체기판 위에 에치스톱층(ETCH-STOP LAYER)를 형성하는 공정과,
    상기 에치스톱층의 일부를 선택적으로 제거하여 상기 반도체기판의 제 1부위를 노출시키는 공정과,
    상기 반도체기판의 제 1부위에 트렌치를 형성하여 반도체기판의 제 2부위에 위치하는 활성영역을 정의하는 공정과,
    상기 트렌치 내면에 절연물질의 트렌치 안감(TRENCH LINER)을 형성하는 공정과,
    상기 트렌치 안감과 상기 에치스톱층을 덮는 트렌치충전물질층을 형성하여 상기 트렌치를 충전하는 공정과,
    상기 트렌치충전물질층의 일부를 상기 에치스톱층을 노출시키도록 선택적으로 제거하여 상기 트렌치를 충전하는 트렌치플러그를 형성하는 공정과,
    상기 에치스톱층을 제거하여, 상기 반도체기판의 활성영역 표면을 노출시키며 상기 반도체기판 상면 위로 상기 트렌치플러그의 일부가 돌출되도록 하는 공정과,
    상기 트레치플러그를 포함한 상기 반도체기판 상면을 덮는 산화성물질층을 형성하는 공정과,
    상기 산화성물질층의 일부를 선택적으로 제거하여, 상기 트렌치플러그의 상기 반도체기판 상면 위로 돌출된 부위의 측면에 산화성물질의 덧막을 형성하는 공정과,
    상기 반도체기판의 활성영역 표면과 상기 덧막을 산화시켜, 상기 활성영역 위와 상기 트렌치플러그의 돌출된 부위 측면에 이르는 게이트절연층을 형성하는 공정을 포함하여 이루어진 반도체 장치 제조방법.
  5. 제 4항에 있어서,
    상기 에치스톱층(ETCH-STOP LAYER)의 형성은, 상기 반도체기판에 버퍼막(BUFFER FILM)과 실리콘질화막을 순차로 증착하여 형성하는 것을 포함하는 것을 특징으로 반도체 장치 제조방법.
  6. 제 4항에 있어서,
    상기 트렌치의 형성은, 상기 반도체기판의 제 1부위를 비등방성 식각하여 형성하는 것을 포함하는 것이 특징인 반도체 장치 제조방법.
  7. 제 4항에 있어서,
    상기 트렌치 안감(TRENCH LINER)의 형성은, 상기 트렌치 내면을 열산화시켜 형성하는 것을 포함하는 것이 특징인 반도체 장치 제조방법.
  8. 제 4항에 있어서,
    상기 트렌치충전물질층의 형성은 실리콘산화막(SiO2)을 증착하여 형성하는 것이 특징인 반도체 장치 제조방법.
  9. 제 4항에 있어서,
    상기 트렌치플러그의 형성은, 상기 트렌치충전물질층을 폴리싱(POLISHING)하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제 4항에 있어서,
    상기 트렌치플러그의 형성은, 상기 트렌치충전물질층을 플라즈마 식각하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 제 4항에 있어서,
    상기 산화성물질층의 형성은, 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제 4항에 있어서,
    상기 트렌치플러그의 상기 반도체기판 상면 위로 돌출된 부위의 측면에 산화성물질의 덧막을 형성하는 것은, 상기 산화성물질층을 에치백(ETCH-BACK)하여 형성하는 것이 특징인 반도체 장치 제조방법.
  13. 제 4항에 있어서,
    상기 반도체기판의 트렌치 바닥 부위에 채널스톱이온을 주입하는 공정을 포함하여 이루어진 것이 반도체 장치 제조방법.
  14. 트렌치 격리구조를 갖는 반도체 장치 제조방법에 있어서,
    반도체기판에, 트렌치와 트렌치를 충전하고 상기 반도체기판 상면 위로 일부가 돌출된 트렌치플러그를 포함하여 이루어진 격리영역을 형성하여, 상기 반도체기판에 상기 격리영역과 접한 활성영역을 정의하는 공정과,
    상기 트렌치플러그의 상기 반도체기판 상면 위로 돌출된 부위의 측면에 제 1절연막의 덧막을 형성하는 공정과,
    상기 제 1절연막인 덧막과 더불어 게이트절연층을 이루는 제 2절연막을 상기 반도체기판의 활성영역에 형성하는 공정을 포함하여 이루어진 반도체 장치 제조방법.
  15. 제 14항에 있어서,
    상기 제 1절연막인 덧막의 형성은, 상기 트렌치플러그를 포함한 반도체기판 전면에 절연물질층을 형성하는 공정과,
    상기 절연물질층을 에치백(ETCH-BACK)하는 공정을 포함하여 이루어지는 반도체 장치 제조방법.
  16. 제 15항에 있어서,
    상기 절연물질층의 형성은 실리콘산화막(SiO2)을 증착하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  17. 트렌치 격리구조를 갖는 반도체 장치 제조방법에 있어서,
    반도체기판 위에 에치스톱층(ETCH-STOP LAYER)를 형성하는 공정과,
    상기 에치스톱층의 일부를 선택적으로 제거하여 상기 반도체기판의 제 1부위를 노출시키는 공정과,
    상기 반도체기판의 제 1부위에 트렌치를 형성하여 반도체기판의 제 2부위에 위치하는 활성영역을 정의하는 공정과,
    상기 트렌치 내면에 절연물질의 트렌치 안감(TRENCH LINER)을 형성하는 공정과,
    상기 트렌치 안감과 상기 에치스톱층을 덮는 트렌치충전물질층을 형성하여 상기 트렌치를 충전하는 공정과,
    상기 트렌치충전물질층의 일부를 상기 에치스톱층을 노출시키도록 선택적으로 제거하여 상기 트렌치를 충전하는 트렌치플러그를 형성하는 공정과,
    상기 에치스톱층을 제거하여, 상기 반도체기판의 활성영역 표면을 노출시키며 상기 반도체기판 상면 위로 상기 트렌치플러그의 일부가 돌출되도록 하는 공정과,
    상기 트레치플러그를 포함한 상기 반도체기판 상면을 덮는 산화성물질층을 형성하는 공정과,
    상기 절연물질층의 일부를 선택적으로 제거하여, 상기 트렌치플러그의 상기 반도체기판 상면 위로 돌출된 부위의 측면에 제 1절연막인 덧막을 형성하는 공정과,
    상기 반도체기판의 활성영역 표면과 상기 제 1절연막인 덧막과 더불어 게이트절연층을 이루는 제 2절연막을 형성하는 공정을 포함하여 이루어진 반도체 장치 제조방법.
  18. 제 17항에 있어서,
    상기 에치스톱층의 형성은, 상기 반도체기판에 버퍼막(BUFFER FILM)과 실리콘질화막을 순차로 증착하여 형성하는 것을 포함하는 것을 특징으로 반도체 장치 제조방법.
  19. 제 17항에 있어서,
    상기 트렌치의 형성은, 상기 반도체기판의 제 1부위를 비등방성 식각하여 형성하는 것을 포함하는 것이 특징인 반도체 장치 제조방법.
  20. 제 17항에 있어서,
    상기 트렌치 안감(TRENCH LINER)의 형성은, 상기 트렌치 내면을 열산화시켜 형성하는 것을 포함하는 것이 특징인 반도체 장치 제조방법.
  21. 제 17항에 있어서,
    상기 트렌치충전물질층의 형성은 실리콘산화막(SiO2)을 증착하여 형성하는 것이 특징인 반도체 장치 제조방법.
  22. 제 17항에 있어서,
    상기 트렌치플러그의 형성은, 상기 트렌치충전물질층을 폴리싱(POLISHING)하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  23. 제 17항에 있어서,
    상기 트렌치플러그의 형성은, 상기 트렌치충전물질층을 플라즈마 식각하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  24. 제 17항에 있어서,
    상기 절연물질층의 형성은, 실리콘산화막(SiO2)을 증착하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  25. 제 17항에 있어서,
    상기 트렌치플러그의 상기 반도체기판 상면 위로 돌출된 부위의 측면에 제 1절연막인 덧막을 형성하는 것은, 상기 절연물질층을 에치백(ETCH-BACK)하여 형성하는 것이 특징인 반도체 장치 제조방법.
  26. 제 17항에 있어서,
    상기 반도체기판의 트렌치 바닥 부위에 채널스톱이온을 주입하는 공정을 포함하여 이루어진 것이 반도체 장치 제조방법.
KR1019960072491A 1996-12-19 1996-12-26 트렌치 격리구조를 갖는 반도체 장치 제조방법 KR100216267B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960072491A KR100216267B1 (ko) 1996-12-26 1996-12-26 트렌치 격리구조를 갖는 반도체 장치 제조방법
US08/893,584 US5960298A (en) 1996-12-19 1997-07-11 Method of fabricating semiconductor device having trench isolation structure
CN97119536A CN1085405C (zh) 1996-12-26 1997-09-18 具有槽隔离结构的半导体器件的制造方法
JP9355788A JPH10199969A (ja) 1996-12-26 1997-12-24 トレンチ隔離構造を持つ半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960072491A KR100216267B1 (ko) 1996-12-26 1996-12-26 트렌치 격리구조를 갖는 반도체 장치 제조방법

Publications (2)

Publication Number Publication Date
KR19980053392A true KR19980053392A (ko) 1998-09-25
KR100216267B1 KR100216267B1 (ko) 1999-08-16

Family

ID=19491101

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960072491A KR100216267B1 (ko) 1996-12-19 1996-12-26 트렌치 격리구조를 갖는 반도체 장치 제조방법

Country Status (4)

Country Link
US (1) US5960298A (ko)
JP (1) JPH10199969A (ko)
KR (1) KR100216267B1 (ko)
CN (1) CN1085405C (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351891B1 (ko) * 1999-06-01 2002-09-12 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100449318B1 (ko) * 2001-12-20 2004-09-18 동부전자 주식회사 반도체 장치의 소자 분리막 형성방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3063686B2 (ja) * 1997-06-13 2000-07-12 日本電気株式会社 半導体装置の製造方法
US6096660A (en) * 1997-08-21 2000-08-01 Micron Technology, Inc. Method for removing undesirable second oxide while minimally affecting a desirable first oxide
TW353797B (en) * 1997-12-27 1999-03-01 United Microelectronics Corp Method of shallow trench isolation
US6355540B2 (en) * 1998-07-27 2002-03-12 Acer Semicondutor Manufacturing Inc. Stress-free shallow trench isolation
US6251749B1 (en) * 1998-09-15 2001-06-26 Texas Instruments Incorporated Shallow trench isolation formation with sidewall spacer
KR100287181B1 (ko) * 1998-09-21 2001-04-16 윤종용 트렌치소자분리영역을갖는반도체소자및그제조방법
US6268264B1 (en) * 1998-12-04 2001-07-31 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation
US6177333B1 (en) * 1999-01-14 2001-01-23 Micron Technology, Inc. Method for making a trench isolation for semiconductor devices
US6187649B1 (en) * 1999-07-07 2001-02-13 United Semiconductor Corp. Shallow trench isolation process
US6096623A (en) * 1999-09-09 2000-08-01 United Semiconductor Corp. Method for forming shallow trench isolation structure
US6107140A (en) * 1999-12-20 2000-08-22 Chartered Semiconductor Manufacturing Ltd. Method of patterning gate electrode conductor with ultra-thin gate oxide
KR100500923B1 (ko) * 2000-05-23 2005-07-14 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20020003031A (ko) * 2000-06-30 2002-01-10 박종섭 반도체소자의 소자분리막 형성 방법
US6303467B1 (en) * 2000-07-28 2001-10-16 United Microelectronics Corp. Method for manufacturing trench isolation
US6468853B1 (en) 2000-08-18 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner
US6368970B1 (en) * 2000-08-24 2002-04-09 Infineon Technologies Ag Semiconductor configuration and corresponding production process
KR20030008053A (ko) * 2001-07-12 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100486111B1 (ko) * 2002-07-10 2005-04-29 매그나칩 반도체 유한회사 반도체소자의 소자분리막 제조방법
KR20040061966A (ko) * 2002-12-31 2004-07-07 동부전자 주식회사 반도체 장치의 트랜지스터 형성 방법
US7491614B2 (en) * 2005-01-13 2009-02-17 International Business Machines Corporation Methods for forming channel stop for deep trench isolation prior to deep trench etch
US20070170517A1 (en) * 2006-01-26 2007-07-26 International Business Machines Corporation CMOS devices adapted to reduce latchup and methods of manufacturing the same
JP5748195B2 (ja) 2010-11-05 2015-07-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
CN102931069A (zh) * 2012-11-28 2013-02-13 上海华力微电子有限公司 栅极的制作方法
US9006080B2 (en) * 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
CN105514020A (zh) * 2014-10-14 2016-04-20 中芯国际集成电路制造(上海)有限公司 沟槽隔离结构的制作方法及半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389294A (en) * 1981-06-30 1983-06-21 International Business Machines Corporation Method for avoiding residue on a vertical walled mesa
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5604159A (en) * 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
US5406111A (en) * 1994-03-04 1995-04-11 Motorola Inc. Protection device for an intergrated circuit and method of formation
JP2762976B2 (ja) * 1995-12-25 1998-06-11 日本電気株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351891B1 (ko) * 1999-06-01 2002-09-12 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100449318B1 (ko) * 2001-12-20 2004-09-18 동부전자 주식회사 반도체 장치의 소자 분리막 형성방법

Also Published As

Publication number Publication date
JPH10199969A (ja) 1998-07-31
US5960298A (en) 1999-09-28
KR100216267B1 (ko) 1999-08-16
CN1085405C (zh) 2002-05-22
CN1186333A (zh) 1998-07-01

Similar Documents

Publication Publication Date Title
KR100216267B1 (ko) 트렌치 격리구조를 갖는 반도체 장치 제조방법
KR100816749B1 (ko) 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들
KR20030037571A (ko) 트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법
KR100413829B1 (ko) 트렌치 격리 구조 및 그 형성 방법
US5918131A (en) Method of manufacturing a shallow trench isolation structure
US20020127818A1 (en) Recess-free trench isolation structure and method of forming the same
US6051479A (en) Method of fabricating shallow trench isolation
KR100251280B1 (ko) 샐로우 트랜치 아이솔레이션 방법
US6544861B2 (en) Method for forming isolation trench
KR100230816B1 (ko) 반도체 소자 격리방법
US6180492B1 (en) Method of forming a liner for shallow trench isolation
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
US6211021B1 (en) Method for forming a borderless contact
KR100475048B1 (ko) 이중층의 질화물라이너를 갖는 트렌치 소자분리방법
US6265285B1 (en) Method of forming a self-aligned trench isolation
JP3844896B2 (ja) 半導体素子の隔離構造及びその形成方法
JP2007134559A (ja) 半導体装置およびその製造方法
KR20020005358A (ko) 트렌치 소자분리 방법
KR100520196B1 (ko) 반도체 장치의 소자 분리막 형성방법
KR100249023B1 (ko) 반도체장치의 소자격리방법
KR19990055791A (ko) 반도체 소자의 소자분리막 제조방법
KR20010073704A (ko) 보이드 없는 반도체 소자의 트렌치 소자 분리 방법
KR100653704B1 (ko) 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조
KR100343132B1 (ko) 반도체장치의소자분리방법
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120424

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee