KR0138323B1 - 불휘발성 반도체 메모리장치의 제조방법 - Google Patents

불휘발성 반도체 메모리장치의 제조방법

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KR0138323B1 KR1019940027023A KR19940027023A KR0138323B1 KR 0138323 B1 KR0138323 B1 KR 0138323B1 KR 1019940027023 A KR1019940027023 A KR 1019940027023A KR 19940027023 A KR19940027023 A KR 19940027023A KR 0138323 B1 KR0138323 B1 KR 0138323B1
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Abstract

신규한 불휘발성 반도체 메모리장치의 제조방법이 개시되어 있다. 반도체 기판에 활성영역을 한정하기 위해 분리영역을 형성하고, 결과물 상에 제1절연막을 형성한다. 제1절연막 상에 제1도전층을 형성하고, 제1마스크공정으로 제1도전층을 식각한다. 결과물 상에 제2절연막 및 제2도전층을 차례로 형성하고, 제2마스크 공정으로 제2도전층 및 제2절연막을 식각하여 제1도전층의 소정부위를 노출시킨다. 결과물 상에 제3도전층을 형성하여 제2도전층과 제3도전층을 접촉시킴과 동시에, 노출된 제1도정층과 제3도전층을 접촉시킨다. 제3마스크공정으로 제3도전층, 제2도전층, 제2절연막 및 제1도전층을 식각하여 메모리셀의 게이트를 형성한다. 제4마스크 공정으로 제3도전층 및 제1도전층을 식각하여 주변회로 트랜지스터의 게이트를 형성한다. 제어게이트를 위한 버팅콘택 영역이 필요하지 않아 넓은 면적의 분리영역을 형성할 필요가 없으므로, 셀 어레이의 크기를 감소시킬 수 있다.

Description

불휘발성 반도체 메모리장치의 제조방법
제1A도 내지 제5A도는 종래방법에 의한 불휘발성 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
제1B도 내지 제5B도는, 제1A도 내지 제5A도 각각에 따른, 셀어레이의 버팅콘택이 형성되는 부위의 평면도들.
제6A도 내지 제14A도는 본 발명의 바람직한 실시예에 의한 불휘발성 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
제6B도, 제7B도, 제9B도, 제11B도 및 제14B도는, 제6A도, 제7A도, 제9A도, 제11A도 및 제14A도에 각각에 따른, 셀 어레이의 평면도들.
*도면의 주요 부분에 대한 부호의 설명*
10,100 : 반도체기판12,102 : 필드산화막
14,104,112 : 게이트산화막16,106 : 터널산화막
18,108 : 제1폴리실리콘층20,110 : ONO막
22,114 : 제2폴리실리콘층24 : 제3폴리실리콘층
26,116 : 소오스/드레인28,118 : 고온산화막
30,120 : BPSG막31,121 : 콘택홀
32,122 : 장벽금속층34,124 : 금속라인
본 발명은 불휘발성 반도체 메모리장치의 제조방법에 관한 것으로, 특히 불휘발성 메모리셀과 상기 메모리셀을 구동시키는 주변회로 트랜지스터를 갖는 플래쉬 EEPROM(Flssh Electrically Erasable Programmable Read-Only Memory)에 관한 것이다.
메모리소자를 기억 유지라는 점에서 분류하면 불휘발성 메모리(non-volatile memory)와 휘발성 메모리(volatile memory)로 나누어진다. 불휘발성이란 메모리의 드라이브 전원이 OFF로 되어도 기억 소자 또는 회로가 갖는 기억 내용이 소멸되지 않고 유지되는 성질을 말하며, 휘발성이란 그 반대의 성질을 말한다. 이러한 불휘발성 메모리소자로는 대표적으로, 전기적으로 데이터의 프로그램/소거(program/erase)가 가능한 플래쉬 EEPROM을 들 수 있다.
플래쉬 EEPROM의 셀 어레이는, 데이터를 보유하는 복수 개의 메모리셀과 상기 메모리셀을 선택하기 위한 2개의 선택(sslect) 트랜지스터가 NAND 형태로 연결된 스트링(string)으로 되어 있다. 데이터를 저장하는 메모리셀은 반도체기판 상에 F-N(Flower-Nordheim) 터널링(tunneling)을 위한 터널산화막을 개재하여 형성된 폴리실리콘으로 이루어진 부유게이트(floating gate)와,상기 부유게이트 상에 ONO Oxide/Nitride/Oxide)막으로 이루어진 층간절연막을 개재하여 적층된 제어게이트(conttrol gate)로 구성되어 있다. 여기서, 부유게이트와 제어게이트를 전기적으로 절연시키고 있는 ONO막은 F-N 터널링을 위해 터널산화막에 걸리는 전압을 커플링(coupling) 비율에 의해 나누고, 부유게이트에 유기된 전하를 보전시키는 역할을 한다.
상기 플래쉬 EEPROM 셀의 동작 기제를 살펴보면 다음과 같다.
먼저, 부유게이트 내에 전자를 주입하여 셀의 문턱전압(threshold voltage)을 (+)로 이동시키는 프로그램 동작은, 기판에 비해 상대적으로 높은 전위를 제어게이트에 인가하여, 기판으로부터 부유게이트 내로 F-N 터널링효과에 의해 전자가 충전(charge)됨으로써 이루어진다. 반대로 부유게이트 내의 전자를 기판으로 방출함으로써 셀의 문턱전압을 (-)로 이동시키는 소거 동작은, 제어게이트에 비하여 상대적으로 높은 전위를 기판에 인가하여 부유게이트를 정공(hole)으로 충전시킴으로써 이루어 진다.
즉, 플래쉬 EEPROM 셀에서 데이터의 저장은, 제어게이트의 기판에 적절한 전압을 인가하여 부유게이트에 전자를 집어넣거나 빼냄으로써 이루어 진다.
한편, 특정 메모리셀의 스트링을 선택하기 위한 2개의 스트링 선택 트랜지스터는 메모리셀과 같이 층간절연막인 ONO막으로 분리된 2층의 폴리실리콘층으로 이루어진 게이트를 갖지만, 데이터를 저장하는 부유게이트가 필요 없는 트랜지스터이기 때문에 셀 어레이 내 일부분의 분리영역 상에서 2층의 폴리실리콘을 콘택을 통해 금속라인으로 연결하게 된다. 이러한 콘택을 버팅콘택(butting contact)이라 한다. 따라서, 선택 트랜지스터의 게이트는 전기적으로 1층의 폴리실리콘 게이트와 동일하게 된다.
이와 같은 메모리셀 어레이를 구동시키기 위한 주변회로 트랜지스터는 일반적인 MOS 트랜지스터로서, 1층의 폴리실리콘 게이트 구조를 갖는다. 통상적으로는, 메모리셀의 제어게이트를 형성하는 폴리실리콘층을 상기 주변회로 트랜지스터의 게이트로 사용한다.
이하, 상기한 바와 같은 플래쉬 EEPROM 장치를 구현할 수 있는 종래방법을 제1A도 내지 제5A도를 참조하여 설명하고자 한다. 제1B도 내지 제5B도는, 제1A도 내지 제5A도 각각에 따른, 셀 어레이의 버팅콘택이 형성되는 부위의 평면도들이다.
제1A도 및 제1B도를 참조하면, 통상의 소자분리 공정을 실시하여 P형의 반도체기판(100)에 활성영역을 한정하기 위한 분리영역으로서 필드산화막(102)을 형성한 후, 제1게이트산화막(104)을 형성한다. 이어서, 사진공정으로 셀 어레이 중 메모리셀이 형성될 부분을 제외한 영역 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 습식식각 공정으로 노출된 제1게이트산화막(104)을 식각한다. 이어서, 상기 포토레지스트 패턴을 제거한 다음, 로(爐 : furnace)에서 F-N 터널링을 위한 터널산화막(106)을 형성한다. 연속해서, 상기 결과물 상에 부유게이트로 사용될 제1폴리실리콘층(108)을 형성한 후, 사진공정으로 주변회로 영역 및 셀어레이 내 필드산화막(102) 위의 일부분을 제외한 영역 상에 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 이용하여 노출된 폴리실리콘층(108)을 건식식각 공정으로 식각한 후, 포토레지스트 패턴을 제거한다. 다음에, 로에서 약 150Å 두께의 산화막을 상기 결과물 상에 성장시키고, 그 위에 저압화학기상증착방법으로 약 120Å 두께의 질화막을 침적한다. 계속해서, 로에서 약 50Å 두께의 산화막을 상기 질화막 상에 성장시켜서 ONO막을 형성한다. 다음에, 사진공정으로 셀 어레이 영역 상에 포토레지스트 패턴(111)을 형성한 후, 주변회로 영역의 노출된 ONO막을 건식식각 공정으로 식각한다. 여기서, 제1B도의 X는 제1폴리실리콘층이 식각되는 부분을 나타낸다.
제2A도 및 제2B도를 참조하면, 상기 포토레지스트 패턴(111)을 제거한 후, 주변회로 트랜지스터의 게이트산화막으로 사용될 제2게이트산화막(112)을 로에서 형성한다. 이러서, 메모리셀의 제어게이트와 주변회로 트랜지스터의 게이트로 사용될 제2폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드층(114)을 형성한 후, 사진공정으로 주변회로 영역과 셀 어레이 내의 게이트가 형성될 부분에만 포토레지스트 패턴(113)을 형성한다. 다음에, 상기 포토레지스트 패턴(113)을 이용하여 셀 어레이 내 노출된 영역의 폴리사이드층(114), ONO막(110) 및 제1폴리실리콘층(108)을 셀프-얼라인(self-align) 방식으로 연속으로 건식식각함으로써 제어게이트(114) 및 부유게이트(108)를 형성한다. 이 때, 셀 어레이 내 일부분의 필드산화막(102) 위에는, 후속공정에서 형성될 버팅콘택을 위한 패턴(도시되지 않음)이 형성된다.
제3A도 및 제3B도를 참조하면, 상기 포토레지스트 패턴(113)을 제거한 후, 셀 어레이 내 버팅콘택 패턴을 제외한 부위와 주변회로의 게이트가 형성될 부위의 포토레지스트 패턴(115)을 형성한다. 이어서, 상기 포토레지스트 패턴(115)을 이용하여 노출된 폴리사이드층(114)을 식각함으로써, 주변회로 트랜지스터의 게이트(114')를 형성한다. 여기서, 제3B도의 E는 노출된 폴리사이드층 부위를 나타낸다.
제4A도 및 제4B도를 참조하면, 주변회로 트랜지스터 게이트(114')가 형성된 결과물에 트랜지스터의 소오스/드레인을 형성하기 위한 이온주입을 실시하여 소오스/드레인(116)을 형성한 다음, 메모리셀의 게이트와 주변회로 트랜지스터의 게이트를 절연시키기 위하여, 약 1700Å 두께의 고온산화막(118)을 형성한다. 계속해서, 상기 고온산화막(118) 상에 약 6000Å 두께의 BPSG막(120)을 형성한 다음, 로에서 상기 BPSG막을 리플로우(reflow)함으로써 결과물을 평탄화시킨다. 이어서, 사진식각공정으로 상기 BPSG막(120) 및 고온산화막(118)을 선택적으로 식각하여 버팅 콘택홀(121') 및 비트라인 콘택홀(121)을 형성한다. 이 때, 상기 식각공정을 충분히 진행하여 셀 어레이 내 버팅콘택이 형성될 부위에서 제1폴리실리콘층(108)이 확실하게 노출되도록 한다. 여기서, 제4b도의 121'은 버팅 콘택 패턴을 나타내고, p는 제1폴리실콘층(108)이 노출된 곳을 나타낸다.
제5A도 및 제5B도를 참조하면, 상기 콘택트홀들이 형성된 결과물 상에 티타늄(Ti) 티타늄나이트라이드(TiN)를 침적하여 장벽금속층(122)을 형성한 다음, 어닐링(annealing)을 실시한다. 이어서, 상기 결과물 상에 약 8000Å 두께의 알루미늄층(124)을 형성한 후, 사진식각 공정으로 상기 알루미늄층(124) 및 장벽금속층(122)을 패터닝하여 금속라인을 형성한다. 여기서, 상기 금속라인은 비트라인으로 사용된다.
상술한 종래방법에 의하면, 버팅콘택을 형성하기 위해 필드산화막의 면적을 크게 함에 따라, 셀 어레이의 크기가 증가하게 된다. 또한, 부유게이트와 제어게이트를 절연시키는 ONO막 상에 제어게이트로 사용될 도전층을 형성하기 전까지 사진공정 및 세정(cleaning)공정을 실시하기 때문에, 상기 ONO막의 막질저하를 유발하여 소자의 신뢰성을 열화시키게 된다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점들을 해결할 수 있는 불휘발성 반도체 메모리장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 전자를 저항하는 역할을 하는 부유게이트 및 이를 조절하는 제어게이트로 이루어진 적층 게이트 구조의 트랜지스터로 구성되는 메모리셀과, 상기 메모리셀을 구동시키는 주변회로 트랜지스터를 포함하는 불휘발성 반도체 메모리장치의 제조방법에 있어서, 반도체 기판에 활성영역을 한정하기 위해 분리영역을 형성하고, 상기 결과물 상에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 제1도전층을 형성하는 단계, 제1마스크공정으로 제1도전층을 식각하는 단계; 상기 결과물 상에 제2절연막 및 제2도전층을 차례로 형성하는 단계; 제2마스크공정으로 상기 제2도전층 및 제2절연막을 식각하여 상기 제1도전층의 소정부위를 노출시키는 단계; 상기 결과물 상에 제3도전층을 형성하여 제2도전층과 제3도전층을 접촉시킴과 동시에, 상기 노출된 제1도정층과 제3도전층을 접촉시키는 단계; 제3마스크공정으로 제3도전층, 제2도전층, 제2절연막 및 제1도전층을 식각하여 상기 제1도전층의 부유게이트와 상기 제2 및 제3도전층의 제어게이트로 이루어진 메모리셀의 게이트를 형성하는 단계; 및 제4마스크공정으로 상기 제 3 도전층 및 제 1 도전층을 식각하여, 상기 제 1 및 제 3 도전층으로 이루어진 주변회로 트랜지스터의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1마스크공정에서 상기 활성영역 사이의 분리영역 상의 제1도전층을 식각하고, 상기 제2마스크공정에서 상기 활성영역 사이의 분리영역 상의 제2도전층 및 제2절연막을 식각한다.
상기 제1마스크공정으로 제1도전층을 식각하는 단계 후, 상기 제1마스크를 이용하여 메모리셀이 형성되는 영역의 기판과 동일한 도전형의 불순물 이온을 고에너지로 주입하여 메모리셀의 채널저지 특성을 강화시키는 단계를 더 구비할 수 있다.
바람직하게는, 상기 제 3 도전층을 구성하는 물질로 폴리실리콘 또는 폴리실리콘과 텅스텐 사이의 실리사이드가 적층된 폴리사이드를 사용한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 전자를 저장하는 역할을 하는 부유게이트 및 이를 조절하는 제어게이트로 이루어진 적층게이트 구조의 트랜지스터로 구성되는 메모리셀과, 상기 메모리셀을 구동시키는 주변회로 트랜지스터를 포함하는 불휘발성 반도체 메모리장치의 제조방법에 있어서, 반도체 기판에 활성영역을 한정하기 위해 분리영역을 형성하는 단계; 상기 결과물 상에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 제1도전층을 형성하는 단계, 제1마스크공정으로 상기 제1도전층을 식각하는 단계; 상기 결과물 상에 제2절연막 및 제2도전층을 차례로 형성하는 단계; 제2마스크공정으로 상기 제2도전층 및 제2절연막을 식각하여 상기 제1도전층의 소정부위를 노출시키는 단계; 상기 결과물 상에 제3도전층을 형성하여 상기 제 2 도전층과 제 3 도전층을 접촉시킴과 동시에, 상기 노출된 제 1 도전층과 제 3 도전층을 접촉시키는 단계; 제 3 마스크공정으로 상기 제 3 도전층 및 제 1 도전층을 식각하여 상기 제1 및 제 3 도전층으로 이루어진 주변회로 트랜지스터의 게이트를 형성하는 단계; 및 제 4 마스크공정으로 상기 제 3 도전층, 제 2 도전층, 제 2 절연막 및 제 1 도전층을 식각하여, 상기 제 1 도전층의 부유게이트와 상기 제2 및 제 3 도전층의 제어게이트로 이루어진 메모리셀의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 부유게이트로 사용될 제 1 도전층을 형성하는 단계; 상기 제 1 도전층 상에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 형성한 후, 그 위에 연속으로 상기 제 2 절연막을 보호하기 위한 제 2 도전층을 형성하는 단계; 및 상기 제 2 도전층 상에 제어게이트로 사용될 제 3 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공할 수 있다.
상기 제 2 절연막은 ONO(Oxide/Nitride/Oxide)막이며, 상기 제 3 도전층을 구성하는 물질로는 폴리실리콘 또는 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드를 사용하는 것이 바람직하다.
본 발명에 의하면, 종래방법과는 달리 제어게이트를 위한 버팅콘택영역이 필요하지 않기 때문에 넓은 면적의 분리영역을 형성할 필요가 없다. 또한, 주변회로 트랜지스터의 게이트를 종래의 1층 구조에서 다층구조로 형성할 수 있으며, ONO막을 형성한 후, 연속적으로 얇은 도전층을 추가로 형성함으로써, 상기 ONO막의 막질저하를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
제6A도 내지 제14A도는 본 발명의 바람직한 실시예에 의한 불휘발성 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이고, 제6B도, 제7B도, 제9B도 및 제14B도는, 제6A도, 제7A도, 제9A도, 제11A도 및 제14A도는 각각에 따른, 셀 어레이의 평면도들이다.
제6A 및 제 6B도는 게이트산화막(14) 및 터널산화막(16)을 형성하는 단계를 도시한다. 통상의 소자분리 공정을 실시하여 P형의 반도체 기판(10)에 활성영역을 한정하기 위한 분리영역으로서 약 8000Å 두께의 필드산화막(12)을 형성한 후, 로(爐 : furnace)에서 셀 어레이의 선택 트랜지스터 및 주변회로 트랜지스터의 게이트산화막으로 사용될 제 1 절연막(14)을 약 300Å의 두께로 성장시킨다. 이어서, 사진공정으로 셀어레이 영역의 메모리셀이 형성될 부분에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각마스크로 사용하여 습식식각 공정으로 노출된 제 1 절연막(14)을 식각한다. 다음에, 상기 포토레지스트 패턴을 제거한 후, 로에서 건식식각 공정을 실시하여 약 90Å 두께의 터널산화막(16)을 상기 결과물 상에 형성한다.
제7A도 및 제8B도는 제 1 폴리실리콘층(18)을 형성하는 단계를 도시한다. 상기 터널산화막(16)이 형성된 결과물 상에, 메모리셀의 부유게이트로 사용될 제 1 폴리실리콘층(18)을 약 1500Å의 두께로 형성한다. 이어서, 사진공정으로 셀 어레이 내 필드산화막(12) 위의 일부분을 제외한 영역에 포토레지스트 패턴(19)을 형성한 후, 이를 식각마스크로 사용하여 노출된 제 1 폴리실리콘층(18)을 건식식각 공정으로 식각한다. 다음에, 메모리셀의 채널저지(channel stop) 특성을 강화시키기 위하여, 상기 포토레지스터 패턴(19)을 이온주입방지 마스크로 사용하여 상기 필드산화막(12)을 통과할 정도의 높은 에너지로 기판(10)과 동일한 도전형, 예컨대 P형의 불순물 이온을 주입한다. 여기서, 제7B도의 c는 제 1 폴리실리콘층(18)이 식각된 부분을 나타낸다.
제8A도는 제 2 절연막(20) 및 제 2 폴리실리콘층(22)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(19)을 제거한 후, 상기 결과물 상에 약 150Å 두께의 산화막을 로에서 성장시킨다. 연속해서, 저압화학기상증착(Low Pressure Chemical Vapor Deposition ; LPCVD) 방법으로 상기 산화막 상에 약 120Å 두께의 질화막을 침적한 후, 로에서 1000℃의 습식분위기에서 상기 질화막 상에 약 50Å 두께의 산화막을 성장시킨다. 그 결과, ONO(Oxide/Nitride/Oxide)막으로 이루어진 제 2 절연막(20)이 형성된다. 다음에, 상기 제 2 절연막(20) 상에 연속으로 약 300Å 두께의 제 2 폴리실리콘층(22)을 형성한다. 상기 제 2 폴리실리콘층은 ONO막으로 이루어진 제 2 절연막(20)을 후속 사진공정 및 세정공정으로 부터 보호하여 소자의 신뢰성을 향상시키는 역할을 한다.
제9A도 및 제9B도는 사진공정으로 주변회로 영역과 셀 어레이 영역 내에서 선택 트랜지스터의 게이트가 형성될 필드산화막(12) 위의 소정영역을 노출시키는 포토레지스트 패턴(23)을 형성한 다음, 상기 트랜지스터(23)을 식각마스크로 사용하여 노출된 제 2 폴리실리콘층(22) 및 ONO막(20)을 건식식각 공정으로 식각하는 단계를 도시한다. 그 결과, 종래 방법에서의 넓은 면적을 차지하는 버팅콘택 대신, 후속공정에서 형성될 제 3 폴리실리콘층과 제 1 폴리실리콘층(18)을 접촉시키는 창(window)이 형성된다. 여기서, 제9B도의 d는 제 2 폴리실리콘층(22)과 ONO막(20)이 식각됨으로써 제 1 폴리실리콘층(18)이 노출된 부분을 나타낸다.
제10A도는 상기 창기 형성된 결과물 상에, 메모리셀의 제어게이트로 사용될 제 3 폴리실리콘층(24)과 텅스텐 실리사이드층(도시되지 않음)을 각각 1500Å의 두께로 형성하는 단계를 도시한다. 이 때, 상기 창을 통해 제 1 폴리실리콘층(18)과 제 3 폴리실리콘층(24)이 접촉하기 때문에, 셀 어레이 내의 선택 트랜지스터의 게이트와 주변회로 트랜지스터의 게이트는 메모리셀의 경우와 같이 ONO막을 사이에 개재하여 폴리실리콘층들이 적층된 구조이지만, 전기적으로 단일 게이트 역할을 하게 된다.
제11A도 및 제11B도는 선택 트랜지스터와 메모리셀이 게이트를 형성하는 단계를 도시한다. 사진공정으로 주변회로 영역과 셀 어레이 내의 게이트가 형성될 부분에 포토레지스트 패턴(25)을 형성한 후, 이를 식각마스크로 사용하여 제 3 폴리실리콘층(24), 제 2 폴리실리콘층(22), ONO막(20) 및 제 1 폴리실리콘층(18)을 셀프-어라인 기법으로 연속으로 건식식각한다. 그 결과, 제 1 폴리실리콘층(18)의 부유게이트와 제2 및 제 3 폴리실리콘층(22,24)의 제어게이트로 이루어진 메모리셀의 게이트와, 셀 어레이 내의 선택 트랜지스터의 게이트가 형성된다. 여기서, 제11B도의 e는 제 1 폴리실리콘층(18)과 제 3 폴리실리콘층(24)이 접촉되는 부분을 나타낸다.
제12A도는 주변회로 트랜지스터의 게이트를 형성하는 단계를 도시한다. 사진공정으로 주변회로 트랜지스터의 게이트가 될 부분과 셀 어레이 영역에 포토레지스트 패턴(27)을 형성한 다음, 이를 식각마스크로 사용하여 노출된 텅스텐 실리사이드층, 제 3 폴리실리콘층(24) 및 제 1 폴리실리콘층(18)을 건식식각한다. 그 결과, 상기 적층된 층들로 이루어진 주변회로 트랜지스터의 게이트가 형성된다.
제13A도는 소오스/드레인(26) 및 콘택홀(31)을 형성하는 단계를 도시한다. 상기 주변회로 트랜지스터의 게이트가 형성된 결과물에 트랜지스터의 소오스/드레인을 형성하기 위한 이온주입을 실시하여 소오스/드레인(26)을 형성한 다음, 메모리셀의 게이트, 선택 트랜지스터의 게이트 및 주변회로 트랜지스터의 게이트를 절연시키기 위하여, 약 1700Å 두께의 고온산화막(28)을 형성한다. 계속해서, 상기 고온산화막(28) 상에 약 6000Å 두께의 BPSG막(30)을 형성한 다음, 로에서 상기 BPSG막(30)을 리플로우(reflow)함으로써 결과물을 평탄화시킨다. 이어서, 사진식각공정으로 상기 BPSG막(30) 및 고온산화막(28)을 선택적으로 식각하여 콘택홀(31)을 형성한다. 이 때, 종래 방법과는 달리 셀 어레이 내 필드산화막 위에 콘택홀이 형성되지 않는다.
제14A도 및 제14B도는 금속라인을 형성하는 단계를 도시한다. 상기 콘택홀(31)이 형성된 결과물 상에 약 300Å 두께의 티타늄(Ti) 및 약 900Å 두께의 티타늄나이트라이드(TiN)를 스퍼터링 방법으로 증착하여 장벽금속층(32)을 형성한 다음, 로에서 어닐링을 실시한다. 이어서, 상기 결과물 상에 약 8000Å 두께의 알루미늄층(34)을 증착한 후, 사진식각공정으로 상기 알루미늄층(34) 및 장벽금속층(32)을 패터닝하여 금속라인을 형성한다. 여기서, 상기 금속라인은 비트라인으로 사용된다.
본 발명의 바람직한 다른 실시예에 의하면, 상기 제10A도를 참조하여 설명한 제 3 폴리실리콘층과 제 1 폴리실리콘층을 창을 통해 접촉시키는 공정을 실시한 다음, 주변회로 트랜지스터의 게이트를 먼저 형성하고, 선택 트랜지스터 및 메모리셀의 게이트를 형성할 수 있다.
상술한 바와 같이 본 발명에 의한 불휘발성 반도체 메모리장치의 제조방법에 의하면, 종래방법과는 달리 제어게이트를 위한 버팅콘택영역이 필요하지 않기 때문에 넓은 면적의 분리영역을 형성할 필요가 없다. 따라서, 셀 어레이 크기를 감소시킬 수 있다.
또한, 주변회로 트랜지스터의 게이트를 종래의 1층 구조에서 다층구조로 형성할 수 있다.
더욱이, ONO막을 형성한 후 연속으로 얇은 도전층을 추가로 형성함으로써, 상기 ONO막의 막질저하를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (13)

  1. 전자를 저장하는 역할을 하는 부유게이트 및 이를 조절하는 제어게이트로 이루어진 적층 게이트 구조의 트랜지스터로 구성되는 메모리셀과, 상기 메모리셀을 구동시키는 주변회로 트랜지스터를 포함하는 불휘발성 반도체 메모리장치의 제조방법에 있어서, 반도체기판의 활성영역을 한정하기 위해 분리영역을 형성하는 단계 ; 상기 결과물 상에 제 1 절연막을 형성하는 단계 ; 상기 제 1 절연막 상에 제 1 도전층을 형성하는 단계 ; 제 1 마스크공정으로 상기 제 1 도전층을 식각하는 단계 ; 상기 결과물 상에 제 2 절연막 및 제 2 도전층을 차례로 형성하는 단계 ; 제 2 마스크공정으로 상기 제 2 도전층 및 제 2 절연막을 식각하여 상기 제 1 도전층의 소정부위를 노출시키는 단계 ; 상기 결과물 상에 제 3 도전층을 형성하여 상기 제 2 도전층과 제 3 도전층을 접촉시킴과 동시에, 상기 노출된 제 1 도전층과 제 3 도전층을 접촉시키는 단계 ; 제 3 마스크공정으로 상기 제 3 도전층, 제 2 도전층, 제 2 절연막 및 제 1 도전층을 식각하여, 상기 제 1 도전층의 부유게이트와 상기 제2 및 제3 도전층의 제어게이트로 이루어진 메모리셀의 게이트를 형성하는 단계 ; 및 제 4 마스크공정으로 상기 제 3 도전층 및 제 1 도전층을 식각하여, 상기 제1 및 제 3 도전층으로 이루어진 주변회로 트랜지스터의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 마스크공정에서, 상기 활성영역 사이의 분리영역 상의 제 1 도전층을 식각하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 마스크공정에서, 상기 활성영역 사이의 분리영역 상의 제 2 도전층 및 제 2 절연막을 식각하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  4. 제1항에 있어서, 후술의 마스크 공정에서 상기 제2절연막을 보호하기 위해 상기 제2절연막 상에 상기 제2도전층을 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  5. 제1항에 있어서, 제1마스크공정으로 제1도전층을 식각하는 단계 후, 상기 제1마스크를 이용하여 상기 메모리셀 영역의 기판과 동일한 도전형의 불순물 이온을 고에너지로 주입하여 메모리셀의 체널지지 특성을 강화시키는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  6. 제1항에 있어서, 상기 제3도전층을 구성하는 물질로 폴리실리콘 또는 통스텐 실리사이드가 적층된 폴리사이드를 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  7. 전자를 저장하는 역할을 하는 부유게이트 및 이를 조절하는 제어게이트로 이루어진 적층 게이트구조의 트랜지스터로 구성되는 메모리셀과, 상기 메모리셀을 구동시키는 주변회로 트랜지스터를 포함하는 불휘발성 반도체 메모리장치의 제조방법에 있어서, 반도체 기판에 활성영역을 한정하기 위해 분리영역을 형성하는 단계; 상기 결과물 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제1도전층을 형성하는 단계; 제1마스크공정으로 상기 제1도전층을 식각하는 단계; 상기 결과물 상에 제2절연막 및 제2도전층을 차례로 형성하는 단계; 제2마스크공정으로 상기 제2도전층 및 제2절연막을 식각하여 상기 제1도전층의 소정부위를 노출시키는 단계; 상기 결과물 상에 제3도전층을 형성하여 제2도전층과 제3도전층을 접촉시킴과 동시에, 상기 노출된 제1도정층과 제3도전층을 접촉시키는 단계; 제3마스크공정으로 상기 제3도전층 및 제1도전층을 식각하여, 상기 제1 및 제3도전층으로 이루어진 주변회로 트랜지스터의 게이트를 형성하는 단계; 및 제4마스크공정으로 상기 제3도전층, 제2도전층, 제2절연막 및 제1도전층을 식각하여, 상기 제1도전층의 부유게이트와 상기 제2 및 제3도전층의 제어게이트로 이루어진 메모리셀의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  8. 제7항에 있어서, 상기 제1메모리공정에서, 상기 활성영역 사이의 분리영역 상의 제1도전층을 식각하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  9. 제7항 또는 제8항에 있어서, 상기 제2마스크공정에서, 상기 활성영역 사이의 분리영역 상의 제2도전층 및 제2절연막을 식각하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  10. 제 7 항에 있어서, 제1마스크공정으로 제1도전층을 식각하는 단계 후, 상기 제1마스크를 이용하여 상기 메모리셀 영역의 기판과 동일한 도전형의 불순물 이온을 고에너지로 주입하여 메모리셀의 채널저지 특성을 강화시키는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  11. 반도체 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 부유게이트로 사용될 제1도전층을 형성하는 단계; 상기 제1도전층 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 형성한 후, 그 위에 연속적으로 상기 제2절연막을 보호하기 위한 제2도전층을 형성하는 단계; 및 상기 제2도전층 상에 제어게이트로 사용될 제3도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  12. 제11항에 있어서, 상기 제2절연막은 ONO(Oxide/Nitride/Oxide)막인 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  13. 제11항에 있어서, 상기 제3도전층을 구성하는 물질로 폴리실리콘 또는 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드를 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
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