CN114999549A - 存储器器件及其制造方法和系统 - Google Patents

Abstract

本申请提供了一种存储器器件及其制造方法和系统。该制造方法包括以下步骤：形成堆叠层，所述堆叠层包括交替堆叠的多个牺牲层和多个电介质层，且具有核心区和字线连接区；在所述堆叠层的所述字线连接区中形成深度不同的多个接触孔，所述多个接触孔分别到达各自深度的牺牲层；在所述多个接触孔的侧壁和底部形成绝缘层；在所述多个接触孔的绝缘层内侧填充牺牲材料形成牺牲结构；将所述堆叠层中的所述多个牺牲层置换为栅极层；去除所述多个接触孔中的牺牲结构及所述接触孔底部的绝缘层，以露出所述栅极层；以及在所述多个接触孔中形成接触结构。

Description

存储器器件及其制造方法和系统

技术领域

本申请主要涉及半导体器件制造方法，尤其涉及一种存储器器件及其制 造方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三 维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提 高集成密度。在例如3DNAND闪存的三维存储器中，包括核心(Core)区 和台阶(Stair Step,SS)区。其中，核心区用于形成多个存储串，每个存储 串中包括多个存储单元，台阶区用于从各层字线中引出接触结构(Contact)。 通过接触结构与控制器相连接，可以控制存储单元执行编程、读取和擦写等操作。

在台阶区的形成工艺中，需要刻蚀大面积的堆叠结构，之后再进行填 充及平坦化。这种方法成本较高、生产周期长，并且存在平坦化工艺难度高 的问题。这些问题限制了三维存储器向更多层、更大容量的发展。

发明内容

本申请所要解决的技术问题是提供一种无需进行台阶成型而直接形成 接触结构的存储器器件及其制造方法。

为解决上述技术问题，本申请提供了一种存储器器件的制造方法，包 括以下步骤：形成堆叠层，所述堆叠层包括交替堆叠的多个牺牲层和多个 电介质层，且具有核心区和字线连接区；在所述堆叠层的所述字线连接区 中形成深度不同的多个接触孔，所述多个接触孔分别到达各自深度的牺牲 层；在所述多个接触孔的侧壁和底部形成绝缘层；在所述多个接触孔的绝 缘层内侧填充牺牲材料形成牺牲结构；将所述堆叠层中的所述多个牺牲层 置换为栅极层；去除所述多个接触孔中的牺牲结构及所述接触孔底部的绝 缘层，以露出所述栅极层；以及在所述多个接触孔中形成接触结构。

在本申请的一实施例中，还包括形成覆盖所述堆叠层的第一电介质层，其 中在所述堆叠层中形成深度不同的多个接触孔的步骤包括：形成覆盖所述 第一电介质层的硬掩模层，且在所述硬掩模层上覆盖光刻胶层；通过所述光 刻胶层图案化所述硬掩模层，以形成贯穿所述第一电介质层而到达堆叠层顶 部的牺牲层的多个开口；通过循环执行修整-刻蚀工艺，利用所述多个开口 形成所述深度不同的多个接触孔；以及去除所述光刻胶层和硬掩模层。

在本申请的一实施例中，在所述堆叠层中形成深度不同的多个接触孔的 步骤包括：形成覆盖所述堆叠层的硬掩模层，且在所述硬掩模层上覆盖光 刻胶层；通过循环执行修整-刻蚀工艺，利用所述多个开口形成所述深度不 同的多个接触孔；以及去除所述光刻胶层和硬掩模层。

在本申请的一实施例中，一对所述牺牲层和所述电介质层具有一厚度， 所述刻蚀深度是所述厚度的整数倍。

在本申请的一实施例中，所述多个开口沿第一方向等间距分布，所述第 一方向为所述核心区和所述字线连接区的连线方向。

在本申请的一实施例中，在所述堆叠层的所述字线连接区中形成深度不 同的多个接触孔之后还包括：将所述多个接触孔的底部沿所述堆叠层的延 伸方向扩大。

在本申请的一实施例中，循环执行修整-刻蚀工艺的步骤包括在所述字线 连接区朝向所述核心区的方向上修整所述光刻胶层以暴露预定数量的开口和 刻蚀所述暴露的开口的步骤，每次刻蚀所述暴露的开口使所刻蚀开口加深一刻 蚀深度而到达下一绝缘层。

在本申请的一实施例中，循环执行修整-刻蚀工艺之前还包括在所述字线 连接区中形成平行于所述核心区排列的多个接触孔深度不同的台阶分区。

在本申请的一实施例中，循环执行修整-刻蚀工艺之后还包括进行切削工 艺，从而形成多个台阶分区，各个台阶分区中的接触孔位于所述堆叠层的 不同深度，每个台阶分区内接触孔的深度沿着远离所述核心区的方向逐渐 变深或逐渐变浅。

在本申请的一实施例中，在所述多个接触孔的绝缘层内侧填充牺牲结构 之后还包括形成覆盖所述堆叠层的第二帽盖层；将所述堆叠层中的所述多 个牺牲层置换为栅极层之后还包括在图案化所述第二帽盖层以形成露出所 述多个接触孔中的牺牲结构的开口，所述开口用于去除所述牺牲结构和所 述绝缘层。

在本申请的一实施例中，沿所述堆叠层的延伸方向，所述开口的关键尺寸 大于所述绝缘层和牺牲柱的整体关键尺寸。

在本申请的一实施例中，在所述堆叠层中形成深度不同的多个接触孔之 前还包括在所述堆叠层的字线连接区中形成贯穿所述堆叠层的多个虚拟沟 道结构。

在本申请的一实施例中，在所述多个接触孔的绝缘层内侧填充牺牲结构 后，在所述堆叠层的字线连接区中形成贯穿所述堆叠层的多个虚拟沟道结 构。

本申请为解决上述技术问题还提出一种存储器器件，包括：堆叠层，包括 交替堆叠的多个栅极层和多个电介质层；多个接触结构，所述多个接触结构中 的每个接触结构穿过所述堆叠层并分别与各自预定深度的栅极层接触；多个绝 缘层，包围所述多个接触结构的侧壁，以将所述多个结构与被所述多个接触结 构贯穿的栅极层之间电隔离；以及一个或多个栅极隔槽，延伸通过所述堆叠层。

在本申请的一实施例中，还包括半导体层，所述堆叠层位于所述半导体层 上。

在本申请的一实施例中，所述多个接触结构中的每个接触结构与所接触的 栅极层的接触面，位于所接触的栅极层顶面或顶面之下。

在本申请的一实施例中，所述接触结构具有扩大的顶部。

本申请为解决上述技术问题还提出一种系统，包括如上所述的存储器器件， 其被配置为存储数据，以及存储器控制器，其耦合到所述存储器器件并且被配 置为控制所述存储器器件。

在本申请的一实施例中，还包括耦合到所述存储器控制器的主机。

与现有技术相比，本申请的存储器器件的制造方法在堆叠层上直接形 成具有台阶形式的多个接触结构，不需要采用原来的台阶成型方法，该制 造方法工艺灵活度高，节省了工艺步骤，降低了成本，有利于存储器器件层 数的进一步增多。根据该制造方法所制造的存储器器件在台阶区和核心存 储区之间的膜层分布均匀，解决了由于膜层变化所引起的各种应力问题； 并且提高了晶圆面积的有效利用率，提高了产品性能，使存储器器件可以 向更多层、更大容量发展。

附图说明

包括附图是为提供对本申请进一步的理解，它们被收录并构成本申请的一 部分，附图示出了本申请的实施例，并与本说明书一起起到解释本申请原理的 作用。附图中：

图1A-1C是一种具有台阶区的半导体结构的示意图；

图1D是另一种具有台阶区的半导体结构的示意图；

图2是本申请一实施例的存储器器件的制造方法的示例性流程图；

图3A-3G是本申请一实施例的存储器器件的制造方法的示例性过程中 的剖面示意图；

图4是图3D的俯视图；

图5是本申请一实施例的形成不同深度的多个接触孔的示例性流程图；

图6A-6G是本申请一实施例的制造方法中形成多个接触孔的示例性过 程中的剖面示意图；

图7A-7C是本申请一实施例的制造方法中形成多个接触孔的部分俯视 图；

图8A-8B是本申请一实施例的制造方法中去除牺牲结构的剖视图和俯 视图；

图9是本申请另一实施例的形成不同深度的多个接触孔的示例性流程 图；

图10A-10C是本申请另一实施例的制造方法中形成多个接触孔的示例 性过程中的剖面示意图；

图11A-11C是本申请一实施例的存储器器件的制造方法的示例性过程 中的剖面示意图；

图12A-12D是本申请一实施例的存储器器件的制造方法的示例性过程 中的剖面示意图；

图13A-13G是本申请一实施例的制造方法中形成多个接触孔的示例性 过程中的剖面示意图；

图14A-14C是本申请各实施例的存储器器件的剖视图；

图15A-15G是本申请各实施例的存储器器件的核心区和字线连接区布 局示意图；

图16是本申请一实施例的存储器器件的制造方法的示例性流程图；

图17A-17G是本申请一实施例的存储器器件的制造方法的示例性过程 中的剖面示意图；

图18A-18C是图16所示实施例的接触结构和虚拟沟道结构的示例性 布局图；

图19A和19B作为比较的存储器器件剖视图和俯视图；

图20是本申请一实施例的存储器器件的制造方法的示例性流程图；

图21A-21G是本申请一实施例的存储器器件的制造方法的示例性过程 中的剖面示意图；

图22是本申请一实施例的制造方法中形成栅线隔槽的俯视图；

图23是本申请一实施例具有存储器器件的系统的框图；

图24A是包括本申请一实施例的存储器器件的存储器卡的框图；

图24B是包括本申请一实施例的存储器器件的SSD的框图。

具体实施方式

为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述 中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅 是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付 出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情 景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构 或操作。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、 “一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般 说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这 些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的 步骤或元素。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布 置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描 述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。 对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论， 但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。 在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的， 而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注 意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在 一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、 右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关 系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简 化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装 置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理 解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的 轮廓的内外。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、 “在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所 示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是， 空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作 中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或 构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器 件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在…… 上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以 其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间 相对描述作出相应解释。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件， 仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没 有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请 中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提 及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文 的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部 件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另 一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入 部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接 于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同 样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第 一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括 电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之 间没有直接接触。

在本文中所使用的术语“三维(3D)存储器件”是指在横向取向的衬 底上具有竖直取向的存储单元晶体管串(在文中被称为“存储器串”，例如 NAND串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如 在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。

在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。 衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以 保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化 镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝 石晶圆。

在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。 层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构 范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连 续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处 的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。 衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或 其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或 多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个 电介质层。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的 操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相 反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过 程中，或从这些过程移除某一步或数步操作。

图1A-1C是一种具有台阶区的半导体结构的示意图。图1D是另一种 具有台阶区的半导体结构的示意图。

参考图1A所示，其中示出了该半导体结构的衬底11和形成在衬底11 上的堆叠层12。该堆叠层12是由介电层和导电层交替堆叠而成。在堆叠层 12的一侧形成了台阶结构13，该台阶结构13构成该半导体结构的台阶区 SS。为了形成该台阶区SS，通常是对堆叠层12执行修整-刻蚀操作，逐渐 去掉位于台阶结构13上方的堆叠材料。该过程需要耗费较长的时间，工艺 成本高。

参考图1B所示，为了在台阶区SS中形成连接到每个字线的接触部， 需要首先填充台阶结构13上方的空间。例如采用高密度等离子体(HDP) +四乙基正硅酸盐(TEOS)沉积形成氧化物层14。再对堆叠层12的顶部进 行平坦化，例如采用CMP(化学机械平坦化)工艺，如图1C所示，使氧化 物层14的上表面平整化。

然而，在实际的生产工艺中，一方面，随着3D NAND的层数增多，台 阶区SS所形成的凹陷较深，很难充分填充；另一方面，对填充材料的平坦 化工艺难度较高，很难磨平到理想水平，会出现如图1C所示的不平整上表 面。此外，在一些特殊台阶结构中，例如图1D所示具有多个不同深度台阶 区的半导体结构，这种去除大面积的堆叠层的台阶成型方式还会带来严重 的应力影响，还使工艺步骤更复杂，增加了成本。

图2是本申请一实施例的存储器器件的制造方法的示例性流程图。图 3A-3G是本申请一实施例存储器器件的制造方法的示例性过程中的剖面示 意图。参考图2、图3A-3G所示，该实施例的制造方法包括以下步骤：

在步骤201，形成堆叠层，堆叠层包括交替堆叠的多个牺牲层和多个电 介质层，且具有核心区和字线连接区。

在一些实施例中，该堆叠层具有核心区和多个字线连接区，多个字线 连接区分散地位于所述核心区侧边或所述核心区内。

在一些实施例中，字线连接区的至少两侧与所述核心区相邻。

在一些实施例中，堆叠层形成在图如图3A所示的半导体层301上。该 半导体层301可以是衬底。在一些实施例中，半导体层301包括非晶硅。 本说明书以衬底为例进行说明，不限制半导体层301的具体实施方式。

如图3A所示，衬底可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底 (SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI， Germanium on Insulator)等中的任意一种或组合。在一些实施例中，该衬底 还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC 等。该衬底还可以是叠层结构，例如Si/SiGe等。该衬底还可以包括其他外 延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底可以由非 导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。图3A中所示的衬底可以 已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要 的清洗等。

图3A-3G是沿用于制作存储器器件的半导体结构的第一方向X的剖视 图。其中，第一方向X表示三维存储器中的栅线沟槽或字线的延伸方向， 在本说明书中，第一方向X也被称为X方向。参考图3A所示，在步骤201 中，在衬底301上形成堆叠层310，堆叠层310由交替堆叠的牺牲层311和 电介质层312组成。

堆叠层310具有核心区和字线连接区。核心区(图未示)用于布置存 储阵列，图3A中所示为字线连接区。

牺牲层311和电介质层312可以是选自以下材料并且至少包括一种绝 缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化 铝等及其组合。牺牲层311和电介质层312具有不同的刻蚀选择性，例如 可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、 氧化硅或氮化硅与非晶碳的组合等。牺牲层311和电介质层312的沉积方 法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层 沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸 发、溅射等其各种方法。

在一些实施例中，衬底的材料例如是硅。牺牲层311和电介质层312 例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用 化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬 底上交替沉积氮化硅和氧化硅形成堆叠层310。

在一个实施例中，还包括形成覆盖堆叠层310的第一电介质层313，由于 在当前步骤，该第一电介质层313处于顶层，因此也可以被称为第一帽盖层313。 第一电介质层313可以选择与电介质层312相同的材料，例如是氧化硅。

在一个实施例中，还包括在堆叠层310的字线连接区中形成贯穿堆叠 层的多个虚拟沟道结构320。虚拟沟道结构320用于支撑字线连接区。在一 些实施例中，虚拟沟道结构320与核心区的用于存储的沟道结构是在同一 工艺中形成的。在另一些实施例中，虚拟沟道结构320与核心区的用于存 储的沟道结构是在不同工艺中形成的。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个 或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体 结构中。例如，衬底中可根据需要形成各种阱区。

在步骤202，在堆叠层的字线连接区中形成深度不同的多个接触孔，这 些接触孔分别到达各自深度的牺牲层。本申请对每个接触孔所到达的各自 深度的牺牲层的具体位置不做限制，可以是每个接触孔分别到达不同深度 的牺牲层，也可以有多个接触孔到达相同深度的牺牲层。

例如，如图3B所示，多个接触孔314各自到达预定深度的牺牲层。其中 最右侧的接触孔到达堆叠层310从上方往下的第2层牺牲层；从右向左(-X方 向)，接触孔深度逐渐加深，左侧第2个接触孔到达堆叠层中最底层牺牲层。 此外，最左侧接触孔到达衬底301。也就是说，多个接触孔314的预定深度 沿第一方向X依次等间距地减小。

结合图4所示的俯视图，图3B是沿图4中的AA'线的剖视图。图4中 示出了多个接触孔314。沿第一方向X以及沿与第一方向X垂直的第二方 向Y(也被称为Y方向)都分布有多个接触孔314，图中仅标示出其中的 若干个。

本申请对形成接触孔的字线连接区在存储器器件中的具体位置分布不 做限制。在一些实施例中，如图3B所示，核心区沿第一方向X位于字线连 接区的右侧，或者沿与第一方向X相反的-X方向位于字线连接区的左侧。 字线连接区和核心区可以具有多种位置关系，具体将在后文描述。

可以通过修整-刻蚀工艺来形成接触孔314，这将在后文展开描述。

在步骤203，在多个接触孔的侧壁和底部形成绝缘层。

如图3C所示，在各个接触孔314的侧壁和底部形成绝缘层315。绝缘 层315包括位于接触孔314侧壁的绝缘层315a和位于接触孔314底部的绝缘 层315b。本申请对于形成绝缘层315的方法不做限制，举例来说，可以使用原 子层沉积方式。可以理解，由于图3C是剖视图，接触孔314的侧壁应为接触 孔314的内壁。在一些实施例中，侧壁的绝缘层315a的沉积厚度和底部的绝 缘层315b的沉积厚度相等。

在一些实施例中，步骤S203采用一个工艺步骤同时在接触孔的侧壁和底 部形成绝缘层，接触孔底部的绝缘层可以在牺牲层311的湿法刻蚀中阻挡刻 蚀。

在步骤204，在多个接触孔的绝缘层内侧填充牺牲材料形成牺牲结构。

继续参考图3C所示，继续在接触孔314中绝缘层315的内侧填充牺牲 材料以形成牺牲结构316。例如，该牺牲材料与绝缘层315相接触，并可填 满绝缘层内侧的空隙。

在一些实施例中，绝缘层315的材料为诸如氧化硅的氧化物，牺牲材料 包括碳。

在步骤205，将堆叠层中的多个牺牲层置换为栅极层。

结合参考图3D的剖视图和图4的俯视图，沿第一方向X形成了贯穿 堆叠层310的栅线隔槽318。该栅线隔槽318在垂直于衬底301的方向上可以 一直到达衬底301。栅线隔槽318具有长条形状，也被称为狭缝。通过栅线隔 槽318进行湿法刻蚀，可以将堆叠层310中的牺牲层311全部去除。通过半导 体工艺在牺牲层311去除之后所形成的空隙中填充导电材料以形成栅极层 311a。这样，使堆叠层310中包括栅极层311a和电介质层312交替堆叠的结构。例如，在之后的工艺中，栅线隔槽318将被填充绝缘层和导电材料，以便 引出衬底301上的源极。在其他实施例中，衬底301上的源极也可从衬底301 背面引出，而不经由栅线隔槽318引出。

根据本申请的制造方法，刻蚀形成接触孔时，每个接触孔的底部可能 正好与其对应的牺牲层平齐，也可能进入在该牺牲层内部。接触孔底部形 成的绝缘层315b可以在牺牲层311的湿法刻蚀中阻挡刻蚀，因此，在形成 栅极层311a之后，一些接触孔的底部绝缘层315b与对应的栅极层311a的 顶面齐平，一些接触孔的底部绝缘层316位于对应的栅极层311a顶面之下。

如图3D所示，在一些实施例，还于上述的栅极层置换之前在第一电介 质层313上覆盖第二帽盖层317，以保护虚拟沟道结构320及接触孔314中 的绝缘层315和牺牲结构316。

在步骤206，去除多个接触孔中的牺牲结构及接触孔底部的绝缘层，以 露出栅极层。

参考图3E所示，去除多个接触孔314中的牺牲结构316。参考图3F所 示，去除多个接触孔314底部的绝缘层315b。因此，在图3F中，接触孔314 中仅剩余侧壁的绝缘层315a。该侧壁的绝缘层315a使要形成的接触结构与周 围的栅极层之间绝缘。在一些实施例中，采用干法刻蚀(Dry Punch)去除接触 孔314底部的绝缘层315b。

参考图3E和3F所示，经过去除牺牲结构316的步骤，在第二帽盖层317 中形成了多个第二帽盖层开口317a。该些第二帽盖层开口317a位于每个接 触孔的顶部，并且与多个接触孔一一对应。接触孔的侧壁形成了绝缘层315a， 使得该接触孔的关键尺寸小于第二帽盖层开口317a的关键尺寸。对于接触 孔为圆孔的实施例，第二帽盖层开口317a也是圆孔，关键尺寸指圆孔的直 径。

在步骤207，在多个接触孔中形成接触结构。

参考图3G所示，在多个接触孔314中填充导电材料形成多个接触结构 319。如图3G所示，每个接触结构319的底部与每个接触孔所到达的栅极层 311a相接触。每个接触结构319的侧壁通过对应的栅极层315a与接触结构319 所穿过的其他栅极层电隔离。在一些实施例中，导电材料包括钨。

参考图3G所示，经过步骤207，图3F中所示的第二帽盖层开口317a被 同时填充导电材料，从而形成了位于接触结构319顶部的接触结构插塞 319a。接触结构插塞319a的关键尺寸大于接触结构319的关键尺寸。

在本申请的制造方法的过程中，在一些步骤可以执行化学机械磨平 (CMP)的工艺，以使膜层具有平整的表面。例如在形成了图3A中的堆叠 层310之后，将其顶层磨平；在图3C所示的步骤中，填充了牺牲结构316 之后，将顶层磨平；在图3D和4所示的将牺牲层置换为牺牲层，以及栅线 隔槽318被填充导电材料之后，将顶层磨平；在图3G所示的形成接触结构319 和接触结构插塞319a之后，将顶层磨平等。此处并未对本申请的制造方法中 的磨平步骤进行穷举，具体地可以根据需要来增加或删减。

在一些实施例中，接触孔的底部与栅极层311a顶面齐平或位于栅极层 311a顶面之下，因此每个接触结构319与所接触的栅极层311a的接触面， 位于所接触的栅极层顶面或顶面之下。

根据本申请的一些实施例，在堆叠层上形成分别到达各自深度的栅极 层的多个接触结构，不需要采用原来的台阶成型方法，因此工艺灵活度高， 节省了工艺步骤，降低了成本，有利于存储器器件层数的进一步增多。根据 该制造方法所制造的存储器器件在台阶区和核心存储区之间的膜层分布均 匀，可以解决由于膜层变化所引起的各种应力问题，并且提高了晶圆面积 的有效利用率，提高了产品性能，有利于存储器器件向更多层、更大容量发 展。

此外，在步骤203在接触孔的侧壁和底部形成绝缘层315后，接触孔 314底部的绝缘层315b一直被保留到将牺牲层311置换为栅极层311a之 后，才于步骤207去除。原因在于，本申请的发明人发现，常规上在接触孔 314的侧壁和底部形成绝缘层后，立即去除接触孔底部的绝缘层315b的做 法，使得牺牲结构316直接接触牺牲层311，这导致在湿法刻蚀牺牲层311 时，牺牲结构316及其所在的接触孔314容易遭到腐蚀，从而造成缺陷。 而将接触孔314底部的绝缘层315b保留后，则可以在湿法刻蚀过程中保护 牺牲结构316及接触孔314，从而避免前述的缺陷。

图5是本申请一实施例的形成不同深度的多个接触孔的示例性流程图。 图6A-6G是本申请一实施例的制造方法中形成多个接触孔的示例性过程中 的剖面示意图。参考图5、图6A-6G所示，该实施例的制造方法包括以下 步骤：

在步骤501，形成覆盖第一电介质层的硬掩模层，且在硬掩模层上覆盖 光刻胶层。

如图6A所示，在堆叠层310上方的第一电介质层313的上方覆盖硬掩 模层330。在一些实施例中，该硬掩模层330是氧化铝。

如图6B所示，为了对硬掩模层330进行图案化，在硬掩模层330上覆 盖一层光刻胶层340。

在步骤502，通过光刻胶层图案化硬掩模层，以形成贯穿第一电介质层 而到达堆叠层顶部的牺牲层的多个开口。

继续如图6B所示，该光刻胶层340具有多个开口341。图7A是对应 于图6B的俯视图，图6B是沿图7A中的AA'线的剖视图。在图7A中，用 没有填充图案的方块表示开口341，以X方向为行，Y方向为列，多个开 口341沿AA'线方向具有多行，如图7A中所示的3行，AA'线穿过其中的 1行；沿垂直于AA'线的方向(Y方向)也具有多列，每列包括3个开口 341。在图7A中还示出了多个虚拟沟道结构320的俯视图，用阴影方块表 示。在该实施例中，多个开口341与多个虚拟沟道结构320错开分布。

需要说明，尽管图7A示出开口的形状为正方形，但可以理解，开口也 可以为长方形、圆形、线形或其他形状，本申请并不以此为限。

参考图6C所示，根据光刻胶层340对硬掩模层330进行图案化，在硬 掩模层330上形成了多个开口331。可以理解，开口331与开口341的位置 相同。在一些实施例中，多个开口331沿第一方向X等间距分布。开口331 停留在堆叠层310顶部的牺牲层311上。

在步骤S502之后还包括去除光刻胶层340。本申请对去除光刻胶层340 的方法不做限制。

在步骤503，通过循环执行修整-刻蚀工艺，利用多个开口形成深度不同 的多个接触孔。

循环执行修整-刻蚀工艺的步骤典型地包括在字线连接区朝向核心区的 方向上修整光刻胶层以暴露预定数量的开口，及刻蚀暴露的开口的步骤，每次 刻蚀暴露的开口使所刻蚀开口朝向衬底方向加深一刻蚀深度而到达下一绝缘 层。

参考图6D所示，首先在硬掩模层330上形成光刻胶层350。光刻胶层 350暴露了位于最左端的一列第一开口331a。这一步骤可以是直接在硬掩模层 330上形成如图6D所示的光刻胶层350，也可以是先在硬掩模层330上完全 覆盖一层光刻胶层，再对该光刻胶层进行修整，使第一开口331a暴露出来。本 申请对此不做限制。

图7B是图6D的俯视图，图6D是沿图7B中的AA'线的剖视图，第一 方向X即平行于AA'线的方向。参考图7B所示，在第一方向X上修整第一 光刻胶层350，暴露一列第一开口331a。在该实施例中，预定数量为3个，该 3个第一开口331a处于同一列。然而图6D和7B不用于限制预定数量的多少。

在一些实施例中，该多个第一开口331a也可以不是处于同一列中，而是 可以任意地分布。

参考图6E所示，刻蚀暴露的第一开口331a对应的堆叠层310，使该暴露 的第一开口331a向衬底301的方向加深一刻蚀深度。在该实施例中，该刻蚀 深度是一个厚度，即一对牺牲层311和电介质层312的厚度。在其他实施例中， 刻蚀深度可以是一对牺牲层311和电介质层312的厚度的整数倍。如图6E所 示，第一开口331a在穿过堆叠层320中顶部的第一对牺牲层311和电介质层 312到达牺牲层312。

参考图6F所示，沿X方向进一步修整光刻胶层350，进一步暴露与多 个开口331a相邻的多个开口331b。结合图6F所对应的俯视图7C，该多个开 口331b也包括位于同一列的多个开口。

参考图6G所示，在刻蚀暴露的开口331a、331b之后，开口331a朝向衬 底301方向加深一刻蚀厚度，穿过堆叠层310中顶部的第二对牺牲层311和电 介质层312到达其下的牺牲层312；第一开口351b朝向衬底301方向加深一 刻蚀厚度，穿过一对牺牲层311和电介质层312到达其下的牺牲层312。

可以理解，在图6G所示的步骤之后，继续循环执行在第一方向X上修 整光刻胶层350、暴露预定数量的开口，刻蚀暴露的开口对应的堆叠层。当该 循环执行到一定步数时，最左侧的开口331a首先贯穿了堆叠层310，到达半导 体层301；最右侧的开口刻蚀堆叠层320中顶部的第一对牺牲层311和电介质 层312。此时该循环结束，将该循环步骤称为修整-刻蚀(trim-etch)步骤。

在步骤504，去除光刻胶层350和硬掩模层330。

经过步骤504得到如图3B所示的结构。参考图3B所示，修整-刻蚀执行 结束之后，堆叠层中的开口成为多个接触孔314。该多个接触孔314各自到达 预定深度的牺牲层。

在一个实施例中，可在图3D的结构中通过如下流程来去除牺牲结构 和绝缘层。图8B是图8A对应的俯视图。图8A是沿图8B中的AA'线的剖 视图。如图8A和8B所示，在第二帽盖层317上形成光刻胶层360，图案 化光刻胶层360和第二帽盖层317以形成露出多个接触孔中的牺牲结构的 开口361。接着，通过各个开口361去除牺牲结构316和绝缘层315的底部部分。在此，沿堆叠层310的延伸方向，开口361的关键尺寸d(图中宽度 方向)大于绝缘层和牺牲柱的整体关键尺寸。这种设计不仅更方便去除牺 牲结构316，而且能够使得后续形成的接触结构319具有如图3G所示的扩 大的顶部319a，这样，在后续步骤中通过填充导电材料，在第二帽盖层318 中形成了具有较大关键尺寸的接触结构插塞319a，如图3G所示，有助于 接触结构319与外部元件的连接，提高接触结构319的导电性。

图9是本申请另一实施例的形成不同深度的多个接触孔的示例性流程 图。图10A-10C是本申请另一实施例的制造方法中形成多个接触孔的示例 性过程中的剖面示意图。参考图9、图10A，首先在步骤901形成覆盖堆叠 层310的硬掩模层330，且在硬掩模层330上覆盖光刻胶层350。接着，在 步骤902通过循环执行修整-刻蚀工艺，利用多个开口形成深度不同的多个 接触孔。图10B示出刻蚀硬掩模层330形成开口332a，图10C示出利用开 口332a向下刻蚀一个深度(包括一对牺牲层和电介质层)。通过多次修整 光刻胶层350并刻蚀开口，可以得到如图3B所示的不同深度的多个接触 孔。最后，如步骤903，去除光刻胶层和硬掩模层。

在本申请的一个实施例中，在图2的步骤202后，还包括将多个接触 孔的底部沿堆叠层的延伸方向扩大。参考图11A所示，经过底部扩大后， 各个接触孔314底部具有扩大部314a。这些扩大部314a进入各个牺牲层 311中。经历类似图3C至3E的工艺后，在接触孔314的侧壁和底部形成 绝缘层，并继续填充牺牲结构，将牺牲层替换为栅极层之后，去除牺牲结构 以及去除接触孔314底部的绝缘层，并且再进行一次底部扩大以去除扩大 部314a侧壁的至少一部分绝缘层，如图11B所示。参考图11C，经过填充 导电材料后，形成接触结构319。这种底部扩大的步骤，有助于提高接触结 构319与栅极层311a的结合力，使存储器器件更为稳固。

在图3A-3G所示的示例中，在形成接触孔314之前就已经形成了虚拟 沟道结构320。在本申请的另一实施例中，可以在形成接触孔314之后再形 成虚拟沟道结构320。具体地说，可以通过图3B到图3C的过程形成接触 孔314及其内部的绝缘层315和牺牲结构316，这一过程包括图6A-图6G 的循环修整-刻蚀步骤。经过前述过程，得到如图12A所示的结构。接着， 在第二帽盖层317之上覆盖第三帽盖层318以保护虚拟沟道结构320，如 图12B所示。接着，将牺牲层311置换为栅极层311a，得到如图12C所示 结构。最后，经历如图3E-3G所述的过程，形成接触结构319。图12D示 出了形成接触结构319以及接触结构插塞319a之后的存储器器件。与图3G 所示的存储器器件相比，图3G中，接触结构319的顶部与虚拟沟道结构320的顶部几乎平齐。在图12D所示实施例的存储器器件中，接触结构319 的顶部略低于虚拟沟道结构320的顶部。这种接触结构319的顶部和虚拟 沟道结构320的顶部的位置关系的区别是由于工艺步骤的先后顺序不同而 形成的，都属于本申请所要求保护的范围之内。

可以理解，前述的图8A至图11C所示的各种实例或者变化例也适用 于图12A-12D所示的另一实施例。

在本申请的各个实施例中，堆叠层310可以是一次性形成，可以是由 分别形成的多个堆栈(stack)组合而成。在这些实施例中，虚拟沟道结构320 可以是一次性形成，或者是紧接在形成每个堆栈结构后形成。

例如，在图5的流程及图6A-6G的过程中，经过沿第一方向X循环执 行修整-刻蚀工艺得到的接触孔深度变化情况为，接触孔314沿着第一方向 X从左到右逐渐变浅。而在与第一方向X垂直的第二方向Y(参考图7A所 示)上排列的一列接触孔，其深度相同。

在本申请的另一实施例中，可以通过先在第二方向Y上通过循环执行 修整-刻蚀工艺，形成多个接触孔深度不同的台阶分区，再在第一方向X进 行循环执行修整-刻蚀工艺，从而得到在第一方向X和第二方向Y上均存在 深度变化的接触孔。参考图13A所示，先形成到达堆叠层310的深度相同 的多个开口333，再覆盖光刻胶胶层370。接着，如图13B所示，修整光刻 胶层370以暴露Y方向两侧各1行开口333a。接着，如图13C所示，刻蚀 暴露的开口333a对应的堆叠层310，使该暴露的开口333a向衬底301的方向 加深一刻蚀深度。在该实施例中，该刻蚀深度是一个厚度，即一对牺牲层311 和电介质层312的厚度。在其他实施例中，刻蚀深度可以是一对牺牲层311和 电介质层312的厚度的整数倍。接着，如图13D修整光刻胶层370以暴露Y 方向两侧的4行开口333a和333b。然后如图13E所示，刻蚀暴露的开口333a和333b对应的堆叠层310，使该暴露的开口333a和333b向衬底301的 方向加深一刻蚀深度。接着如图13F所示，修整光刻胶层370以暴露Y方向 两侧的6行开口333a、333b和333c。然后如图13G所示，刻蚀暴露的开口 333a、333b和333c对应的堆叠层310，使该暴露的开口333a、333b和333c向 衬底301的方向加深一刻蚀深度。最终，形成4种深度不同的接触孔。

在图13G所示的半导体结构中进行第一方向X的循环执行修整-刻蚀工 艺时，每次的刻蚀深度为4对牺牲层311和电介质层312的厚度。

上文示出了沿第二方向Y形成4分区的实例，可以理解，2分区、3分区、 6分区等实例也在本申请的实施范围内。

在本申请的另一实施例中，在第一方向X进行循环执行修整-刻蚀工艺 后，还可以进行切削(CHOP)工艺，从而形成多个台阶分区。关于台阶分 区可以参考图1D所示，但并不以图1D为限。各个台阶分区中的接触孔位 于堆叠层的不同深度，而每个台阶分区内，接触孔的深度在第一方向X逐 渐变深或逐渐变浅。

图14A-14C示出了三种不同的存储器器件的结构示意图。该三种存储 器器件都使用了如前文所述方法形成的堆叠层110，其中包括多个分别与各 自深度的栅极层相接触的接触结构119。接触结构119、接触结构插塞119a 与前文所述的接触结构319、接触结构插塞319a类似，可以借鉴前文说明。

为形成图14A-14C所示的存储器器件，可以是先根据前文所述的方法 形成具有多个接触结构119的堆叠层110，其中的半导体层103可以是前 文所述的衬底。再将该堆叠层110倒置，在其如图14A-14C所示的下表面 与另一半导体层101相连接。通过形成在原堆叠层110顶部的帽盖层中的 接触结构插塞119a与半导体层101建立电连接。

在一些实施例中，半导体层101中包括后道工艺(BEOL)中的逻辑器 件。在一些实施例中，半导体层101中包括CMOS器件。

参考图14A所示，根据本申请的一实施例，存储器器件100a具有核心 区A和字线连接区B且包括依次堆叠的衬底101、介质层102和堆叠层 110。堆叠层110包括交替堆叠的多个栅极层111和多个电介质层112。核 心区A具有贯穿堆叠层110的沟道结构130，用作存储阵列。沟道结构130 可包括沟道层以及例如阻挡层、电荷捕获层、隧穿层。在此只是举例，本申 请对此不做限定。位于核心区A中的沟道结构130通过导电部131连接到 堆叠层110之上的半导体层103。字线连接区B具有贯穿堆叠层110的多 个虚拟沟道结构120，以及根据前文所述方法形成在堆叠层中的多个接触结 构119。多个接触结构119中的每个接触结构穿过所述堆叠层中的若干层 并分别与各自预定深度的栅极层111接触。多个绝缘层115包围多个接触 结构119的侧壁，以将多个接触结构119与其周围的栅极层之间电隔离。 例如，图未示的一个或多个栅极隔槽延伸通过堆叠层110，以将堆叠层110 分为多个存储区块。

本实施例中，由于不需要将堆叠层110刻蚀成台阶结构，因此堆叠层 110的上表面是平整的，或者是经过化学机械磨平之后所得到的相对平整的 上表面。

参考图14B所示，根据本申请的另一实施例的存储器器件100b与图 14A的不同之处在于，不形成连接到半导体层103的导电部，而是由沟道 结构130延伸到半导体层103中。半导体层103中包括一半导体子层104。 在一些实施例中，该半导体子层104用于形成掺杂阱区。如图14B所示， 沟道结构130位于半导体子层104中的部分结构130a，其侧面的阻挡层、 电荷捕获层、隧穿层等被剥离，而让沟道层132露出，与半导体子层104电 性接触。位于字线连接区B中的多个虚拟沟道结构120也具有类似的结构， 虚拟沟道结构120位于半导体子层104中的部分结构120a具有裸露的中央 结构122，该部分中央结构122与周围的半导体子层104相接触。

参考图14C所示，根据本申请的另一实施例的存储器器件100c与图14A的不同之处在于，不形成连接到半导体层103的导电部，而是由沟道 结构130延伸到半导体层103中，沟道结构130侧面的阻挡层、电荷捕获 层、隧穿层等被剥离，而让沟道层132位于半导体层103中的部分结构132a 露出，并与半导体层103电性接触。位于字线连接区B中的多个虚拟沟道结构120也具有类似的结构，虚拟沟道结构120位于半导体子层103中的 部分中央结构122a裸露出来，该部分中央结构122a与周围的半导体子层 104相接触。

在一些实施例中，图14A-14C中的半导体层103是多晶硅层。在一些 实施例中，图14B和14C的半导体层103上还形成有电介质层105。在经 过前文所述的方法形成具有多个接触结构119的堆叠层110之后，将该堆 叠层110倒置，经过上表面的处理之后，在其上重新沉积多晶硅层，从而 形成如图4C中所示的半导体层103。本申请的发明人发现，由于不需要在 堆叠层上形成台阶结构，因此字线连接区的布局方式可以灵活多变。在图 14A-14C的各实施例中，核心区A和字线连接区B可以有不同的布局方式。

图15A-15G是本申请各实施例的存储器器件的核心区和字线连接区布 局示意图，参考图15A-15B所示，其中示出了相互垂直的X方向和Y方 向。其中，在三维存储器中，X方向与字线延伸方向平行，Y方向与位线延 伸方向平行。

在一些实施例中，字线连接区沿平行于栅极隔槽的方向延伸。

在一些实施例中，字线连接区沿垂直于栅极隔槽的方向延伸。

如图15A和15B所示，在一个实施例中，字线连接区B有2个，分别 设在核心区A的两个相对侧。例如，图15A示出了2个字线连接区B沿X 方向设置在核心区A的两侧，每个字线连接区B沿Y方向延伸；图15B示 出了2个字线连接区B沿Y方向设置在核心区A的两侧，每个字线连接区 B沿X方向延伸。

参考图15C-15E所示，字线连接区B可以是一个，其至少有两侧与核 心区A相邻。例如字线连接区B的两个相对侧与核心区相邻，如图15C和 15D所示，或者字线连接区B的四个相对侧与核心区相邻，如图15E所示。 字线连接区B可以是沿X方向延伸，也可以沿Y方向延伸。

在一些实施例中，字线连接区延伸方向的两端延伸到核心区边缘。

在一些实施例中，字线连接区延伸方向的至少一端位于核心区内。

进一步地，字线连接区B两端可以延伸到核心区A边缘。有利的是， 由于字线连接区B中只是布置接触结构和虚拟沟道结构，而并未将各个栅 极层切断，因此核心区A上的栅极层还是一体的。在这种情况下，存储器 器件不需要额外的桥接结构来连接被隔开的栅极层，因此简化了这种局部 下的结构。在图15E的示例中，字线连接区B两端都位于核心区A内，例 如，字线连接区B位于核心区A中央。

在一些实施例中，存储器器件具有核心区A和多个字线连接区B。如 图15F所示，这些字线连接区B分散地位于核心区A侧边。进一步而言， 多个字线连接区B在核心区A相对两侧的每一侧分散地分布，例如每一侧 布置4个。如图15G所示，这些字线连接区B分散地位于核心区A内。进 一步而言，多个字线连接区B在所述核心区内分布为多列，例如2列，每 列4个。需要指出，这里列举的分散布置只是举例，在不影响本申请实施 的情况下，还可以有其他布置方式。

根据本申请的制造方法，可以根据产品需要灵活地布置核心区A和字 线连接区B的位置分布，减少不必要的引线或缩短引线长度，提高存储器 性能。

本申请的发明人还发现，由于不需要在堆叠层上形成台阶结构，因此 字线连接区中接触结构的布局方式可以灵活多变。为此，根据本申请的一 实施例，提出另一种存储器器件的制造方法。

图16是本申请一实施例的存储器器件的制造方法的示例性流程图。图 17A-17G是本申请一实施例的存储器器件的制造方法的示例性过程中的剖 面示意图。现参考图16和图17A-17G所示描述本实施例的制造方法。

在步骤1601，在衬底上形成堆叠层，堆叠层包括交替堆叠的多个牺牲 层和多个电介质层，且具有核心区和字线连接区。这一步骤与图2所示步 骤201类似。

在一些实施例中，字线连接区的至少两侧与核心区相邻。

在一些实施例中，多个字线连接区分散地位于核心区侧边或核心区内。

本申请的发明人在执行修整-刻蚀工艺时发现，每一次的修整-刻蚀都需 要严格控制刻蚀的深度，特别是循环次数较多时，涉及到深孔刻蚀，对刻蚀 的工艺控制要求较高。如果控制不好，可能会造成under etch(由于刻蚀穿 透一层牺牲层而导致一整层存储单元断路)的风险。如何增大刻蚀过程的 工艺窗口是亟待解决的问题。根据图16所示实施例的制造方法，在步骤 1602中，使至少2个接触孔到达同一个牺牲层，即增加了与同一层字线连接的接触结构的数量。如此，在不额外增加工艺步骤的前提下，减小了接触 结构underetch的风险，增大了接触孔刻蚀工艺窗口；同时，由于同一层字 线上的多个接触结构并列连接，还可以降低接触结构的连接电阻。

如图17A所示，由于虚拟沟道结构与将要形成的接触孔并未在X方向 排列在一列，因此剖视图中未显示虚拟沟道结构。图17A-17G用于说明图 16所示的制造方法，不用于限制该存储器器件中是否包括虚拟沟道结构或 沟道结构等其他结构。

在步骤1602，在堆叠层的所述字线连接区中形成深度不同的多个接触 孔，多个接触孔分别到达各自深度的牺牲层，其中每个牺牲层至少有两个 接触孔到达。

如图17B所示，本实施例与图2所示步骤202及图3B所示结构的区 别在于，每个牺牲层311均有至少2个接触孔到达。例如，图17B中位于 最左侧的2个接触孔302a都到达半导体层301处，与接触孔302a相邻的 2个接触孔302b都达到半导体层301上方的第一层牺牲层311处。在此， 到达是指接触孔底部停留在牺牲层311表面或内部，而未穿过牺牲层311。 形成图17B所示结构，可以通过在图5或图9所示流程中，修整-刻蚀工艺 的每次修整步进从X方向1个开口改为X方向2个开口来实现，图18A示 出示例性的修整步进。

在步骤1603，在多个接触孔的侧壁形成绝缘层。

如图17C所示，在各个接触孔314的侧壁形成绝缘层315a，而接触孔 的底部未形成绝缘层或者形成后立即去除。

在步骤1604，在多个接触孔的绝缘层内侧填充牺牲材料以形成牺牲结 构。

如图17D所示，形成牺牲结构316，其底部接触各牺牲层311。

在图17D所示的实施例中，接触孔底部没有绝缘层，牺牲结构316直 接接触各牺牲层311。在其他的实施例中，图6所示的制造方法可以参照图 2所示的制造方法，先保留接触孔底部的绝缘层，填充牺牲结构316之后， 在牺牲结构316的底部存在绝缘层，如图3D所示。在后续的步骤中，再去 除牺牲结构316和底部绝缘层，填充导电材料形成接触结构，使接触结构 与各自对应的栅极层电性接触。

在步骤1605，将堆叠层中的多个牺牲层置换为栅极层。

如图17E所示，将牺牲层311置换为栅极层311a，这一步骤与图2所 示步骤205类似。

在步骤1606，去除接触孔中的牺牲结构，以露出栅极层。

如图17F所示，去除接触孔314的牺牲结构316，露出栅极层311a。

在步骤1607，在多个接触孔中形成接触结构。

如图17G所示，在接触孔314中形成接触结构319。这一步骤与图2 所示步骤207类似。经过此步骤，每个栅极层311a与两个接触结构319接 触。并且，在每个接触结构319的顶部形成了接触结构插塞319a。

在另一个实施例中，在步骤1603中也可以在接触孔314底部形成或保 留绝缘层，而在步骤1606中，去除牺牲结构316后，进一步去除接触孔314 底部的绝缘层。此时流程与图2所示流程类似，差别在于接触结构的深度 布置。

可以理解的是，图16所示流程，也可以结合图8A-8B所示步骤形成顶 部的开口361，从而形成较大关键尺寸的接触结构插塞319a；结合11A-11C 所示流程形成接触结构底部的扩大部；结合图12A-12C所示流程形成接触 结构319的顶部低于虚拟沟道结构320的顶部的结构；结合图13A-13G所 示流程形成多个分区的存储器结构；或者前文描述的其他变化例或优化例， 在此不再展开描述。

图18A-18C是图16所示实施例的接触结构和虚拟沟道结构的示例性 布局图。首先参考图18A所示，其中的2个接触结构319b和2个接触结构 319c是经过一次修整-刻蚀所形成的接触孔填充而来，可以算为一组接触结 构，该组接触结构到达同一层栅极层。在该组接触结构中，以2个接触结 构319b为例，每一栅极层上的两个接触结构319b沿着X方向排列，如果 将X方向称为行，则2个接触结构319b位于同一行。可以理解，另外2个 接触结构319c也位于同一行。接触结构319周围布置虚拟沟道结构320。 图18A-18C为示例，不用于限制接触结构319的实际排列方式，以及虚拟 沟道结构320和接触结构319的位置关系。

参考图18B所示，每一栅极层上的两个接触结构319b在X方向错开， 也即位于不同行。

参考图18C所示，一组达到同一层栅极层的接触结构包括3个接触结 构319b和3个接触结构319c。每个接触结构在X方向上都错开，不位于 同一行。有的接触结构在Y方向上对齐，即位于同一列。

在一些实施例中，接触结构的直径约为200nm，使用本实施例的布局， 每一栅极层上将与2个以上直径约为200nm接触结构接触，显著增大了接 触面积。

图19A和19B作为比较的存储器器件剖视图和俯视图。比较图17G与 图19A，图18A-18C与图19B，如图19A和19B所示形成的常规台阶区接 触结构的过程中，因为台阶区修整和接触结构工艺窗口限制，在一级修整 台阶上仅能放下一个接触结构1901和一个虚拟沟道结构1902，虚拟沟道 结构1902所在位置不能放置接触结构1901，否则接触结构1901会接触两 级台阶，造成栅极字线漏电。但是，本申请实施例的字线连接区中没有台 阶，因此在相同的一次修整窗内，可以设计多个接触结构落在同一条字线 上。后端连线时，可将同一字线上接触结构并列接出。该设计可以增大接触 结构刻蚀窗口，降低电阻。

本实施例所形成的存储器器件与图14A-14C所示存储器器件的区别在 于，每一栅极层112与至少两个接触结构119接触。其他结构可参考图14A- 14C，在此不再展开描述。

图20是本申请一实施例的存储器器件的制造方法的示例性流程图。图 21A-21G是本申请一实施例的存储器器件的制造方法的示例性过程中的剖 面示意图。现参考图20和图21A-21D所示描述本实施例的制造方法。

在步骤2001，在衬底上形成堆叠层310，堆叠层310包括交替堆叠的 多个牺牲层311和多个电介质层312，且具有核心区和字线连接区，如图 21A所示。这一步骤与图16所示步骤1601类似，相关说明内容可用于说 明本步骤2001。

在步骤2002，在堆叠层310的字线连接区中形成深度不同的多个接触 孔314，多个接触孔314分别到达各自深度的牺牲层311，其中每个牺牲层 至少有两个接触孔314到达，如图21B所示。此步骤与图16所示步骤1602 类似，相关说明内容可用于说明本步骤2002。

在步骤2003，在多个接触孔314的侧壁形成绝缘层315a，如图21C所 示。此步骤与图16所示步骤2003类似，相关说明内容可用于说明本步骤 2003。

在步骤2004，在堆叠层310上覆盖硬掩模层380，如图21D所示。在 堆叠层310上覆盖硬掩模层380，以保护各个接触孔314。

在步骤2005，图案化硬掩模层380，并利用图案化的硬掩模层380在 堆叠层中形成栅线隔槽318。

在步骤2006，去除硬掩模层380。

如图22所示，利用图案化的硬掩模层380在堆叠层中形成栅线隔槽 318。然后，去除硬掩模层，得到如图21E所示结构。

在步骤2007，去除多个牺牲层，以在多个电介质层之间形成多个间隙。

如图21F所示，通过栅线隔槽318进行湿法刻蚀，去除牺牲层311， 以在电介质层312之间形成多个间隙311s。

在步骤2008，在多个接触孔和多个间隙中填充导电材料以分别形成接 触结构和栅极层。

如图21G所示，在间隙311s中填充导电材料形成栅极层311a，在接 触孔314中填充导电材料形成接触结构319。经过此步骤，每个栅极层311a 与两个接触结构319接触。在该实施例中，一起填充接触孔和间隙，可节 省例如在接触孔中填充牺牲材料、帽盖层刻蚀和接触孔填充等工艺步骤。

可以理解的是，图20所示流程，也可以结合图8A-8B所示步骤，11A- 11C所示流程，图12A-12C所示流程，图13A-13G所示流程，或者前文描 述的其他变化例或优化例，在此不再展开描述。

在上述的流程中，在堆叠层310中形成深度不同的多个接触孔之前还包括 在堆叠层的核心区中形成贯穿堆叠层的多个沟道结构。

本实施例的优点在于，接触结构319和栅极层311a是一体形成的，可以 省略如图16所示流程中填充牺牲结构、去除牺牲结构前打开帽层等步骤。

在本申请的上下文中，存储器器件可以是3D闪存，例如3D NAND闪 存。

图23是本申请一实施例具有存储器器件的系统的框图。参考图23所 示，该系统2300包括存储器系统2302。该存储器系统2302具有一个或多 个存储器器件2304和存储器控制器2306。其中，存储器器件2304是本申 请前文所述的任意存储器器件，其被配置为存储数据。存储器控制器2306 耦合到存储器器件2304并且被配置为控制存储器器件2304。

参考图23所示，在一些实施例中，该系统2300还包括耦合到存储器 控制器2306的主机2308。

系统2300可以是移动电话、台式计算机、膝上型电脑、平板电脑、车 载计算机、游戏控制台、打印机、定位器件、可穿戴电子器件、智能传感器、 虚拟现实(virtual reality，VR)器件、增强现实(argument reality，AR)器 件或者任何其他适当的电子器件(该电子器件具有位于其中的存储装置)。 主机2308可以是电子器件的处理器，诸如，中央处理单元(central processing unit，CPU)，或者可以是片上系统(system-on-chip，SoC)，诸如，应用 处理器(application processor，AP)。主机2308可以被配置为往来于存储 器器件2304发送或接收数据。

存储器器件2304可以是本文公开的任何存储器器件。在一些实施方式 中，每一存储器器件2304包括存储器单元的阵列以及存储器单元的阵列的 外围电路，存储器单元的阵列与外围电路在不同平面中堆叠在彼此之上。

根据一些实施方式，存储器控制器2306耦合至存储器器件2304和主 机2308，并且被配置为控制存储器器件2304。存储器控制器2306可以管 理存储在存储器器件2304中的数据，并且与主机2308通信。在一些实施 方式中，存储器控制器2306被设计为在低占空比环境下工作，比如安全数 字(secure digital，SD)卡、紧致闪存(compact Flash，CF)卡、通用串行 总线(universal serial bus，USB)闪存驱动器或者在诸如个人计算器、数字 相机、移动电话等的电子器件中使用的其他介质。在一些实施方式中，存储 器控制器2306被设计为在高占空比环境下工作，比如用作移动器件的数据 存储装置的SSD或嵌入式多媒体卡(embedded multi-media-card，eMMC)、 以及企业存储阵列，移动器件诸如是智能电话、平板电脑、膝上型电脑等。 存储器控制器2306可以被配置为控制存储器器件2304的操作，诸如读取、 擦除和编程操作。在一些实施方式中，存储器控制器2306被配置为通过第 一外围电路和第二外围电路控制存储器单元的阵列。存储器控制器2306还 可以被配置为管理与存储在存储器器件2304中的或者将被存储在存储器器 件2304中的数据有关的各种功能，该各种功能包括但不限于坏块管理、垃 圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储器控 制器2306被进一步配置为处理与从存储器器件2304读取的或者被写入到 存储器器件2304的数据有关的纠错码(error correction code，ECC)。还可以由存储器控制器2306执行任何其他适当功能，例如，对存储器器件2304 进行格式化。存储器控制器2306可以根据特定通信协议与外部器件(例如， 主机2308)通信。例如，存储器控制器2306可以通过各种接口协议中的至 少一种与外部器件通信，接口协议诸如是USB协议、MMC协议、外围部 件互连(peripheral component interconnection，PCI)协议、高速PCI(PCI- express，PCI-E)协议、高级技术附件(advanced technology attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(small computer smallinterface，SCSI)协议、增强型小型磁盘接口(enhanced small disk interface，ESDI)协议、集成驱动电子设备(integrated drive electronics，IDE) 协议、Firewire协议等。

存储器控制器2306和一个或多个存储器器件2304可以被集成到各种 类型的存储器件中，例如，被包括在同一封装(诸如通用闪速存储(universal Flash storage，UFS)封装或eMMC封装)中。也就是说，存储器系统2302 可以被实施并且封装到不同类型的最终电子产品中。在如图24A中所示的 一个示例中，存储器控制器2306和单个存储器器件2304可以被集成到存 储器卡2402中。存储器卡2402可以包括PC卡(PCMCIA，个人计算机存 储器卡国际协会)、CF卡、智能媒体(smart media，SM)卡、存储棒、多 媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、 SDHC)、UFS等。存储器卡2402可以进一步包括将存储器卡2402与主机 (例如，图23中的主机2308)耦合的存储器卡连接器2404。在如图24B 中所示的另一示例中，存储器控制器2306和多个存储器器件2304可以被 集成到SSD2406中。SSD 2406可以进一步包括将SSD2406与主机(例如， 图23中的主机2308)耦合的SSD连接器2408。在一些实施方式中，SSD2406 的存储容量和/或操作速度高于存储器卡2402的存储容量和/或操作速度。

上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述 发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明 确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类 修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本 申请示范实施例的精神和范围。

同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施 例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例 相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不 同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施 例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些 特征、结构或特点可以进行适当的组合。

同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个 或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种 特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意 味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施 例的特征要少于上述披露的单个实施例的全部特征。

一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此 类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似” 或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表 明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利 要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可 以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一 般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值 域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可 能精确。

虽然本申请已参照当前的具体实施例来描述，但是本技术领域中的普 通技术人员应当认识到，以上的实施例仅是用来说明本申请，在没有脱离 本申请精神的情况下还可作出各种等效的变化或替换，因此，只要在本申 请的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要 求书的范围内。

Claims (19)

1.一种存储器器件的制造方法，包括以下步骤：

形成堆叠层，所述堆叠层包括交替堆叠的多个牺牲层和多个电介质层，且具有核心区和字线连接区；

在所述堆叠层的所述字线连接区中形成深度不同的多个接触孔，所述多个接触孔分别到达各自深度的牺牲层；

在所述多个接触孔的侧壁和底部形成绝缘层；

在所述多个接触孔的绝缘层内侧填充牺牲材料形成牺牲结构；

将所述堆叠层中的所述多个牺牲层置换为栅极层；

去除所述多个接触孔中的牺牲结构及所述接触孔底部的绝缘层，以露出所述栅极层；以及

在所述多个接触孔中形成接触结构。

2.如权利要求1所述的制造方法，其特征在于，还包括形成覆盖所述堆叠层的第一电介质层，其中在所述堆叠层中形成深度不同的多个接触孔的步骤包括：

形成覆盖所述第一电介质层的硬掩模层，且在所述硬掩模层上覆盖光刻胶层；

通过所述光刻胶层图案化所述硬掩模层，以形成贯穿所述第一电介质层而到达堆叠层顶部的牺牲层的多个开口；

通过循环执行修整-刻蚀工艺，利用所述多个开口形成所述深度不同的多个接触孔；以及

去除所述光刻胶层和硬掩模层。

3.如权利要求1所述的制造方法，其特征在于，在所述堆叠层中形成深度不同的多个接触孔的步骤包括：

形成覆盖所述堆叠层的硬掩模层，且在所述硬掩模层上覆盖光刻胶层；

通过循环执行修整-刻蚀工艺，利用所述多个开口形成所述深度不同的多个接触孔；以及

去除所述光刻胶层和硬掩模层。

4.如权利要求2或3所述的制造方法，其特征在于，一对所述牺牲层和所述电介质层具有一厚度，所述刻蚀深度是所述厚度的整数倍。

5.如权利要求2或3所述的制造方法，其特征在于，所述多个开口沿第一方向等间距分布，所述第一方向为所述核心区和所述字线连接区的连线方向。

6.如权利要求1所述的制造方法，其特征在于，在所述堆叠层的所述字线连接区中形成深度不同的多个接触孔之后还包括：

将所述多个接触孔的底部沿所述堆叠层的延伸方向扩大。

7.如权利要求2或3所述的制造方法，其特征在于，循环执行修整-刻蚀工艺的步骤包括在所述字线连接区朝向所述核心区的方向上修整所述光刻胶层以暴露预定数量的开口和刻蚀所述暴露的开口的步骤，每次刻蚀所述暴露的开口使所刻蚀开口加深一刻蚀深度而到达下一绝缘层。

8.如权利要求7所述的制造方法，其特征在于，循环执行修整-刻蚀工艺之前还包括在所述字线连接区中形成平行于所述核心区排列的多个接触孔深度不同的台阶分区。

9.如权利要求2或3所述的制造方法，其特征在于，循环执行修整-刻蚀工艺之后还包括进行切削工艺，从而形成多个台阶分区，各个台阶分区中的接触孔位于所述堆叠层的不同深度，每个台阶分区内接触孔的深度沿着远离所述核心区的方向逐渐变深或逐渐变浅。

10.如权利要求1所述的制造方法，其特征在于，在所述多个接触孔的绝缘层内侧填充牺牲结构之后还包括形成覆盖所述堆叠层的第二帽盖层；

将所述堆叠层中的所述多个牺牲层置换为栅极层之后还包括在图案化所述第二帽盖层以形成露出所述多个接触孔中的牺牲结构的开口，所述开口用于去除所述牺牲结构和所述绝缘层。

11.如权利要求10所述的制造方法，其特征在于，沿所述堆叠层的延伸方向，所述开口的关键尺寸大于所述绝缘层和牺牲柱的整体关键尺寸。

12.如权利要求1所述的制造方法，其特征在于，在所述堆叠层中形成深度不同的多个接触孔之前还包括在所述堆叠层的字线连接区中形成贯穿所述堆叠层的多个虚拟沟道结构。

13.如权利要求1所述的制造方法，其特征在于，在所述多个接触孔的绝缘层内侧填充牺牲结构后，在所述堆叠层的字线连接区中形成贯穿所述堆叠层的多个虚拟沟道结构。

14.一种存储器器件，包括：

堆叠层，包括交替堆叠的多个栅极层和多个电介质层；

多个接触结构，所述多个接触结构中的每个接触结构穿过所述堆叠层并分别与各自预定深度的栅极层接触；

多个绝缘层，包围所述多个接触结构的侧壁，以将所述多个结构与被所述多个接触结构贯穿的栅极层之间电隔离；以及

一个或多个栅极隔槽，延伸通过所述堆叠层。

15.如权利要求14所述的存储器器件，其特征在于，还包括半导体层，所述堆叠层位于所述半导体层上。

16.如权利要求14所述的存储器器件，其特征在于，所述多个接触结构中的每个接触结构与所接触的栅极层的接触面，位于所接触的栅极层顶面或顶面之下。

17.如权利要求14所述的存储器器件，其特征在于，所述接触结构具有扩大的顶部。

18.一种系统，其特征在于，包括如权利要求14-17任一项所述的存储器器件，其被配置为存储数据，以及存储器控制器，其耦合到所述存储器器件并且被配置为控制所述存储器器件。

19.如权利要求18所述的系统，其特征在于，还包括耦合到所述存储器控制器的主机。

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