JP2982249B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2982249B2 JP2982249B2 JP2211110A JP21111090A JP2982249B2 JP 2982249 B2 JP2982249 B2 JP 2982249B2 JP 2211110 A JP2211110 A JP 2211110A JP 21111090 A JP21111090 A JP 21111090A JP 2982249 B2 JP2982249 B2 JP 2982249B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- drain
- source
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に拡散層表面
上に金属シリサイド層が形成されたMOSトランジスタに
関する。
上に金属シリサイド層が形成されたMOSトランジスタに
関する。
半導体集積回路装置の高集積化のため、デバイスの微
細化が急速に進展している。デバイスの縮小は、横方向
だけではなく、縦方向に対しても行なわれる。このた
め、MOSトランジスタのソース，ドレイン，および拡散
層の層抵抗が急増し、回路の動作速度が著しく低下する
という問題が深刻となっている。
細化が急速に進展している。デバイスの縮小は、横方向
だけではなく、縦方向に対しても行なわれる。このた
め、MOSトランジスタのソース，ドレイン，および拡散
層の層抵抗が急増し、回路の動作速度が著しく低下する
という問題が深刻となっている。
そこで、近年ソース，ドレイン，および拡散層表面上
に、低い層抵抗を有する金属シリサイド層を形成する方
法が、例えばシー・ケー・ラウらにより、1982年 アイ
・イー・ディー・エム テクニカル ダイジェスト,714
−717ページ（C.K.Lau et al:IEDM Tech.Dig.,pp714−7
17,1982）に提案されている。ソース，およびドレイン
表面のシリサイド化は、層抵抗を従来の数十〜百数十Ω
／□から，数Ω／□に低減できるため、デバイス特性の
向上に有効である。
に、低い層抵抗を有する金属シリサイド層を形成する方
法が、例えばシー・ケー・ラウらにより、1982年 アイ
・イー・ディー・エム テクニカル ダイジェスト,714
−717ページ（C.K.Lau et al:IEDM Tech.Dig.,pp714−7
17,1982）に提案されている。ソース，およびドレイン
表面のシリサイド化は、層抵抗を従来の数十〜百数十Ω
／□から，数Ω／□に低減できるため、デバイス特性の
向上に有効である。
ところが、上述のソース，ドレイン等の拡散層にシリ
サイド化を適用したMOSデバイスにおける静電破壊の耐
性が、拡散層上にシリサイド化を適用しない場合に比べ
て劣化するという問題が、例えばケー・エル・チェンら
により、1986年 アイ・イー・ディー・エム テクニカ
ル ダイジェスト,484−487ページ（K.L.Chen et al:IE
DM Tech.Dig.,pp484−487,1986）に報告されている。
サイド化を適用したMOSデバイスにおける静電破壊の耐
性が、拡散層上にシリサイド化を適用しない場合に比べ
て劣化するという問題が、例えばケー・エル・チェンら
により、1986年 アイ・イー・ディー・エム テクニカ
ル ダイジェスト,484−487ページ（K.L.Chen et al:IE
DM Tech.Dig.,pp484−487,1986）に報告されている。
この原因は、金属シリサイド層の層抵抗が低いため、
外部からの静電気による電流がシリサイドと半導体基板
との界面から更にゲート電極端部に集中し、この部分で
の局所的な発熱によるｐ−ｎ接合の熱破壊が生じ易いた
めと考えられている。
外部からの静電気による電流がシリサイドと半導体基板
との界面から更にゲート電極端部に集中し、この部分で
の局所的な発熱によるｐ−ｎ接合の熱破壊が生じ易いた
めと考えられている。
従って、半導体集積回路，特にMOS型集積回路の入出
力バッファーでは、保護回路を構成するMOSトランジス
タの静電破壊耐量が低下するため、装置の信頼性上重要
な問題となる。
力バッファーでは、保護回路を構成するMOSトランジス
タの静電破壊耐量が低下するため、装置の信頼性上重要
な問題となる。
なお上述した静電破壊に対する耐性向上には、静電気
の放電電流の集中を緩和し、また、放電電流密度を低く
することが必要である。これには、入出力保護部のMOS
トランジスタのゲート幅を広くし、コンタクト孔とゲー
ト電極との間を離すことが考えられるが、入出力保護部
の面積の大幅な増大を招き、非現実的である。
の放電電流の集中を緩和し、また、放電電流密度を低く
することが必要である。これには、入出力保護部のMOS
トランジスタのゲート幅を広くし、コンタクト孔とゲー
ト電極との間を離すことが考えられるが、入出力保護部
の面積の大幅な増大を招き、非現実的である。
本発明の半導体集積回路装置は、 半導体基板上に設けられたトランジスタが、ゲート絶
縁膜を介して形成されたゲート電極と、該ゲート電極に
対して自己整合的に形成されたソース，ドレインとを有
し、上記ソース，ドレイン表面上には金属シリサイド層
が形成され、さらに、上記ソース，ドレイン間の部分に
おける上記ゲート電極が直線形状の姿態を有してなる半
導体集積回路装置において、 入出力回路を構成するトランジスタの上記ソース，ド
レインのコンタクト孔が、該トランジスタの上記ゲート
電極に対して線対称とならない位置に配置されている。
縁膜を介して形成されたゲート電極と、該ゲート電極に
対して自己整合的に形成されたソース，ドレインとを有
し、上記ソース，ドレイン表面上には金属シリサイド層
が形成され、さらに、上記ソース，ドレイン間の部分に
おける上記ゲート電極が直線形状の姿態を有してなる半
導体集積回路装置において、 入出力回路を構成するトランジスタの上記ソース，ド
レインのコンタクト孔が、該トランジスタの上記ゲート
電極に対して線対称とならない位置に配置されている。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例の半導体集積回
路装置の一部分を示す平面図、第１図（ｂ）は同じく第
１図（ａ）のＡ−Ａ′線に沿った断面図である。
路装置の一部分を示す平面図、第１図（ｂ）は同じく第
１図（ａ）のＡ−Ａ′線に沿った断面図である。
ｐ型シリコン基板１表面はフィールド絶縁膜２により
素子分離領域が規定され、ｐ型シリコン基板１表面の素
子領域にはゲート絶縁膜３を介してゲート電極４が形成
される。本実施例では、ゲート電極４は、例えば多結晶
シリコン膜4bとタングステン・シリサイド膜4aとの積層
構造（ポリサイド構造）となっている。絶縁膜（サイド
・ウォール）6,ゲート電極４に対して自己整合的に、例
えばn+層7,n-層８からなるLDD構造のソース，ドレイン
が形成されている。ソース，ドレインの表面上には、例
えばチタンシリサイド等の金属シリサイド層５が形成さ
れている。層間絶縁膜９には、金属シリサイド層５に対
する電気的接続を取るためのコンタクト孔10,10A,10B,1
0Cが開口されている。第１図（ａ）に示すように、内部
ゲート（内部回路）ではゲート電極４に対向してコンタ
クト孔10とコンタクト孔10Aとが配置されている。一
方、入出力バッファー部ではゲート電極４に対して線対
称の位置にならぬように例えばコンタクト孔10Bとコン
タクト孔10Cとが配置されている。
素子分離領域が規定され、ｐ型シリコン基板１表面の素
子領域にはゲート絶縁膜３を介してゲート電極４が形成
される。本実施例では、ゲート電極４は、例えば多結晶
シリコン膜4bとタングステン・シリサイド膜4aとの積層
構造（ポリサイド構造）となっている。絶縁膜（サイド
・ウォール）6,ゲート電極４に対して自己整合的に、例
えばn+層7,n-層８からなるLDD構造のソース，ドレイン
が形成されている。ソース，ドレインの表面上には、例
えばチタンシリサイド等の金属シリサイド層５が形成さ
れている。層間絶縁膜９には、金属シリサイド層５に対
する電気的接続を取るためのコンタクト孔10,10A,10B,1
0Cが開口されている。第１図（ａ）に示すように、内部
ゲート（内部回路）ではゲート電極４に対向してコンタ
クト孔10とコンタクト孔10Aとが配置されている。一
方、入出力バッファー部ではゲート電極４に対して線対
称の位置にならぬように例えばコンタクト孔10Bとコン
タクト孔10Cとが配置されている。
第２図は本発明の第２の実施例の半導体集積回路装置
の一部分を示す平面図である。本実施例では、入出力バ
ッファー部のコンタクト孔10B,10Cは、ゲート電極４に
対して互いに点対称の位置に配置されている。そのた
め、電流分散の効果が大きい。また、内部ゲートについ
ても、同様にコンタクト孔10,10Aをゲート電極４に対し
て互いに線対称の位置に置かないので、内部ゲートも静
電破壊に対する耐性が強化される。
の一部分を示す平面図である。本実施例では、入出力バ
ッファー部のコンタクト孔10B,10Cは、ゲート電極４に
対して互いに点対称の位置に配置されている。そのた
め、電流分散の効果が大きい。また、内部ゲートについ
ても、同様にコンタクト孔10,10Aをゲート電極４に対し
て互いに線対称の位置に置かないので、内部ゲートも静
電破壊に対する耐性が強化される。
なお、ソース，ドレイン上に金属シリサイド層が形成
されていない場合のMOSトランジスタにおける各種のコ
ンタクト孔配置でのトランジスタのオン電流の測定結果
の一例を、第３図に示す。この測定結果から、本発明の
コンタクト孔の配置ではオン電流が低下するという危惧
がある。しかし、このオン電流の低下はソース，ドレイ
ンの層抵抗によるものであり、層抵抗を低くしておくこ
とによりこの危惧は解消される。
されていない場合のMOSトランジスタにおける各種のコ
ンタクト孔配置でのトランジスタのオン電流の測定結果
の一例を、第３図に示す。この測定結果から、本発明の
コンタクト孔の配置ではオン電流が低下するという危惧
がある。しかし、このオン電流の低下はソース，ドレイ
ンの層抵抗によるものであり、層抵抗を低くしておくこ
とによりこの危惧は解消される。
以上説明したように本発明は、ソース，ドレイン上に
低抵抗の金属シリサイド層を有するMOSトランジスタ，
特に入出力回路部のトランジスタにおいて、ソース，ド
レインのコンタクト孔をゲート電極に対して線対称の位
置に配置しないことにより、外部からの静電気に対する
電流経路を、面積の増加を要せずに分散でき、これによ
り、静電破壊耐性の向上に効果がある。
低抵抗の金属シリサイド層を有するMOSトランジスタ，
特に入出力回路部のトランジスタにおいて、ソース，ド
レインのコンタクト孔をゲート電極に対して線対称の位
置に配置しないことにより、外部からの静電気に対する
電流経路を、面積の増加を要せずに分散でき、これによ
り、静電破壊耐性の向上に効果がある。
第１図（ａ），（ｂ）は本発明の第１の実施例を説明す
るための平面図，断面図、第２図は本発明の第２の実施
例を説明するための平面図、第３図は本発明の効果を説
明するための特性図である。 １……ｐ型シリコン基板、２……フィールド絶縁膜、４
……ゲート電極、５……金属シリサイド性、10,10A,10
B,10C……コンタクト孔。
るための平面図，断面図、第２図は本発明の第２の実施
例を説明するための平面図、第３図は本発明の効果を説
明するための特性図である。 １……ｐ型シリコン基板、２……フィールド絶縁膜、４
……ゲート電極、５……金属シリサイド性、10,10A,10
B,10C……コンタクト孔。
Claims (1)
- 【請求項１】半導体基板上に設けられたトランジスタ
が、ゲート絶縁膜を介して形成されたゲート電極と、該
ゲート電極に対して自己整合的に形成されたソース，ド
レインとを有し、前記ソース，ドレイン表面上には金属
シリサイド層が形成され、さらに、前記ソース，ドレイ
ン間の部分における前記ゲート電極が直線形状の姿態を
有してなる半導体集積回路装置において、 入出力回路を構成するトランジスタの前記ソース，ドレ
インのコンタクト孔が、該トランジスタの前記ゲート電
極に対して線対称とならない位置に配置されていること
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211110A JP2982249B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211110A JP2982249B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493036A JPH0493036A (ja) | 1992-03-25 |
| JP2982249B2 true JP2982249B2 (ja) | 1999-11-22 |
Family
ID=16600577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211110A Expired - Lifetime JP2982249B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982249B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1230919C (zh) | 1994-06-02 | 2005-12-07 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| JP4026870B2 (ja) * | 1996-04-04 | 2007-12-26 | エルジー フィリップス エルシーディー カンパニー リミテッド | 液晶表示装置の製造方法 |
| KR100292044B1 (ko) * | 1997-05-23 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치제조방법 |
| KR100316269B1 (ko) * | 1997-07-04 | 2003-01-06 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터,액정표시장치및그제조방법 |
| JP2008218564A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009038101A (ja) * | 2007-07-31 | 2009-02-19 | Sanyo Electric Co Ltd | 半導体装置 |
| KR101668885B1 (ko) * | 2011-07-01 | 2016-10-25 | 매그나칩 반도체 유한회사 | Ｅｓｄ 보호 소자 |
-
1990
- 1990-08-09 JP JP2211110A patent/JP2982249B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0493036A (ja) | 1992-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5283449A (en) | Semiconductor integrated circuit device including two types of MOSFETS having source/drain region different in sheet resistance from each other | |
| US5717254A (en) | Semiconductor device including a plurality of transistors | |
| US4916508A (en) | CMOS type integrated circuit and a method of producing same | |
| JP2982249B2 (ja) | 半導体集積回路装置 | |
| JP2715929B2 (ja) | 半導体集積回路装置 | |
| JPH0365902B2 (ja) | ||
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JP3111948B2 (ja) | 半導体集積回路 | |
| JP2900908B2 (ja) | 半導体装置およびその製造方法 | |
| JP2753301B2 (ja) | 半導体集積回路装置 | |
| JPS63114172A (ja) | 集積回路 | |
| JP2975083B2 (ja) | 半導体装置 | |
| JPH08316426A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JP2666325B2 (ja) | 半導体装置 | |
| JPH0341479Y2 (ja) | ||
| JPH1117028A (ja) | 半導体記憶装置 | |
| JPS592363A (ja) | 相補型絶縁ゲート電界効果型装置 | |
| JP2560218B2 (ja) | 半導体装置の製造方法 | |
| JP2638685B2 (ja) | 半導体装置及びその製造方法 | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP2966482B2 (ja) | 半導体装置 | |
| JP3158531B2 (ja) | Ｔｆｔ負荷型スタティックｒａｍ | |
| JPH0536920A (ja) | 半導体メモリ | |
| JPH06209106A (ja) | 半導体装置 | |
| JPH06112479A (ja) | 多入力電界効果型トランジスタ |