JPH053308A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、マスタースライス方式の半導体装置
に関し、入出力点数を増加させる。 【構成】ウエハ上に縦横に配列された多数の基板に領域
に隣接する領域を通過して縦方向及び横方向に延びる、
入出力用基本セルが並ぶ帯状領域を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マスタースライス方式
の半導体装置に関し、特に個々の客先の仕様に合わせた
配線を行う前の多数の基本マスタースライスチップがウ
エハ上に形成された状態の半導体装置に関する。

【０００２】

【従来の技術】近年、客先からの要求に迅速に対処する
こと等のために、ＬＳＩの設計、製造上大きなウェイト
を占める拡散処理まで画一的に処理しておき、その後の
回路配線のみを品種毎に行うマスタースライス方式が採
用されてきている。このマスタースライス方式は開発期
間の短縮化、開発費用の低減化に役立ち、さらに標準化
により自動化を促進することができ、また開発品種の特
性を的確に予測することができる等の長所を有する。

【０００３】図３は多数の基本マスタースライスチップ
が形成されたウエハを表わした模式図、図４は図３に示
す基本マスタースライスチップ４個分を拡大して示した
模式図である。図３に示すように、ウエハ２上に、図に
破線で示す縦横の多数のスクライブ予定線４ａ、４ｂで
囲まれた各升目内に１つずつ基本マスタースライスチッ
プ６が形成されている。これらの各基本マスタースライ
スチップ６は図４に示すように多数の論理演算用の基本
セルが形成された基本セル領域６１と、該第一の領域６
１を取り巻くように多数の入力用セル及び／又は出力用
セル（以下、単に「入出力用セル」と称する）が形成さ
れた環状領域６２から形成されている。ここで、隣接す
る基本マスタースライスチップ６の間には、回路配線に
際し入出力用セルと接続される導体パッドを形成するた
め、およびその後スクライブするための間隙８が設けら
れている。

【０００４】図５、図６は図３に示すウエハに回路配線
を行い、さらに、スクライブを行った後の半導体チップ
の模式図である。図５に示すように、基本マスタースラ
イスチップ上に図示しない回路配線が施され、これとと
もに基本マスタースライスチップの周囲に外部回路との
接続のためのパッド６３が形成され、ダイシング（スク
ライブ）される。

【０００５】ここで、このマスタースライス方式におい
ては回路配線より前の工程まではあらかじめ製作される
ものであるため、論理演算用基本セルの数、入出力用基
本セルの数等が固定され、したがって論理演算用基本セ
ルが少なくて済む品種、複雑な論理演算を行う必要のあ
る品種等を想定して、例えば４００ゲート用、８００ゲ
ート用、２０００ゲート用、…といった多数種類の基本
マスタースライスチップを準備しておく必要がある。こ
のため汎用性を目的としたマスタースライス方式の長所
が一部殺がれる結果となってしまっている。

【０００６】この問題を解決するために、多数の基本セ
ルを必要とする場合は複数の基本マスタースライスチッ
プを用いることが提案されている（特開昭５８−７８４
７号公報参照）。図６はその一例であり、４個の基本マ
スタースライスチップが用いられており、各基本マスタ
ースライスチップ内に回路配線（図示せず）を施すとと
もに複数の基本マスタースライスチップに跨って回路配
線６４を施し、さらにこれら複数の基本マスタースライ
スチップの周囲にパッド６３が配置されている。

【０００７】このように、論理演算用基本セルが配置さ
れた第一の領域６１とそのまわりに入出力用セルが形成
された第二の領域６２とからなる基本マスタースライス
チップを１つもしくは複数用いることにより、品種によ
り必要とする基本セルの数が異なっても、これにある程
度対処することができる。

【０００８】

【発明が解決しようとする課題】しかし、上記の場合、
例えば図５と図６を比較すると、図６の場合のように基
本マスタースライスチップを４個用いて４倍の論理演算
用基本セルの配線を行っても、入力出点数（パッド６３
の数）は２倍にしか増えておらず、論理演算用基本セル
の増加に比し入出力点数が少なくなりすぎる結果とな
る。

【０００９】この場合に、図６に点線で示すようにパッ
ド６３ａ，６３ｂを形成し、入出力用基本セル６５ａ，
６５ｂとの間を回路配線６４ａ，６４ｂで接続すること
も考えられる。しかし、入出力用基本セルとパッドとの
相対位置、その間をつなぐ回路配線の太さ、長さ等はあ
らかじめ一義的にライブラリー化されており、これをみ
だりに変更して回路配線を変更すると入出力回路の特性
が変化してしまう等の種々の障害が生じる場合がある。
また、回路配線６４ｂに示すように基本マスタースライ
スチップ間をつなぐ回路配線と重なってしまうことも考
えられ、この回路配線に大きな制約を受ける場合もあ
る。

【００１０】本発明は、上記事情に鑑み、入出力点数を
増加させたマスタースライス方式の半導体装置を提供す
ることを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、マスタースライス方式の半導
体装置において、ウエハ上に縦横に配列された、それぞ
れが多数の論理演算用基本セルからなる多数の基本セル
領域と、該基本セル領域に隣接する領域を通過して縦方
向及び横方向に延びる、多数の入力用セル及び／又は出
力用セル（入出力用セル）からなる帯状領域とを備えた
ことを特徴とするものである。

【００１２】

【作用】スクライブ予定点４ａ、４ｂ（図４参照）上に
は、例えば入出力用基本セルを配置してもスクライブさ
れてしまう可能性があるため通常は何も配置されていな
い。しかしこのスクライブ予定線にかかるように入出力
用基本セルが形成されていても、この入出力用基本セル
が形成されるウェルと他の入出力用基本セルが形成され
るウェルとを互いに分離して形成することにより、スク
ライブ予定線が実際にスクライブされても上記他の入出
力用基本セルまでは使用不能とはならない。このように
入出力用基本セルを形成した場合において、図６に示す
ようにスクライブ予定線が実際にはスクライブされなか
った場合、このスクライブ予定線の近傍に形成された入
出力用基本セルを入出力用に使用することができること
となる。

【００１３】本発明は、この点に着目することにより完
成されたものであり、多数の論理演算用基本セルからな
る多数の基本セル領域に隣接する領域を通過して縦方向
および横方向に延びる多数の入出力用セルからなる帯状
領域を備えたため、従来と比べ、特にスクライブされな
いスクライブ予定線が存在する場合に入出力点数を増加
させることができることとなる。

【００１４】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係る半導体装置の、基本セル
領域の４つ分を表わした模式図、図２は、この４つの基
本セル領域を用いて回路配線、スクライブを行って得た
半導体チップの模式図である。

【００１５】図１に示すように多数の論理演算用基本セ
ルが形成された基本領域６１が多数縦横に配列されてお
り、また多数の入出力用セルからなる帯状領域６５が基
本セル領域６１に隣接する領域を通過して縦方向および
横方向に延びている。この場合に基本セル領域６１を１
個のみ用いて回路配線、スクライブを行って半導体チッ
プを完成した場合は、スクライブ予定線４ａ，４ｂの近
傍にある入出力用基本セル６５ａは切断されて使用不能
となり、図５と同様の入出力点数の半導体チップとな
る。また上記基本セル領域６１を４つ用いて回路配線、
スクライブを行って半導体チップを形成した場合は、図
２に示すように実際にはスクライブされなかったスクラ
イブ予定線に隣接した入出力用基本セル６５ａも入出力
用として用いることができ、したがってその分入出力点
数を増加させることができることとなる。尚、図２の矢
印は、入出力用基本セルのパッドを接続できる向きを表
わしている。入出力用基本セルは、前述したようにパッ
ドとの配線も含めてパターン化されているため、パッド
を接続できる向きがあり、したがってこの矢印を付した
入出力用基本セルにはパッドを配置すべき位置に他の有
効な入出力用基本セルが配置されているため実際には使
用不能となってしまっている。このように半導体チップ
のスクライブ予定線に沿って配置された入出力用基本セ
ルであっても使用不能のものもあるが、従来よりも全体
として入出力点数が増加する。

【００１６】

【発明の効果】以上説明したように本発明の半導体装置
は、多数の論理演算用基本セルからなる基本セル領域を
ウエハ上に縦横に多数に配置し、該基本セル領域に隣接
する領域を通過して縦方向及び横方向に延びる多数の入
出力用基本セルからなる帯状領域を配置したため、従来
よりも入出力点数が増加する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の、基本セ
ル領域４つ分を表わした模式図である。

【図２】図１に示す４個の基本マスタースライスチップ
を用いて回路配線、スクライブを行って完成された半導
体チップの模式図である。

【図３】多数の基本マスタースライスチップが形成され
たウエハを表わした模式図である。

【図４】図３に示す基本マスタースライスチップ４個分
を拡大して示した模式図である。

【図５】図３に示すウエハに回路配線を行い、さらにス
クライブを行った後の、基本マスタースライスチップ１
個で形成された半導体チップの模式図である。

【図６】図３に示すウエハに回路配線を行い、さらにス
クライブを行った後の、基本マスタースライスチップ４
個で形成された半導体チップの模式図である。

【符号の説明】

２ ウエハ ４ａ，４ｂ スクライブ予定線 ６ 基本マスタースライスチップ ８ 間隙 ６１ 多数の論理演算用基本セルが形成された基本セ
ル領域 ６２ 多数の入出力用基本セルが並ぶ環状領域 ６３ パッド ６４ 回路配線 ６５ 多数の入出力用基本セルが並ぶ帯状領域 ６５ａ スクライブ予定線近傍の入出力用基本セル

Claims (1)

1. 【特許請求の範囲】 【請求項１】 マスタースライス方式の半導体装置にお
   いて、ウエハ上に縦横に配列された、それぞれが多数の
   論理演算用基本セルからなる多数の基本セル領域と、該
   基本セル領域に隣接する領域を通過して縦方向及び横方
   向に延びる、多数の入力用セル及び／又は出力用セルか
   らなる帯状領域とを備えたことを特徴とする半導体装
   置。