JPH053285A - 半導体装置 - Google Patents
半導体装置Info
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- JPH053285A JPH053285A JP15326591A JP15326591A JPH053285A JP H053285 A JPH053285 A JP H053285A JP 15326591 A JP15326591 A JP 15326591A JP 15326591 A JP15326591 A JP 15326591A JP H053285 A JPH053285 A JP H053285A
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- master slice
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- chips
- chip
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Abstract
(57)【要約】
【目的】マスタースライス方式の半導体装置において、
無駄なスペースを発生させず、これにより集積度を向上
させる。 【構成】多数の基本マスタースライスチップ間を埋める
ように多数の論理演算用基本セルを形成した。
無駄なスペースを発生させず、これにより集積度を向上
させる。 【構成】多数の基本マスタースライスチップ間を埋める
ように多数の論理演算用基本セルを形成した。
Description
【０００１】
【産業上の利用分野】本発明は、マスタースライス方式
の半導体装置に関し、特に個々の客先の仕様に合せた配
線を行う前の多数の基本マスタースライスチップがウエ
ハ上に形成された状態の半導体装置に関する。
の半導体装置に関し、特に個々の客先の仕様に合せた配
線を行う前の多数の基本マスタースライスチップがウエ
ハ上に形成された状態の半導体装置に関する。
【０００２】
【従来の技術】近年、客先からの要求に迅速に対処する
こと等のために、ＬＳＩの設計、製造上大きなウェイト
を占める拡散処理までを画一的に処理しておき、その後
の回路配線のみを品種毎に行うマスタースライス方式が
採用されてきている。このマスタースライス方式は、開
発期間の短縮化、開発費用の低減化に役立ち、さらに標
準化により自動化を促進することができ、また開発品種
の特性を的確に予測することができる等の長所を有す
る。
こと等のために、ＬＳＩの設計、製造上大きなウェイト
を占める拡散処理までを画一的に処理しておき、その後
の回路配線のみを品種毎に行うマスタースライス方式が
採用されてきている。このマスタースライス方式は、開
発期間の短縮化、開発費用の低減化に役立ち、さらに標
準化により自動化を促進することができ、また開発品種
の特性を的確に予測することができる等の長所を有す
る。
【０００３】図３は、多数の基本マスタースライスチッ
プが形成されたウエハを表わした模式図、図４は、図３
に示す基本マスタースライスチップ４個分を拡大して示
した従来方法の模式図である。図３に示すように、ウエ
ハ２上に、図に破線で示す縦横の多数のスクライブ予定
線４ａ，４ｂで囲まれた各升目内に１つずつ基本マスタ
ースライスチップ６が形成されている。これらの各基本
マスタースライスチップ６は、図４に示すように、多数
の論理演算用の基本セルが形成された第一の領域６１と
該第一の領域６１を取り巻くように多数の入力用セル及
び／又は出力用セル（以下、単に「入出力用セル」と称
する）が形成された第二の領域６２から形成されてい
る。ここで、互いに隣接する基本マスタースライスチッ
プ６の間には、回路配線に際し入出力用セルと接続され
る導体パッドを形成するため、およびその後スクライブ
するための間隙８が設けられている。
プが形成されたウエハを表わした模式図、図４は、図３
に示す基本マスタースライスチップ４個分を拡大して示
した従来方法の模式図である。図３に示すように、ウエ
ハ２上に、図に破線で示す縦横の多数のスクライブ予定
線４ａ，４ｂで囲まれた各升目内に１つずつ基本マスタ
ースライスチップ６が形成されている。これらの各基本
マスタースライスチップ６は、図４に示すように、多数
の論理演算用の基本セルが形成された第一の領域６１と
該第一の領域６１を取り巻くように多数の入力用セル及
び／又は出力用セル（以下、単に「入出力用セル」と称
する）が形成された第二の領域６２から形成されてい
る。ここで、互いに隣接する基本マスタースライスチッ
プ６の間には、回路配線に際し入出力用セルと接続され
る導体パッドを形成するため、およびその後スクライブ
するための間隙８が設けられている。
【０００４】図５、図６は、図３に示すウエハに回路配
線を行い、さらにスクライブを行った後の半導体チップ
の模式図である。図５に示すように、各基本マスタース
ライスチップは図中には図示していないが領域６１と６
２に回路配線が施されるとともに領域６２の周囲に外部
回路との接続のためのパッド６３が形成され、ダイシン
グ（スクライブ）される。
線を行い、さらにスクライブを行った後の半導体チップ
の模式図である。図５に示すように、各基本マスタース
ライスチップは図中には図示していないが領域６１と６
２に回路配線が施されるとともに領域６２の周囲に外部
回路との接続のためのパッド６３が形成され、ダイシン
グ（スクライブ）される。
【０００５】ここで、このマスタースライス方式におい
ては回路配線より前の工程までは個々の品種によらずあ
らかじめ製作されるものであるため、論理演算用基本セ
ルの数、入出力用基本セルの数等が固定され、したがっ
て論理演算用基本セルが少なくて済む品種、複雑な論理
演算を行う必要のある品種等を想定して、例えば４００
ゲート用、８００ゲート用、２０００ゲート用、…とい
った多数種類の基本マスタースライスチップを準備して
おく必要がある。このため汎用性を目的としたマスター
スライス方式の長所が一部殺がれる結果となってしまっ
ている。
ては回路配線より前の工程までは個々の品種によらずあ
らかじめ製作されるものであるため、論理演算用基本セ
ルの数、入出力用基本セルの数等が固定され、したがっ
て論理演算用基本セルが少なくて済む品種、複雑な論理
演算を行う必要のある品種等を想定して、例えば４００
ゲート用、８００ゲート用、２０００ゲート用、…とい
った多数種類の基本マスタースライスチップを準備して
おく必要がある。このため汎用性を目的としたマスター
スライス方式の長所が一部殺がれる結果となってしまっ
ている。
【０００６】この問題を解決するために、多数の基本セ
ルを必要とする場合は複数の基本マスタースライスチッ
プを用いることが提案されている（特開昭５８−７８４
７号公報参照）。図６はその一例であり、４個の基本マ
スタースライスチップが用いられており、各基本マスタ
ースライスチップ内に回路配線（図示せず）を施すとと
もに複数の基本マスタースライスチップに跨る回路配線
６４を施し、さらにこれら複数の基本マスタースライス
チップの周囲にパッド６３が配置されている。
ルを必要とする場合は複数の基本マスタースライスチッ
プを用いることが提案されている（特開昭５８−７８４
７号公報参照）。図６はその一例であり、４個の基本マ
スタースライスチップが用いられており、各基本マスタ
ースライスチップ内に回路配線（図示せず）を施すとと
もに複数の基本マスタースライスチップに跨る回路配線
６４を施し、さらにこれら複数の基本マスタースライス
チップの周囲にパッド６３が配置されている。
【０００７】このように、論理演算用基本セルが配置さ
れた第一の領域６１とそのまわりに入出力用セルが形成
された第二の領域６２とからなる基本マスタースライス
チップを１つもしくは複数用いることにより、品種によ
り必要とする基本セルの数が異なっても、これにある程
度対処することができる。
れた第一の領域６１とそのまわりに入出力用セルが形成
された第二の領域６２とからなる基本マスタースライス
チップを１つもしくは複数用いることにより、品種によ
り必要とする基本セルの数が異なっても、これにある程
度対処することができる。
【０００８】
【発明が解決しようとする課題】しかし、上記の場合、
基本マスタースライスチップは図５に示すように１個の
みを用いる場合もあるため各基本マスタースライスチッ
プの周囲にはパッド６３やスクライブのためのスペース
が必要となり、したがって各基本マスタースライスチッ
プは図４に示すように間隙８を有するように形成されて
いる必要がある。ところがこの場合図６に示すように複
数の基本マスタースライスチップを用いるとこれら複数
の基本マスタースライスチップに挾まれた間隙８は単に
回路配線６４のみが配置される無駄なスペースとなって
しまい、回路規模に比してチップ面積が増大化しすぎて
しまう結果となる。
基本マスタースライスチップは図５に示すように１個の
みを用いる場合もあるため各基本マスタースライスチッ
プの周囲にはパッド６３やスクライブのためのスペース
が必要となり、したがって各基本マスタースライスチッ
プは図４に示すように間隙８を有するように形成されて
いる必要がある。ところがこの場合図６に示すように複
数の基本マスタースライスチップを用いるとこれら複数
の基本マスタースライスチップに挾まれた間隙８は単に
回路配線６４のみが配置される無駄なスペースとなって
しまい、回路規模に比してチップ面積が増大化しすぎて
しまう結果となる。
【０００９】本発明は、上記事情に鑑み、複数の基本マ
スタースライスチップを用いて回路を形成する場合であ
っても図６に示すような無駄な領域を生じることがな
く、したがって集積度が向上されたマスタースライス方
式の半導体装置を提供することを目的とする。
スタースライスチップを用いて回路を形成する場合であ
っても図６に示すような無駄な領域を生じることがな
く、したがって集積度が向上されたマスタースライス方
式の半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、マスタースライス方式の半導
体装置において、多数の論理演算用基本セルが形成され
た第一の領域と該第一の領域を取り巻くように多数の入
力用セル及び／又は出力用セルが形成された第二の領域
とからなる基本マスタースライスチップがウエハ上に多
数配列され、これら多数の基本マスタースライスチップ
の間を埋めるように多数の論理演算用基本セルが形成さ
れてなることを特徴とするものである。
の本発明の半導体装置は、マスタースライス方式の半導
体装置において、多数の論理演算用基本セルが形成され
た第一の領域と該第一の領域を取り巻くように多数の入
力用セル及び／又は出力用セルが形成された第二の領域
とからなる基本マスタースライスチップがウエハ上に多
数配列され、これら多数の基本マスタースライスチップ
の間を埋めるように多数の論理演算用基本セルが形成さ
れてなることを特徴とするものである。
【００１１】
【作用】複数の基本マスタースライスチップの間の間隙
８は、図４に示すように、通常はパッド６３の配置スペ
ースやスクライブのためのスペースとして空けられてい
るが、仮にこの間隙に基本セルが存在していたとしても
この基本セルを使用しなければ、この基本セル上にパッ
ドを配置することに何ら差し支えはない。またスクライ
ブライン上に基本セルがあっても、スクライブにより、
このスクライブライン上およびその近傍に形成された基
本セルが使用不能となったとしても、この基本セルと他
の領域に形成された基本セルとのウェル等が互いに分離
して形成されていれば該他の領域に形成された基本セル
まで使用不能となることはない。
８は、図４に示すように、通常はパッド６３の配置スペ
ースやスクライブのためのスペースとして空けられてい
るが、仮にこの間隙に基本セルが存在していたとしても
この基本セルを使用しなければ、この基本セル上にパッ
ドを配置することに何ら差し支えはない。またスクライ
ブライン上に基本セルがあっても、スクライブにより、
このスクライブライン上およびその近傍に形成された基
本セルが使用不能となったとしても、この基本セルと他
の領域に形成された基本セルとのウェル等が互いに分離
して形成されていれば該他の領域に形成された基本セル
まで使用不能となることはない。
【００１２】本発明は、この点に着目することにより完
成されたものであり、ウエハ上に配置された多数の基本
マスタースライスチップの間を埋めるように多数の論理
演算用基本セルを形成したため、スクライブされたりパ
ッドが配置されたりしない場合はその論理演算用基本セ
ルを論理演算用に使用することができ、したがって無駄
なスペースがなくなり集積度が向上することとなる。
成されたものであり、ウエハ上に配置された多数の基本
マスタースライスチップの間を埋めるように多数の論理
演算用基本セルを形成したため、スクライブされたりパ
ッドが配置されたりしない場合はその論理演算用基本セ
ルを論理演算用に使用することができ、したがって無駄
なスペースがなくなり集積度が向上することとなる。
【００１３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係る半導体装置の、基本マス
タースライスチップ４個分を表わした模式図、図２は、
この４個の基本マスタースライスチップを用いて回路配
線、スクライブを行って得た半導体チップの模式図であ
る。
１は、本発明の一実施例に係る半導体装置の、基本マス
タースライスチップ４個分を表わした模式図、図２は、
この４個の基本マスタースライスチップを用いて回路配
線、スクライブを行って得た半導体チップの模式図であ
る。
【００１４】図６に示すように多数の論理演算用基本セ
ルが形成された第一の領域６１と、その第一の領域６１
を取巻くように入出力用基本セルが形成された第二の領
域６２とからなる多数の基本マスタースライスチップ６
の間隙８を埋めるように、第一の領域６１に形成された
論理演算用基本セルと同様な論理演算用基本セルが形成
されている。この場合に、この基本マスタースライスチ
ップ６を１個のみ用いて回路配線、スクライブを行って
半導体チップを形成した場合は、入出力用基本セルが形
成された第二の領域６２の周囲の論理演算用基本セルの
上にパッドが形成され、またスクライブライン上の論理
演算用基本セルがスクライブされ、これにより図５と同
様の半導体チップが形成されることとなる。またこの基
本マスタースライスチップ６を例えば４個用いて回路配
線、スクライブを行って半導体チップを領域した場合
は、図２に示すようにこのチップの周囲の領域にはパッ
ド６３が配置され、またスクライブライン上の基本チッ
プと同一のウェル内に形成された基本セルの領域であっ
て使用不能となるが、この半導体チップ上の複数の基本
マスタースライスチップに挾まれた領域に形成された論
理演算基本チップは論理演算用として使用され、したが
って、従来（図４参照）と比べ同じチップ面積でより多
くの基本セルを用いた複雑な論理演算を行うことができ
る。
ルが形成された第一の領域６１と、その第一の領域６１
を取巻くように入出力用基本セルが形成された第二の領
域６２とからなる多数の基本マスタースライスチップ６
の間隙８を埋めるように、第一の領域６１に形成された
論理演算用基本セルと同様な論理演算用基本セルが形成
されている。この場合に、この基本マスタースライスチ
ップ６を１個のみ用いて回路配線、スクライブを行って
半導体チップを形成した場合は、入出力用基本セルが形
成された第二の領域６２の周囲の論理演算用基本セルの
上にパッドが形成され、またスクライブライン上の論理
演算用基本セルがスクライブされ、これにより図５と同
様の半導体チップが形成されることとなる。またこの基
本マスタースライスチップ６を例えば４個用いて回路配
線、スクライブを行って半導体チップを領域した場合
は、図２に示すようにこのチップの周囲の領域にはパッ
ド６３が配置され、またスクライブライン上の基本チッ
プと同一のウェル内に形成された基本セルの領域であっ
て使用不能となるが、この半導体チップ上の複数の基本
マスタースライスチップに挾まれた領域に形成された論
理演算基本チップは論理演算用として使用され、したが
って、従来（図４参照）と比べ同じチップ面積でより多
くの基本セルを用いた複雑な論理演算を行うことができ
る。
【００１５】
【発明の効果】以上説明したように本発明の半導体装置
は、ウエハ上に配列された多数の基本マスタースライス
チップの間を埋めるように多数の論理演算用基本セルが
形成されているため、無駄なスペースがなく、集積度が
大幅に向上されたマスタースライス方式の半導体装置と
なる。
は、ウエハ上に配列された多数の基本マスタースライス
チップの間を埋めるように多数の論理演算用基本セルが
形成されているため、無駄なスペースがなく、集積度が
大幅に向上されたマスタースライス方式の半導体装置と
なる。
【図１】本発明の一実施例に係る半導体装置の、基本マ
スタースライスチップ４個分を表わした模式図である。
スタースライスチップ４個分を表わした模式図である。
【図２】図１に示す４個の基本マスタースライスチップ
を用いて回路配線、スクライブを行って得た半導体チッ
プの模式図である。
を用いて回路配線、スクライブを行って得た半導体チッ
プの模式図である。
【図３】多数の基本マスタースライスチップが形成され
たウエハを表わした模式図である。
たウエハを表わした模式図である。
【図４】図３に示す基本マスタースライスチップ４個分
を拡大して示した従来方法の模式図である。
を拡大して示した従来方法の模式図である。
【図５】図３に示すウエハに回路配線を行い、さらにス
クライブを行った後の、基本マスタースライスチップ１
個で形成された半導体チップの模式図である。
クライブを行った後の、基本マスタースライスチップ１
個で形成された半導体チップの模式図である。
【図６】図３に示すウエハに回路配線を行い、さらにス
クライブを行った後の、基本マスタースライスチップ４
個で形成された半導体チップの従来方法の模式図であ
る。
クライブを行った後の、基本マスタースライスチップ４
個で形成された半導体チップの従来方法の模式図であ
る。
２ ウエハ ４ａ，４ｂ スクライブ予定線 ６ 基本マスタースライスチップ ８ 間隙 ６１ 多数の論理演算用基本セルが形成された第一の
領域 ６２ 多数の入出力用基本セルが形成された第二の領
域 ６３ パッド ６４ 基本マスタースライスチップに跨る回路配線
領域 ６２ 多数の入出力用基本セルが形成された第二の領
域 ６３ パッド ６４ 基本マスタースライスチップに跨る回路配線
Claims (1)
- 【特許請求の範囲】 【請求項１】 マスタースライス方式の半導体装置にお
いて、多数の論理演算用基本セルが形成された第一の領
域と該第一の領域を取り巻くように多数の入力用セル及
び／又は出力用セルが形成された第二の領域とからなる
基本マスタースライスチップがウエハ上に多数配列さ
れ、これら多数の基本マスタースライスチップの間を埋
めるように多数の論理演算用基本セルが形成されてなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15326591A JPH053285A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15326591A JPH053285A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053285A true JPH053285A (ja) | 1993-01-08 |
Family
ID=15558681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15326591A Withdrawn JPH053285A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053285A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005002678A1 (de) * | 2005-01-20 | 2006-08-03 | Infineon Technologies Ag | Ritzrahmen mit verbesserter Füllroutine |
| JP2006521684A (ja) * | 2002-12-18 | 2006-09-21 | イージック コーポレーション | 半導体デバイスの製造方法 |
-
1991
- 1991-06-25 JP JP15326591A patent/JPH053285A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521684A (ja) * | 2002-12-18 | 2006-09-21 | イージック コーポレーション | 半導体デバイスの製造方法 |
| DE102005002678A1 (de) * | 2005-01-20 | 2006-08-03 | Infineon Technologies Ag | Ritzrahmen mit verbesserter Füllroutine |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |