JPH03283663A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH03283663A JPH03283663A JP8419790A JP8419790A JPH03283663A JP H03283663 A JPH03283663 A JP H03283663A JP 8419790 A JP8419790 A JP 8419790A JP 8419790 A JP8419790 A JP 8419790A JP H03283663 A JPH03283663 A JP H03283663A
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- wiring
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- semiconductor integrated
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔Ｋ梁上の利用分野〕
本発明は半導体集積回路ＶＬ置の製造方法に関し、特に
、ゲートアレイに代表されるセミカスタムＬＳＩの配線
を形成する方法に関する。
、ゲートアレイに代表されるセミカスタムＬＳＩの配線
を形成する方法に関する。
第５図は半導体集積回路Ｓｉ［（Ｉｃ）の−・例の平面
図、第６図は第５図のセル領域１におけるセル構成の一
例を示す回路図、第７図は第５図のＩＣに配線を形成す
る方法を示す工程図である。
図、第６図は第５図のセル領域１におけるセル構成の一
例を示す回路図、第７図は第５図のＩＣに配線を形成す
る方法を示す工程図である。
第５図のＩＧは、複数のセルが規則的に配置されるセル
領域１と、セル領域１間に位置するチャネル領域２と、
周辺領域３とで構成されている。
領域１と、セル領域１間に位置するチャネル領域２と、
周辺領域３とで構成されている。
セル領域１に配置されるセルは、例えば、第６図のよう
な４個のＭＯ８ＦＥ’ｒ４ ａ、４ ｂ、５ａ。
な４個のＭＯ８ＦＥ’ｒ４ ａ、４ ｂ、５ａ。
５ｂから構成され、これらトランジスタ間の配線の仕方
によって、論理和、論理１ａ ％の基本ゲートを構成す
ることができる。また、チャネル領域２には、セル間を
接続づる配線が布線される。
によって、論理和、論理１ａ ％の基本ゲートを構成す
ることができる。また、チャネル領域２には、セル間を
接続づる配線が布線される。
このようなＩＣを製３２ｉηるにあたり、従来は、第７
図に示されるように、拡散、［稈を経て所定の拡散層が
形成されたウェハを用意し、一方、レイアウト設計を経
て、所定パターンが形成されたマスクを用意し、配線工
程により所定パターンの配線を形成し、組立工程におい
てパッケージ等を形成することにより行なわれている。
図に示されるように、拡散、［稈を経て所定の拡散層が
形成されたウェハを用意し、一方、レイアウト設計を経
て、所定パターンが形成されたマスクを用意し、配線工
程により所定パターンの配線を形成し、組立工程におい
てパッケージ等を形成することにより行なわれている。
上述の配線工程においては、品種ごとに異なるマスクを
用意し、２層配線技術を用いて所望の配線を形成する。
用意し、２層配線技術を用いて所望の配線を形成する。
すなわち１１目の配線パターンを形成するためにアルミ
ニウムを蒸着し、マスクパターンを焼付けた後、エツチ
ングして第１１配線を形成し、次に、２層目の配線との
間を絶縁するための層間絶縁膜を形成し、スルーホール
形成後に第２層配線を形成する。
ニウムを蒸着し、マスクパターンを焼付けた後、エツチ
ングして第１１配線を形成し、次に、２層目の配線との
間を絶縁するための層間絶縁膜を形成し、スルーホール
形成後に第２層配線を形成する。
上述した従来の半導体集積回路装置の製造方法は、品種
ごとに異なるマスクを用いて通常のホトリソグラフィ技
術を用いて配線しでいるため、かなり多くの：［ｉ！ｉ
’を必要とするという欠点がある。
ごとに異なるマスクを用いて通常のホトリソグラフィ技
術を用いて配線しでいるため、かなり多くの：［ｉ！ｉ
’を必要とするという欠点がある。
特に、ゲートアレイをはじめとするカスタム品は、製造
日程短縮が要請され、従来の方式では、その顧客ニーズ
に対応できない。
日程短縮が要請され、従来の方式では、その顧客ニーズ
に対応できない。
（！ＩＩＩを解決するための手段）
本発明の半導体集積回路装置の製造方法は、第１の方向
に布線された第１の配線と、前記第１の方向と直交する
方向に布線され、かつ前記第１の配線とは異なる膚の第
２の配線とであらかじめ格子状配線構造を形成しておき
、半導体集積回路装置の品ｌｌ＠に応じて前記格子状配
線ｌｌＡｌ！Ｉの一部を削除することによって、所望の
配線を形成することを特徴とする。
に布線された第１の配線と、前記第１の方向と直交する
方向に布線され、かつ前記第１の配線とは異なる膚の第
２の配線とであらかじめ格子状配線構造を形成しておき
、半導体集積回路装置の品ｌｌ＠に応じて前記格子状配
線ｌｌＡｌ！Ｉの一部を削除することによって、所望の
配線を形成することを特徴とする。
本発明によれば、拡散：［稈および一定の配線工程を終
了したウェハを用意しておき、品種の要求に応じて配線
の一部を削除することにより所望配線を形成するため、
製造日程の大幅な短縮を図れる。
了したウェハを用意しておき、品種の要求に応じて配線
の一部を削除することにより所望配線を形成するため、
製造日程の大幅な短縮を図れる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図ないし第３図は本発明の半導体集積回路装置の製
造り法の配線パターン形成工程を説明するための図であ
る。
造り法の配線パターン形成工程を説明するための図であ
る。
第３図に示されるように、セルＣ１とセルＣ６とを配線
ｊ！１で接続し、セルＣ１とセルＣ８とを配線ｊ！２で
接続し、セルＣ２とセルＣ５とを配線ｊ！３で接続し、
セルＣ４とセルＣ７とを配ｔａｊ！５で接続し、セルＣ
３とセルＣ８とを配線１６で接続する場合を考える。本
実施例では、第１図に示されるように、チャネル領域２
において、縦方向に布線された第１Ｍ配置１Ｘ１〜×８
と横方向に布線された第２層配線Ｙ１〜Ｙ４とを形成し
て、格子状配線＃Ｉ造をあらかじめつくり込んでおく。
ｊ！１で接続し、セルＣ１とセルＣ８とを配線ｊ！２で
接続し、セルＣ２とセルＣ５とを配線ｊ！３で接続し、
セルＣ４とセルＣ７とを配ｔａｊ！５で接続し、セルＣ
３とセルＣ８とを配線１６で接続する場合を考える。本
実施例では、第１図に示されるように、チャネル領域２
において、縦方向に布線された第１Ｍ配置１Ｘ１〜×８
と横方向に布線された第２層配線Ｙ１〜Ｙ４とを形成し
て、格子状配線＃Ｉ造をあらかじめつくり込んでおく。
この場合、縦方向配線と横方向配線の交差部はスルーホ
ールを介して接続されている。
ールを介して接続されている。
この状態で配線ｊ１．第２を形成するには、第１図に示
されるように、配線削除位置を示すマーク６が設けられ
ている部分（図中、平行な２本の短い線分で示される）
において、レーザ、Ｘ線。
されるように、配線削除位置を示すマーク６が設けられ
ている部分（図中、平行な２本の短い線分で示される）
において、レーザ、Ｘ線。
電子ビーム等を用いて配線を切断する。さらに、第２図
に示すようにマーク６が設けられている部分で切断をく
り返し、これにより、第３図の配線パターンが形成され
る。
に示すようにマーク６が設けられている部分で切断をく
り返し、これにより、第３図の配線パターンが形成され
る。
第４図は本発明の半導体装置の製造方法の手順を説明す
るための：［桿菌である。
るための：［桿菌である。
この１造方法が第７図のものと異なる点は、拡敗［程の
みならず、配線工程の一部を終了したつ１ハをあらかじ
め用意しておくこと、レイアウト設計を軒で作成された
配線削除情報に基づいて配線削除処理を行うことであり
、他は、従来と同様である。。
みならず、配線工程の一部を終了したつ１ハをあらかじ
め用意しておくこと、レイアウト設計を軒で作成された
配線削除情報に基づいて配線削除処理を行うことであり
、他は、従来と同様である。。
以Ｅ説明したように本発明番ユ、あらかじめ配線工程の
一部を終えた状態のつ１ハを準備しておき、品種に応じ
て配線削除処理のみを行って集積回路を製作することに
より、１８１の製造日程を大幅に短縮できる効果がある
。。
一部を終えた状態のつ１ハを準備しておき、品種に応じ
て配線削除処理のみを行って集積回路を製作することに
より、１８１の製造日程を大幅に短縮できる効果がある
。。
第１図ないし第３図は本発明の半導体集積回路Ｖｉ鞍の
製造方法の配線パターン形成工程を説明するための図、
第４図は本発明の半導体集積回路装置の製造方法の工程
を説明するための工程図、第５図は本発明が適用される
半導体集積回路装置の一例の平面図、第６図はセルの構
成例を示す回路図、第７図は従来例を示す：［桿菌であ
る。 １・・・セル領域、 ２・・・チャネル領域、３・
・・周辺領域、 ４ａ、４ｂ・・・Ｐ型トランジスタ、 ５ａ、５ｂ・・・Ｎ型トランジスタ、 ６・・・配線削除位置を示すマーク、 ｊ！１〜ｊ！６・・・配線、Ｃ１〜Ｃ８・・・セル、×
１〜×８・・・縦方向に布線された第１層配線、Ｙ１〜
Ｙ４・・・横方向に布線された第２層配線。
製造方法の配線パターン形成工程を説明するための図、
第４図は本発明の半導体集積回路装置の製造方法の工程
を説明するための工程図、第５図は本発明が適用される
半導体集積回路装置の一例の平面図、第６図はセルの構
成例を示す回路図、第７図は従来例を示す：［桿菌であ
る。 １・・・セル領域、 ２・・・チャネル領域、３・
・・周辺領域、 ４ａ、４ｂ・・・Ｐ型トランジスタ、 ５ａ、５ｂ・・・Ｎ型トランジスタ、 ６・・・配線削除位置を示すマーク、 ｊ！１〜ｊ！６・・・配線、Ｃ１〜Ｃ８・・・セル、×
１〜×８・・・縦方向に布線された第１層配線、Ｙ１〜
Ｙ４・・・横方向に布線された第２層配線。
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路装置の製造工程中の配線工程におい
て、 第１の方向に布線された第１の配線と、前記第１の方向
と直交する方向に布線され、かつ前記第１の配線とは異
なる一の第２の配線とであらかじめ格子状配線構造を形
成しておき、半導体集積回路装置の品種等に応じて前記
格子状配線構造の一部を削除することによって、所望の
配線を形成することを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8419790A JPH03283663A (ja) | 1990-03-30 | 1990-03-30 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8419790A JPH03283663A (ja) | 1990-03-30 | 1990-03-30 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283663A true JPH03283663A (ja) | 1991-12-13 |
Family
ID=13823748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8419790A Pending JPH03283663A (ja) | 1990-03-30 | 1990-03-30 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
| US6885043B2 (en) | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
-
1990
- 1990-03-30 JP JP8419790A patent/JPH03283663A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
| US6885043B2 (en) | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
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