JPH06101500B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06101500B2 JPH06101500B2 JP61123804A JP12380486A JPH06101500B2 JP H06101500 B2 JPH06101500 B2 JP H06101500B2 JP 61123804 A JP61123804 A JP 61123804A JP 12380486 A JP12380486 A JP 12380486A JP H06101500 B2 JPH06101500 B2 JP H06101500B2
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- test
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路装置に関し、特に内部に形成さ
れた回路の評価試験を行なうための試験回路を内蔵した
半導体集積回路装置に関する。
れた回路の評価試験を行なうための試験回路を内蔵した
半導体集積回路装置に関する。
（従来例） 従来、このような半導体集積回路装置は第４図に示すも
のがある。同図に示す半導体チツプ１は２点鎖線で囲つ
た中央部分内に仕様に応じて設計された内部回路Ａ（具
体的な回路構成の説明は省略する）が形成され、該内部
回路Ａの外周には約100μｍ×100μｍ程度の大きさのボ
ンデイングパツドが複数個形成されている。
のがある。同図に示す半導体チツプ１は２点鎖線で囲つ
た中央部分内に仕様に応じて設計された内部回路Ａ（具
体的な回路構成の説明は省略する）が形成され、該内部
回路Ａの外周には約100μｍ×100μｍ程度の大きさのボ
ンデイングパツドが複数個形成されている。
これらのボンデイングパツドは、外部から内部回路Ａへ
電力を供給するための電源用ボンデイングパツドVcc及
びアース電位を設定するためのグランド用ボンデイング
パツドGNDと、外部の装置と該内部回路Ａとの間で信号
の授受を行なうための入出力用ボンデイングパツドI/O
から成つている。
電力を供給するための電源用ボンデイングパツドVcc及
びアース電位を設定するためのグランド用ボンデイング
パツドGNDと、外部の装置と該内部回路Ａとの間で信号
の授受を行なうための入出力用ボンデイングパツドI/O
から成つている。
更に、内部回路Ａの一部分には試験回路２としてのEXOR
回路（Exclusive OR Gate）2a,2b等が形成されており、
例えば、図示するEXOR回路2a,2bの一方の入力端子が入
力バツフア回路（図示せず）を介して試験用ボンデイグ
パツドTES1,TES2に接続され、他の入力端子は内部回路
Ａの所定の接点に接続されている。尚、EXOR回路2a,2b
及び試験用ボンデイングパツドTES1,TES2の配線は、半
導体集積回路技術による製造工程において内部回路の製
造と同時に形成される。
回路（Exclusive OR Gate）2a,2b等が形成されており、
例えば、図示するEXOR回路2a,2bの一方の入力端子が入
力バツフア回路（図示せず）を介して試験用ボンデイグ
パツドTES1,TES2に接続され、他の入力端子は内部回路
Ａの所定の接点に接続されている。尚、EXOR回路2a,2b
及び試験用ボンデイングパツドTES1,TES2の配線は、半
導体集積回路技術による製造工程において内部回路の製
造と同時に形成される。
このような構成の半導体チップ１は分離（スクライブ）
工程で個々に分割される前の一枚の半導体基板（ウエー
ハ）の状態のままで動作特性及び電気的特性が試験さ
れ、品質の評価や異常箇所の発見等の処理がなされ、次
に個々の半導体チツプ１に分離（スクライブ）された段
階で該試験結果に基づいて良品と不良品の選別が行なわ
れる。
工程で個々に分割される前の一枚の半導体基板（ウエー
ハ）の状態のままで動作特性及び電気的特性が試験さ
れ、品質の評価や異常箇所の発見等の処理がなされ、次
に個々の半導体チツプ１に分離（スクライブ）された段
階で該試験結果に基づいて良品と不良品の選別が行なわ
れる。
このように分離される以前のウエーハの状態のままで各
半導体チツプ１について行なう試験をプローブテストと
呼び、試験用の計測器に接続されている細い探針（プロ
ーブという）を所定のボンデイングパツドI/O,GND,TES
1,TES2に接触させ、試験条件に基づいた所定の試験信号
を夫々の探針を介して試験回路２に供給し、正常に作動
するか否かを計測する。
半導体チツプ１について行なう試験をプローブテストと
呼び、試験用の計測器に接続されている細い探針（プロ
ーブという）を所定のボンデイングパツドI/O,GND,TES
1,TES2に接触させ、試験条件に基づいた所定の試験信号
を夫々の探針を介して試験回路２に供給し、正常に作動
するか否かを計測する。
次に、このプローブテストを終了し、個々の半導体チツ
プ１に分離（スクライブ）した後、良品だけを組立工程
においてパツケージに組み込み、該パツケージのリード
端子と所定のボンデイングパツドをボンデイングワイヤ
ーで接続して半導体集積回路装置を完成する。
プ１に分離（スクライブ）した後、良品だけを組立工程
においてパツケージに組み込み、該パツケージのリード
端子と所定のボンデイングパツドをボンデイングワイヤ
ーで接続して半導体集積回路装置を完成する。
そして、完成された半導体集積回路装置を各種電気機器
等に実装する際に、試験回路２はもはや不要であるため
第４図に示す試験用ボンデイングパツドTES1,TES2に接
続された特定のリード端子（図示せず）を電源又はアー
ス電位に接続し、外来雑音等の混入による悪影響を防止
するための終端処理を行なう。
等に実装する際に、試験回路２はもはや不要であるため
第４図に示す試験用ボンデイングパツドTES1,TES2に接
続された特定のリード端子（図示せず）を電源又はアー
ス電位に接続し、外来雑音等の混入による悪影響を防止
するための終端処理を行なう。
（発明が解決しようとする問題点） しかしながら、このような試験回路を内蔵した半導体集
積回路装置にあつては、テスト終了後、試験用ボンデイ
ングパツドが不要となる場合が多く、しかも終端処理の
ためのリード端子の接続が必要であり、半導体チツプの
大形化及びリード端子数の多いパツケージの使用を招来
して、価格が上がる問題があり、特に、試験項目の多い
複雑な内部回路を備えた半導体集積回路装置ではこの影
響が大きくなる。一方、試験項目を減らすことで試験用
ボンデイングパツド等の数の上昇に対処した場合、完成
品の信頼性を低下させる問題が生じる。更に、電気機器
等に実装するためには、前記終端処理を行なうために電
気回路基板等に別個に配線パターンを形成しなければな
らず、他の配線の設計を行なう上で自由度が低下する問
題がある。
積回路装置にあつては、テスト終了後、試験用ボンデイ
ングパツドが不要となる場合が多く、しかも終端処理の
ためのリード端子の接続が必要であり、半導体チツプの
大形化及びリード端子数の多いパツケージの使用を招来
して、価格が上がる問題があり、特に、試験項目の多い
複雑な内部回路を備えた半導体集積回路装置ではこの影
響が大きくなる。一方、試験項目を減らすことで試験用
ボンデイングパツド等の数の上昇に対処した場合、完成
品の信頼性を低下させる問題が生じる。更に、電気機器
等に実装するためには、前記終端処理を行なうために電
気回路基板等に別個に配線パターンを形成しなければな
らず、他の配線の設計を行なう上で自由度が低下する問
題がある。
（問題点を解決するための手段） 本発明はこのような問題点に鑑みてなされたものであ
り、プローブテストのために占有される部分を減らし、
しかも試験回路の終端処理を簡素にした半導体集積回路
装置を提供することを目的とする。
り、プローブテストのために占有される部分を減らし、
しかも試験回路の終端処理を簡素にした半導体集積回路
装置を提供することを目的とする。
この目的を達成するため、本発明は、プローブテストに
用いられる探針を接触させることができる程度の面積を
有するプローブパツドを所定数だけ相互に近接して設け
ると共に夫々のプローブパツドを試験回路に接続してお
き、プローブテストの際には、夫々のプローブパツドに
接触された探針を介して試験回路にテスト信号を供給
し、プローブテストの終了で不要となつたプローブパツ
ドはボンデイングワイヤーの接続でもつて複数個を一括
して電源又はアース電位に接続するようにしたことを技
術的要点とする。
用いられる探針を接触させることができる程度の面積を
有するプローブパツドを所定数だけ相互に近接して設け
ると共に夫々のプローブパツドを試験回路に接続してお
き、プローブテストの際には、夫々のプローブパツドに
接触された探針を介して試験回路にテスト信号を供給
し、プローブテストの終了で不要となつたプローブパツ
ドはボンデイングワイヤーの接続でもつて複数個を一括
して電源又はアース電位に接続するようにしたことを技
術的要点とする。
（実施例） 以下、本発明による半導体集積回路装置の一実施例を図
面と共に説明する。第１図は半導体チツプの状態におけ
る構成を示す要部構成図、第２図は第１図のＸ−Ｘ線矢
視断面図であり、第４図と同一又は同等部分には同一符
号を附けている。
面と共に説明する。第１図は半導体チツプの状態におけ
る構成を示す要部構成図、第２図は第１図のＸ−Ｘ線矢
視断面図であり、第４図と同一又は同等部分には同一符
号を附けている。
第１図において、半導体チツプ３は第４図と同様に中央
部分内に仕様に応じて設計された内部回路Ａ（具体的な
構成の説明は省略する）が形成され、その外周部分に入
力用ボンデイングパツドI/O、電源用ボンデイングパツ
ド（図示せず）、グランド用ボンデイングパツドGNDが
形成されている。更に、これらのボンデイングパツドが
形成されている外周部分には、相互に接続されていない
４個のプローブパツドT1,T2,T3,T4が形成され、これら
４個のプローブパツドT1,T2,T3,T4の総面積がボンデイ
ングワイヤーを接続するのに適した大きさとなつてい
る。
部分内に仕様に応じて設計された内部回路Ａ（具体的な
構成の説明は省略する）が形成され、その外周部分に入
力用ボンデイングパツドI/O、電源用ボンデイングパツ
ド（図示せず）、グランド用ボンデイングパツドGNDが
形成されている。更に、これらのボンデイングパツドが
形成されている外周部分には、相互に接続されていない
４個のプローブパツドT1,T2,T3,T4が形成され、これら
４個のプローブパツドT1,T2,T3,T4の総面積がボンデイ
ングワイヤーを接続するのに適した大きさとなつてい
る。
この実施例では、入出力用ボンデイングパツドI/O又は
グランド用ボンデイングパツドGNDの縦横の大きさを約1
00μｍ×100μｍに設計してあり、これらボンデイング
パツドの１個が占有する面積とほぼ等しい特定領域内に
４個のプローブパツドT1,T2,T3,T4を形成している。
グランド用ボンデイングパツドGNDの縦横の大きさを約1
00μｍ×100μｍに設計してあり、これらボンデイング
パツドの１個が占有する面積とほぼ等しい特定領域内に
４個のプローブパツドT1,T2,T3,T4を形成している。
夫々のプローブパツドT1,T2,T3,T4は試験回路２に備え
られた例えばEXOR回路4a,4b,4c,4dの一方の入力端子に
接続され、EXOR回路4a,4b,4c,4dの他方の入力端子は内
部回路Ａの所定の接点に接続されている。
られた例えばEXOR回路4a,4b,4c,4dの一方の入力端子に
接続され、EXOR回路4a,4b,4c,4dの他方の入力端子は内
部回路Ａの所定の接点に接続されている。
プローブパツドT1,T2,T3,T4は共にボンデイングパツドI
/O,GND等と同じ製造工程において同時に形成され、３酸
化硅素（SiO2）膜よりなりパツシベーシヨン層に形成さ
れた開口部分５に対応して相互に近接する４個のアルミ
ニウム膜6,7,8,9により構成されている。
/O,GND等と同じ製造工程において同時に形成され、３酸
化硅素（SiO2）膜よりなりパツシベーシヨン層に形成さ
れた開口部分５に対応して相互に近接する４個のアルミ
ニウム膜6,7,8,9により構成されている。
即ち、第２図の断面図に基づいてプローブパツドT3,T4
の構造を代表して説明すると、半導体基板10の表面に形
成された２酸化硅素膜の絶縁層11の上面にアルミニウム
膜8,9が積層され、更に上面に形成されたパツシベーシ
ヨン層12に形成された開口部分５によつてアルミニウム
膜8,9は外部に開放され、他のプローブパツド6,7も同様
の構造となつている。
の構造を代表して説明すると、半導体基板10の表面に形
成された２酸化硅素膜の絶縁層11の上面にアルミニウム
膜8,9が積層され、更に上面に形成されたパツシベーシ
ヨン層12に形成された開口部分５によつてアルミニウム
膜8,9は外部に開放され、他のプローブパツド6,7も同様
の構造となつている。
このような構造の半導体チツプ３が個々に分離される以
前のウエーハの状態で行なわれるプローブテストにおい
て、各プローブパツドT1,T2,T3,T4に所定の探針を接触
させ、該探針を介して試験回路２に所定のテスト信号St
1,St2,St3,St4を供給する。
前のウエーハの状態で行なわれるプローブテストにおい
て、各プローブパツドT1,T2,T3,T4に所定の探針を接触
させ、該探針を介して試験回路２に所定のテスト信号St
1,St2,St3,St4を供給する。
ここで探針はプローブパツドT1,T2,T3,T4の面積に比べ
て極めて細いため、探針を相互に接触させることなく配
置することができる。
て極めて細いため、探針を相互に接触させることなく配
置することができる。
次にプローブテストが終了し、個々の半導体チツプ３に
分離した後、良品のみを組立工程においてパツケージに
収容し、該パツケージのリード端子とボンデイングパツ
ドをボンデイングワイヤーで接続し、個々に半導体集積
回路装置を完成する。
分離した後、良品のみを組立工程においてパツケージに
収容し、該パツケージのリード端子とボンデイングパツ
ドをボンデイングワイヤーで接続し、個々に半導体集積
回路装置を完成する。
この組立工程において、第３図に示すようにボンデイン
グワイヤー（図中の一点鎖線で示す）13は夫々のボンデ
イングパツドI/O,GND等のほぼ中央部分に接続され、同
様にプローブパツドT1,T2,T3,T4間の中央部分にもボン
デイングワイヤー13が接続され、該ボンデイングワイヤ
ー13の他端はパツケージ内の電源電位又はアース電位と
なる一端に接続される。したがつて、ボンデイングパツ
ドT1,T2,T3,T4はボンデイングワイヤー13の接続面積に
比べて極めて近接しているので一体に接続され上記所定
の電位の一端に一括して終端処理される。
グワイヤー（図中の一点鎖線で示す）13は夫々のボンデ
イングパツドI/O,GND等のほぼ中央部分に接続され、同
様にプローブパツドT1,T2,T3,T4間の中央部分にもボン
デイングワイヤー13が接続され、該ボンデイングワイヤ
ー13の他端はパツケージ内の電源電位又はアース電位と
なる一端に接続される。したがつて、ボンデイングパツ
ドT1,T2,T3,T4はボンデイングワイヤー13の接続面積に
比べて極めて近接しているので一体に接続され上記所定
の電位の一端に一括して終端処理される。
以上説明したように、この実施例では、ボンデイングパ
ツドに比べて小形のプローブパツドを探針の接触用とし
て複数個形成し、組立工程におけるボンデイングワイヤ
ーの接続でもつて複数のプローブパツドを一括して終端
処理するようにしたので、従来のように試験用ボンデイ
ングパツドを形成するよりも半導体チツプを小形にする
ことができ、又、終端処理を一括に行なうので製造工程
を簡素化することができる。
ツドに比べて小形のプローブパツドを探針の接触用とし
て複数個形成し、組立工程におけるボンデイングワイヤ
ーの接続でもつて複数のプローブパツドを一括して終端
処理するようにしたので、従来のように試験用ボンデイ
ングパツドを形成するよりも半導体チツプを小形にする
ことができ、又、終端処理を一括に行なうので製造工程
を簡素化することができる。
尚、この実施例では、４個のプローブパツドを一括して
接続するようにしたが、プローブパツドの数をこれに限
定するものではなく、ボンデイングワイヤーを接続した
時に一体に接続される範囲即ちボンデイングワイヤーの
接続面積内であれば適宜の数のプローブパツドを形成す
ることができる。ただし、夫々のプローブパツドは探針
が接触し得る面積であり且つ探針が相互に接触しないよ
うな配置にする必要がある。
接続するようにしたが、プローブパツドの数をこれに限
定するものではなく、ボンデイングワイヤーを接続した
時に一体に接続される範囲即ちボンデイングワイヤーの
接続面積内であれば適宜の数のプローブパツドを形成す
ることができる。ただし、夫々のプローブパツドは探針
が接触し得る面積であり且つ探針が相互に接触しないよ
うな配置にする必要がある。
又、試験回路２はEX−OR回路を使用したものを示した
が、特にこれに限定されるものではない。
が、特にこれに限定されるものではない。
（発明の効果） 以上説明したように本発明によれば、ボンデイングパツ
ドに比べて小形でボンデイングワイヤーの接続でもつて
一体に接続される複数のプローブパツドを形成し、これ
らのプローブパツドにプローブテスト時の探針を接触さ
せてテスト信号の印加を行なうようにしたので、半導体
チツプを小形にすることができると共にプローブパツド
の終端処理が容易となり、また半導体集積回路装置内で
終端処理がなされるので外部からの雑音の混入等を防止
することができ、また該装置内で完全な終端処理も容易
に行なうことができて完成品を実装時の終端処理を不要
にすることができる。更に従来のように試験用ボンデイ
ングパツド毎にパツケージのリード端子を必要としなく
なるのでリード端子の少ないパツケージを使用すること
ができ価格の低減化を図ることができる。
ドに比べて小形でボンデイングワイヤーの接続でもつて
一体に接続される複数のプローブパツドを形成し、これ
らのプローブパツドにプローブテスト時の探針を接触さ
せてテスト信号の印加を行なうようにしたので、半導体
チツプを小形にすることができると共にプローブパツド
の終端処理が容易となり、また半導体集積回路装置内で
終端処理がなされるので外部からの雑音の混入等を防止
することができ、また該装置内で完全な終端処理も容易
に行なうことができて完成品を実装時の終端処理を不要
にすることができる。更に従来のように試験用ボンデイ
ングパツド毎にパツケージのリード端子を必要としなく
なるのでリード端子の少ないパツケージを使用すること
ができ価格の低減化を図ることができる。
第１図は本発明による半導体集積回路装置の一実施例を
半導体チツプの状態で示す要部構造図、第２図は第１図
のＸ−Ｘ線矢視断面図、第３図は第１図の実施例におい
てボンデイングワイヤーを接続した場合の構造を示す要
部構造図、 第４図は従来の半導体集積回路装置の一例を示す要部構
造図である。 ２……試験回路、３……半導体チツプ、4a,4b,4c,4d…
…EX−OR回路、５……開口部分、6,7,8,9……アルミニ
ウム膜、10……半導体基板、11……絶縁層、12……パツ
シベーシヨン層、13……ボンデイングワイヤー、T1,T2,
T3,T4……プローブパツド、I/O……入出力用ボンデイン
グパツド、GND……グランド用ボンデイングパツド
半導体チツプの状態で示す要部構造図、第２図は第１図
のＸ−Ｘ線矢視断面図、第３図は第１図の実施例におい
てボンデイングワイヤーを接続した場合の構造を示す要
部構造図、 第４図は従来の半導体集積回路装置の一例を示す要部構
造図である。 ２……試験回路、３……半導体チツプ、4a,4b,4c,4d…
…EX−OR回路、５……開口部分、6,7,8,9……アルミニ
ウム膜、10……半導体基板、11……絶縁層、12……パツ
シベーシヨン層、13……ボンデイングワイヤー、T1,T2,
T3,T4……プローブパツド、I/O……入出力用ボンデイン
グパツド、GND……グランド用ボンデイングパツド
Claims (1)
- 【請求項１】半導体チツプ内に探針を接触させてプロー
ブテストが行なわれると共に、組立工程においてボンデ
イングワイヤーによる配線が施される半導体集積回路装
置において、 前記プローブテストの際に前記探針が接触されると共に
前記ボンデイングワイヤーの接触面積の範囲内で相互に
近接して形成され、該ボンデイングワイヤーの接続によ
り一体に接続される複数のプローブパツドを設けたこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123804A JPH06101500B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123804A JPH06101500B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281437A JPS62281437A (ja) | 1987-12-07 |
| JPH06101500B2 true JPH06101500B2 (ja) | 1994-12-12 |
Family
ID=14869731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61123804A Expired - Lifetime JPH06101500B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101500B2 (ja) |
-
1986
- 1986-05-30 JP JP61123804A patent/JPH06101500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281437A (ja) | 1987-12-07 |
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