JPS62281437A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62281437A JPS62281437A JP61123804A JP12380486A JPS62281437A JP S62281437 A JPS62281437 A JP S62281437A JP 61123804 A JP61123804 A JP 61123804A JP 12380486 A JP12380486 A JP 12380486A JP S62281437 A JPS62281437 A JP S62281437A
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は半導体集積回路装置に関し、特に内部に形成さ
れた回路の評価試験を行なうための試験回路を内蔵した
半導体集積回路装置に関する。
れた回路の評価試験を行なうための試験回路を内蔵した
半導体集積回路装置に関する。
（従来例）
従来、このような半導体集積回路装置は第４図に示すも
のがある。同図に示す半導体チップ１は２点鎖線で囲っ
た中央部分内に仕様に応じて設計された内部回路Ａ（具
体的な回路構成の説明は省略する）が形成され、該内部
回路Ａの外周には約１００μｍＸ１００μｍ程度の大き
さのＩンデイング、Ｒラドが複数個形成されている。
のがある。同図に示す半導体チップ１は２点鎖線で囲っ
た中央部分内に仕様に応じて設計された内部回路Ａ（具
体的な回路構成の説明は省略する）が形成され、該内部
回路Ａの外周には約１００μｍＸ１００μｍ程度の大き
さのＩンデイング、Ｒラドが複数個形成されている。
これらのゼンデイング・ｑラドは、外部から内部回路Ａ
へ電力を供給するための電源用ゼンデイングパツドｖｃ
ｃ及びアース電位を設定するためのグランド用ゼンデイ
ングノツドＧＮＤと、外部の装置と該内部回路Ａとの間
で信号の授受を行なうための入出力用ゼンデイング・ぞ
ラドＩ１０から成っている。
へ電力を供給するための電源用ゼンデイングパツドｖｃ
ｃ及びアース電位を設定するためのグランド用ゼンデイ
ングノツドＧＮＤと、外部の装置と該内部回路Ａとの間
で信号の授受を行なうための入出力用ゼンデイング・ぞ
ラドＩ１０から成っている。
更に、内部回路Ａの一部分には試験回路２とし【のＥＸ
ＯＲ回路（Ｅｘｃｌｕｓｉｖｅ ＯＲＧａｔｅ ） ２
ａ ｒ２ｂ等が形成されており、例えば、図示するＥ
ＸＯＲ回路２ａ、２ｂの一方の入力端子が入カバソファ
回路（図示せず）を介して試験用ゼンデインク・ｅツ）
”ＴＥＳ １ 、ＴＥＳ ２に接続され、他の入力端子
は内部回路Ａの所定の接点に接続されている。尚、ＥＸ
ＯＲ回路２ａ、２ｂ及び試験用ポンディングパッドＴＥ
Ｓ １．ＴＥＩ：Ｓ ２の配線は、半導体集積回路技術
による製造工程において内部回路の製造と同時に形成さ
れる。
ＯＲ回路（Ｅｘｃｌｕｓｉｖｅ ＯＲＧａｔｅ ） ２
ａ ｒ２ｂ等が形成されており、例えば、図示するＥ
ＸＯＲ回路２ａ、２ｂの一方の入力端子が入カバソファ
回路（図示せず）を介して試験用ゼンデインク・ｅツ）
”ＴＥＳ １ 、ＴＥＳ ２に接続され、他の入力端子
は内部回路Ａの所定の接点に接続されている。尚、ＥＸ
ＯＲ回路２ａ、２ｂ及び試験用ポンディングパッドＴＥ
Ｓ １．ＴＥＩ：Ｓ ２の配線は、半導体集積回路技術
による製造工程において内部回路の製造と同時に形成さ
れる。
このような構成の半導体チップ１は分離（スクライブ）
工程で個々に分割される前の一枚の半導体基板（ウェー
ハ）の状態のままで動作特性及び電気的特性が試験され
、品質の評価や異常箇所の発見等の処理がなされ、次に
個々の半導体チップｌに分離（スフライりされた段階で
該試験結果に基づいて良品と不良品の選別が行なわれる
。
工程で個々に分割される前の一枚の半導体基板（ウェー
ハ）の状態のままで動作特性及び電気的特性が試験され
、品質の評価や異常箇所の発見等の処理がなされ、次に
個々の半導体チップｌに分離（スフライりされた段階で
該試験結果に基づいて良品と不良品の選別が行なわれる
。
このように分離される以前のウェーハの状態のままで各
半導体チップＩＫついて行なう試験をプローブテストと
呼び、試験用の計測器に接続されている細い探針（プロ
ーブという）を所定のゼンデイングノぞラドＩ１０．Ｇ
ＮＤ、ＴｇＳ１．ＴＥＳ２に接触させ、試験条件に基づ
いた所定の試験信号を夫々の探針な介して試験回路２に
供給し、正常に作動するか否かな計測する。
半導体チップＩＫついて行なう試験をプローブテストと
呼び、試験用の計測器に接続されている細い探針（プロ
ーブという）を所定のゼンデイングノぞラドＩ１０．Ｇ
ＮＤ、ＴｇＳ１．ＴＥＳ２に接触させ、試験条件に基づ
いた所定の試験信号を夫々の探針な介して試験回路２に
供給し、正常に作動するか否かな計測する。
次に、このプローブテストを終了し、個々の半導体チッ
プＩＩＣ分離（スクライブ）した後、良品だけを組立工
程においてノξツケージに組み込み、該パッケージのリ
ード端子と所定のゼンディング・ぞラドをボンデイング
ワイヤーで接続して半導体集積回路装置を完成する。
プＩＩＣ分離（スクライブ）した後、良品だけを組立工
程においてノξツケージに組み込み、該パッケージのリ
ード端子と所定のゼンディング・ぞラドをボンデイング
ワイヤーで接続して半導体集積回路装置を完成する。
そして、完成された半導体集積回路装置を各種電気機器
等に実装する際に、試験回路２はもはや不要であるため
第４図に示す試験用ポンディングパッドＴＥＳＩ、ＴＥ
Ｓ２ に接続された特定のリード端子（図示せず）を
電源又はアース電位に接続し、外来雑音等の混入による
悪影響を防止するための終端処理を行なう。
等に実装する際に、試験回路２はもはや不要であるため
第４図に示す試験用ポンディングパッドＴＥＳＩ、ＴＥ
Ｓ２ に接続された特定のリード端子（図示せず）を
電源又はアース電位に接続し、外来雑音等の混入による
悪影響を防止するための終端処理を行なう。
（発明が解決しようとする問題点）
しかしながら、このような試験回路を内蔵した半導体集
積回路装置にあっては、テスト終了後、試験用ポンディ
ングパッドが不要となる場合が多（、しかも終端処理の
ためのリード端子の接続が必要であり、半導体チップの
大形化及びリード端子数の多い・ぞツケージの使用を招
来して、価格が上がる問題があり、特に、試験項目の多
い複雑な内部回路を備えた半導体集積回路装置ではこの
影響が大きくなる。一方、試験項目を減らすことで試験
用ゼンデイング・ぐラド等の数の上昇に対処した場合、
完成品の信頼性を低下させる問題が生じる。更に、！気
根器等に実装するためには、前記終端処理を行なうため
に電気回路基板等に別個に配線・ぞターンを形成しなけ
ればならず、他の配線の設計を行なう上で自由度が低下
する問題がある。
積回路装置にあっては、テスト終了後、試験用ポンディ
ングパッドが不要となる場合が多（、しかも終端処理の
ためのリード端子の接続が必要であり、半導体チップの
大形化及びリード端子数の多い・ぞツケージの使用を招
来して、価格が上がる問題があり、特に、試験項目の多
い複雑な内部回路を備えた半導体集積回路装置ではこの
影響が大きくなる。一方、試験項目を減らすことで試験
用ゼンデイング・ぐラド等の数の上昇に対処した場合、
完成品の信頼性を低下させる問題が生じる。更に、！気
根器等に実装するためには、前記終端処理を行なうため
に電気回路基板等に別個に配線・ぞターンを形成しなけ
ればならず、他の配線の設計を行なう上で自由度が低下
する問題がある。
（問題点を解決するための手段）
本発明はこのような問題点に鑑みてなされたものであり
、プローブテストのために占有される部分を減らし、し
かも試験回路の終端処理を簡素にした半導体集積回路装
置を提供することを目的とする。
、プローブテストのために占有される部分を減らし、し
かも試験回路の終端処理を簡素にした半導体集積回路装
置を提供することを目的とする。
この目的を達成するため、本発明は、プローブテス）Ｋ
用いられる探針を接触させることができる程度の面積を
有するプローブ・ξラドを所定数だけ相互に近接して設
けると共に夫々のプローブ・ぞラドを試験回路に接続し
ておき、プローブテストの際には、夫々のブローブノソ
ツドに接触された探針を介して試験回路にテスト信号を
供給し、プローブテストの終了で不要となったプローブ
テストはゼ／ディングワイヤーの接続でもって複数個を
一括して電源又はアース電位に接続するようにしたこと
を技術的要点とする。
用いられる探針を接触させることができる程度の面積を
有するプローブ・ξラドを所定数だけ相互に近接して設
けると共に夫々のプローブ・ぞラドを試験回路に接続し
ておき、プローブテストの際には、夫々のブローブノソ
ツドに接触された探針を介して試験回路にテスト信号を
供給し、プローブテストの終了で不要となったプローブ
テストはゼ／ディングワイヤーの接続でもって複数個を
一括して電源又はアース電位に接続するようにしたこと
を技術的要点とする。
（実施例）
以下、本発明による半導体集積回路装置の一実施例を図
面と共に説明する。第１図は半導体チップの状態におけ
る構成を示す要部構成図、第２図は第１図のＸ−Ｘ線矢
視断面図であり、第４図と同−又は同等部分には同一符
号を附けている。
面と共に説明する。第１図は半導体チップの状態におけ
る構成を示す要部構成図、第２図は第１図のＸ−Ｘ線矢
視断面図であり、第４図と同−又は同等部分には同一符
号を附けている。
第１図において、半導体チップ３は第４図と同様に中央
部分内に仕様に応じて設計された内部回路Ａ（４体的な
構成の説明は省略する）が形成され、その外周部分に入
力用ゼンデイング・ソツトエ１０、電源用ゼンディング
・ξラド（図示せず）、グランド用ポンディングパッド
ＧＮＤが形成されている。更に、これらのポンディング
パッドが形成されている外周部分には、相互に接続され
ていない４個のブローブノぞラドＴ１．Ｔ２．Ｔ３．Ｔ
４が形成され、これら４個のプローブパッドＴＩ。
部分内に仕様に応じて設計された内部回路Ａ（４体的な
構成の説明は省略する）が形成され、その外周部分に入
力用ゼンデイング・ソツトエ１０、電源用ゼンディング
・ξラド（図示せず）、グランド用ポンディングパッド
ＧＮＤが形成されている。更に、これらのポンディング
パッドが形成されている外周部分には、相互に接続され
ていない４個のブローブノぞラドＴ１．Ｔ２．Ｔ３．Ｔ
４が形成され、これら４個のプローブパッドＴＩ。
Ｔ２．Ｔ３．Ｔ４の総面積がボンディングワイヤーを接
続するのに適した大きさとなっている。
続するのに適した大きさとなっている。
この実施例では、入出力用２ンデイングパツドＩ１０又
はグランド用ゼンデイングＡツドＧＮＤの縦横の大きさ
を約１００μｍＸ１００μｍに設Ｔ３．Ｔ４を形成して
いる。
はグランド用ゼンデイングＡツドＧＮＤの縦横の大きさ
を約１００μｍＸ１００μｍに設Ｔ３．Ｔ４を形成して
いる。
夫々のグローブ−にラドＴ１．Ｔ２．Ｔ３．Ｔ４は試験
回路２に備えられた例えばＥＸＯＲ回路４ａ、４ｂ、４
ｃ、４ｄの一方の入力端子に接続され、 ＥＸＯＲ回路
４ ａ ＋ ４ ｂ ＊ ４ ｅ ｒ ４ ｄの
他−方の入力端子は内部回路Ａの所定の接点に接続され
ている。
回路２に備えられた例えばＥＸＯＲ回路４ａ、４ｂ、４
ｃ、４ｄの一方の入力端子に接続され、 ＥＸＯＲ回路
４ ａ ＋ ４ ｂ ＊ ４ ｅ ｒ ４ ｄの
他−方の入力端子は内部回路Ａの所定の接点に接続され
ている。
プローブノぐラドＴｌ、Ｔ２．Ｔ３．Ｔ４は共にポンプ
イングツぐラドＩ１０．ＧＮＤ等と同じ製造工程におい
て同時に形成され、２酸化硅素（Ｓｉ０２）膜よりなる
パッシベーション層に形成された開口部分５に対応して
相互に近接する４個のアルミニウム膜６，７．８．９に
より構成されている。
イングツぐラドＩ１０．ＧＮＤ等と同じ製造工程におい
て同時に形成され、２酸化硅素（Ｓｉ０２）膜よりなる
パッシベーション層に形成された開口部分５に対応して
相互に近接する４個のアルミニウム膜６，７．８．９に
より構成されている。
即ち、第２図の断面図に基づいてプローブ・ξラドＴ３
．Ｔ４の構造を代表して説明すると、半導体基板１０の
表面に形成された２酸化硅素膜の絶縁層１１の上面にア
ルミニウム膜８，９が積層され、更に上面に形成された
・々ツシペーション層１２に形成された開口部分５によ
ってアルミニウム膜８．９は外部に開放され、他のプロ
ーブノンラド６゜７も同様の構造となっている。
．Ｔ４の構造を代表して説明すると、半導体基板１０の
表面に形成された２酸化硅素膜の絶縁層１１の上面にア
ルミニウム膜８，９が積層され、更に上面に形成された
・々ツシペーション層１２に形成された開口部分５によ
ってアルミニウム膜８．９は外部に開放され、他のプロ
ーブノンラド６゜７も同様の構造となっている。
このような構造の半導体チップ３が個々に分離される以
前のクエーハの状態で行なわれるグローブナツトにおい
て、各プローブパッドＴｌ、Ｔ２゜Ｔ３．Ｔ４に所定の
探針を接触させ、該探針を介して試験回路２に所定のテ
スト信号Ｓｔ１．ｓｔ２゜Ｓｔｓ、Ｓｉ４を供給する。
前のクエーハの状態で行なわれるグローブナツトにおい
て、各プローブパッドＴｌ、Ｔ２゜Ｔ３．Ｔ４に所定の
探針を接触させ、該探針を介して試験回路２に所定のテ
スト信号Ｓｔ１．ｓｔ２゜Ｓｔｓ、Ｓｉ４を供給する。
ここで探針はプロープノにラドＴｌ、Ｔ２．Ｔ３゜Ｔ４
の面積に比べて極めて細いため、探針を相互に接触させ
ることなく配置することができる。
の面積に比べて極めて細いため、探針を相互に接触させ
ることなく配置することができる。
次にグローブナツトが終了し、個々の半導体チップ３に
分離した後、良品のみを組立工程においてパッケージに
収容し、該パッケージのリード端子とゼンデイ／グ、６
ツドを２ンデイ／ダワイヤーで接続し、個々に半導体集
積回路装置を完成する。
分離した後、良品のみを組立工程においてパッケージに
収容し、該パッケージのリード端子とゼンデイ／グ、６
ツドを２ンデイ／ダワイヤーで接続し、個々に半導体集
積回路装置を完成する。
この組立工程において、第３図に示すようにノンディン
グワイヤー（図中の一点鎖線で示す）１３は夫々のビン
ディングバンドＩ１０．ＧＮＤ等のほぼ中央部分に接続
され、同様にプローブパッドＴｌ、Ｔ２．Ｔ３，７４間
の中央部分にもノンディングワイヤー１３が接続され、
該ノンディングワイヤー１３の他端は・ぞツケージ内の
電源電位又はアース電位となる一端に接続される。した
がって、ポンプイングツぞラドＴｌ、Ｔ２．Ｔ３．Ｔ４
はボンディングワイヤー１３の接続面積に比べて極めて
近接しているので一体に接続され上記所定の電位の一端
に一括して終端処理される。
グワイヤー（図中の一点鎖線で示す）１３は夫々のビン
ディングバンドＩ１０．ＧＮＤ等のほぼ中央部分に接続
され、同様にプローブパッドＴｌ、Ｔ２．Ｔ３，７４間
の中央部分にもノンディングワイヤー１３が接続され、
該ノンディングワイヤー１３の他端は・ぞツケージ内の
電源電位又はアース電位となる一端に接続される。した
がって、ポンプイングツぞラドＴｌ、Ｔ２．Ｔ３．Ｔ４
はボンディングワイヤー１３の接続面積に比べて極めて
近接しているので一体に接続され上記所定の電位の一端
に一括して終端処理される。
以上説明したように、この実施例では、ボンディングパ
ッドに比べて小形のプローブパッドを探針の接触用とし
て複数個形成し、組立工程におけるボンディングワイヤ
ーの接続でもって複数のプローブパッドを一括して終端
処理するようＫしたので、従来のように試験用ボンディ
ング・ぞラドを形成するよりも半導体チップを小形にす
ることができ、又、終端処理を一括に行なうので製造工
程を簡素化することができる。
ッドに比べて小形のプローブパッドを探針の接触用とし
て複数個形成し、組立工程におけるボンディングワイヤ
ーの接続でもって複数のプローブパッドを一括して終端
処理するようＫしたので、従来のように試験用ボンディ
ング・ぞラドを形成するよりも半導体チップを小形にす
ることができ、又、終端処理を一括に行なうので製造工
程を簡素化することができる。
尚、この実施例では、４個のプローブ／ミツドを−ｉし
て接続するようにしたが、プローブ・ξラドの数をこれ
に限定するものではなく、ダンデイングワイ１′−を接
続した時に一体に接続される範囲、即ち鱈！ンデイング
ワイヤーの接続面積内であれば適宜の数のプローブ・ξ
ラドを形成することができろ。ただし、夫々のプローブ
バンドは探針が接触し得る面積であり且つ探針が相互に
接触しな〜・ような配置にする必要がある。
て接続するようにしたが、プローブ・ξラドの数をこれ
に限定するものではなく、ダンデイングワイ１′−を接
続した時に一体に接続される範囲、即ち鱈！ンデイング
ワイヤーの接続面積内であれば適宜の数のプローブ・ξ
ラドを形成することができろ。ただし、夫々のプローブ
バンドは探針が接触し得る面積であり且つ探針が相互に
接触しな〜・ような配置にする必要がある。
又、試験回路２はＥＸ−ＯＲ回路を使用したものを示し
たが、特にこれに限定されるものではない。
たが、特にこれに限定されるものではない。
（発明の効果）
以上説明したように本発明によれは、ボンディング・ぐ
ラドに比べて小形でダンデイングワイヤーの接続でもっ
て一体に接続される複数のブロープノぞラドを形成し、
これらのプローブパッドにプローブテスト時の探針を接
触させてテスト信号の印加を行なうようにしたので、半
導体チップを小形にすることができろと共にプローブパ
ッドの終端処理が容易となり、また半導体集積回路装置
内で終端処理がなされるので外部からの雑音の混入等を
防止することができ、また該装置内で完全な終端処理も
容易に行なうことができて完成品を実装時の終端処理を
不要にすることができる。更に従来のように試験用イン
ディング・ぞラド毎に・にツケージのリード端子を必要
としなくなるのでリード端子の少ないノにツケージな使
用することができ価格の低減化を図ることができる。
ラドに比べて小形でダンデイングワイヤーの接続でもっ
て一体に接続される複数のブロープノぞラドを形成し、
これらのプローブパッドにプローブテスト時の探針を接
触させてテスト信号の印加を行なうようにしたので、半
導体チップを小形にすることができろと共にプローブパ
ッドの終端処理が容易となり、また半導体集積回路装置
内で終端処理がなされるので外部からの雑音の混入等を
防止することができ、また該装置内で完全な終端処理も
容易に行なうことができて完成品を実装時の終端処理を
不要にすることができる。更に従来のように試験用イン
ディング・ぞラド毎に・にツケージのリード端子を必要
としなくなるのでリード端子の少ないノにツケージな使
用することができ価格の低減化を図ることができる。
第１図は本発明による半導体集積回路装置の一実施例を
半導体チップの状態で示す要部構造図。 第２図は第１図のＸ−Ｘ線矢視断面図、第３図は第１図
の実施例においてボンデイングワイヤーを添静梼遣凹ｉ
ある・ ２・・・試験回路、３・・・半導体チップ、４ａ、４ｂ
。 ４ ｃ、４ ｄ＝ＥＸ−ＯＲ回路、５−・・開口部分、
６゜７．８．９・・・アルミニウム膜、１０・・・半導
体基板、１１・・・絶ＲＮ、ｘ２・・・パッシベーショ
ン層、１３・・・ゼンディングワイヤー、Ｔ１．、Ｔ２
．Ｔ３．Ｔ４・・・プローブパッド、Ｉ１０川入出力用
ゼンディングパッド、ＧＮＤ・・・グランド用ゼンデイ
ングパッド 代理人弁理士（８１０７）佐々木 清 隆（ほか２名） 第 １ 図 ユ；牛車ａデー７゛
＠２図 第 ４ 図
半導体チップの状態で示す要部構造図。 第２図は第１図のＸ−Ｘ線矢視断面図、第３図は第１図
の実施例においてボンデイングワイヤーを添静梼遣凹ｉ
ある・ ２・・・試験回路、３・・・半導体チップ、４ａ、４ｂ
。 ４ ｃ、４ ｄ＝ＥＸ−ＯＲ回路、５−・・開口部分、
６゜７．８．９・・・アルミニウム膜、１０・・・半導
体基板、１１・・・絶ＲＮ、ｘ２・・・パッシベーショ
ン層、１３・・・ゼンディングワイヤー、Ｔ１．、Ｔ２
．Ｔ３．Ｔ４・・・プローブパッド、Ｉ１０川入出力用
ゼンディングパッド、ＧＮＤ・・・グランド用ゼンデイ
ングパッド 代理人弁理士（８１０７）佐々木 清 隆（ほか２名） 第 １ 図 ユ；牛車ａデー７゛
＠２図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 半導体チップ内に探針を接触させてプローブテストが行
なわれると共に、組立工程においてボンデイングワイヤ
ーによる配線が施される半導体集積回路装置において、 前記プローブテストの際に前記探針が接触されると共に
前記ボンディングワイヤーの接触面積の範囲内で相互に
近接して形成され、該ボンディングワイヤーの接続によ
り一体に接続される複数のプローブパッドを設けたこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123804A JPH06101500B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123804A JPH06101500B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281437A true JPS62281437A (ja) | 1987-12-07 |
| JPH06101500B2 JPH06101500B2 (ja) | 1994-12-12 |
Family
ID=14869731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61123804A Expired - Lifetime JPH06101500B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101500B2 (ja) |
-
1986
- 1986-05-30 JP JP61123804A patent/JPH06101500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101500B2 (ja) | 1994-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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