JPH05144944A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH05144944A JPH05144944A JP21708891A JP21708891A JPH05144944A JP H05144944 A JPH05144944 A JP H05144944A JP 21708891 A JP21708891 A JP 21708891A JP 21708891 A JP21708891 A JP 21708891A JP H05144944 A JPH05144944 A JP H05144944A
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Abstract
(57)【要約】
【目的】本発明は、半導体集積回路及びその製造方法に
関し、回路配置、配線の自由度を向上させる。またテス
ト容易化を図る。 【構成】複数のパッドがそれぞれ露出するように窓が設
けられた保護膜を形成し、これら複数のパッドを保護膜
の上部を経由して互いに電気的に接続する。
関し、回路配置、配線の自由度を向上させる。またテス
ト容易化を図る。 【構成】複数のパッドがそれぞれ露出するように窓が設
けられた保護膜を形成し、これら複数のパッドを保護膜
の上部を経由して互いに電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の製造において、
多層配線技術、ＣＡＤ設計技術の進歩に伴い、デバイス
の高集積化が進んでいる。このような高集積化に伴い、
設計した回路機能、性能のテストの困難性、テストコス
トは急激に増大しており、現在ＬＳＩ製造総コストに対
するテストコストは約半分を占めるに至っている。この
ような状況の下でａアドホック法、ｂスキャンテスト
法、ｃセルフテスト法等のテスト容易化技術が提唱さ
れ、実用化されつつある。しかし、これらの技術は論理
回路内にテスト容易化のためのテスト回路を設計、付加
するという手法を特徴としており、チップ面積の増加は
不可避である。また、これらの技術は入力バッファ又は
出力バッファ（以下、これらを併せて入出力バッファと
呼ぶ。またバッファは保護回路及びその他周辺回路を含
むものとする。）の位置、配列形状の制約に基づく論理
ブロックの配置、配線上の自由度の制限条件を前提にし
ており、高集積化に伴って回路設計が難しくなってお
り、多くの労力が払われている。
多層配線技術、ＣＡＤ設計技術の進歩に伴い、デバイス
の高集積化が進んでいる。このような高集積化に伴い、
設計した回路機能、性能のテストの困難性、テストコス
トは急激に増大しており、現在ＬＳＩ製造総コストに対
するテストコストは約半分を占めるに至っている。この
ような状況の下でａアドホック法、ｂスキャンテスト
法、ｃセルフテスト法等のテスト容易化技術が提唱さ
れ、実用化されつつある。しかし、これらの技術は論理
回路内にテスト容易化のためのテスト回路を設計、付加
するという手法を特徴としており、チップ面積の増加は
不可避である。また、これらの技術は入力バッファ又は
出力バッファ（以下、これらを併せて入出力バッファと
呼ぶ。またバッファは保護回路及びその他周辺回路を含
むものとする。）の位置、配列形状の制約に基づく論理
ブロックの配置、配線上の自由度の制限条件を前提にし
ており、高集積化に伴って回路設計が難しくなってお
り、多くの労力が払われている。
【０００３】また高集積化技術において入出力バッファ
は半導体集積回路チップ（以下、ＬＳＩチップと呼
ぶ。）外周部に配置、固定されているため、論理ブロッ
クの配置、配線においてはＬＳＩチップの形状、入出力
バッファの配列形状、位置による制約をうけ、配置、配
線の自由度は制限されている。
は半導体集積回路チップ（以下、ＬＳＩチップと呼
ぶ。）外周部に配置、固定されているため、論理ブロッ
クの配置、配線においてはＬＳＩチップの形状、入出力
バッファの配列形状、位置による制約をうけ、配置、配
線の自由度は制限されている。
【０００４】
【発明が解決しようとする課題】従来、テスト容易化設
計において、入出力バッファはＬＳＩチップ外周部にあ
り、チップ内部の任意の回路ノードの入出力信号は直接
には観測不可能で、該ノードの観測のためには特別にテ
ストパターンを作成する必要があるという制約を受けて
おり、一般に、設計した回路の機能を検証する上で必要
な全ての回路ノードの信号を観測するためには、テスト
パターン数、及びその設計工数は指数的に増大し、テス
ト容易化のためのテスト回路の設計、付加においては高
度の知識、熟練が必要とされていた。この状況のもと
で、多くの労力、コストが費やされていた。
計において、入出力バッファはＬＳＩチップ外周部にあ
り、チップ内部の任意の回路ノードの入出力信号は直接
には観測不可能で、該ノードの観測のためには特別にテ
ストパターンを作成する必要があるという制約を受けて
おり、一般に、設計した回路の機能を検証する上で必要
な全ての回路ノードの信号を観測するためには、テスト
パターン数、及びその設計工数は指数的に増大し、テス
ト容易化のためのテスト回路の設計、付加においては高
度の知識、熟練が必要とされていた。この状況のもと
で、多くの労力、コストが費やされていた。
【０００５】また、従来のテスト容易化設計では、テス
ト回路を余分に論理回路内に組込む必要があるため、チ
ップ面積が１〜５割程増加し、それによる製品歩留りの
低下、高集積化上の障害等の問題が発生していた。一般
に回路規模が小さい場合は従来のテスト容易化設計のメ
リットは少ない。上述のように、テスト容易化技術に限
らず、チップの高集積化を追及する上でも、入出力バッ
ファの配置位置、配列形状の制約は、論理ブロックの配
置、配線の自由度を制限し、また集積回路内の任意の回
路ノードどうしを接続する上で制約を与える等の問題を
発生させ、チップの高集積化を達成する上で障害となっ
ていた。
ト回路を余分に論理回路内に組込む必要があるため、チ
ップ面積が１〜５割程増加し、それによる製品歩留りの
低下、高集積化上の障害等の問題が発生していた。一般
に回路規模が小さい場合は従来のテスト容易化設計のメ
リットは少ない。上述のように、テスト容易化技術に限
らず、チップの高集積化を追及する上でも、入出力バッ
ファの配置位置、配列形状の制約は、論理ブロックの配
置、配線の自由度を制限し、また集積回路内の任意の回
路ノードどうしを接続する上で制約を与える等の問題を
発生させ、チップの高集積化を達成する上で障害となっ
ていた。
【０００６】本発明は、上記の点に鑑み、回路配置、配
線の自由度を向上させた半導体集積回路を提供すること
を第１の目的とする。また、本発明は上記回路配置、配
線の自由度を向上させた半導体集積回路に関し、テスト
容易化手法を実現させた製造方法を提供することを第２
の目的とする。
線の自由度を向上させた半導体集積回路を提供すること
を第１の目的とする。また、本発明は上記回路配置、配
線の自由度を向上させた半導体集積回路に関し、テスト
容易化手法を実現させた製造方法を提供することを第２
の目的とする。
【０００７】
【課題を解決するための手段】上記第１の目的を達成す
るための本発明の半導体集積回路は、複数のパッドと、
該複数のパッドをそれぞれ上方に露出させるように窓が
設けられた保護膜と、前記複数のパッドを、前記保護膜
の上部を経由して互いに電気的に接続する導線とを備え
たことを特徴とするものである。
るための本発明の半導体集積回路は、複数のパッドと、
該複数のパッドをそれぞれ上方に露出させるように窓が
設けられた保護膜と、前記複数のパッドを、前記保護膜
の上部を経由して互いに電気的に接続する導線とを備え
たことを特徴とするものである。
【０００８】ここで、上記本発明の半導体集積回路の一
態様として、入力バッファもしくは出力バッファと、該
入力バッファもしくは出力バッファのそれぞれ入力側も
しくは出力側に接続された第１のパッドと、前記入力バ
ッファもしくは出力バッファのそれぞれ出力側もしくは
入力側に接続された第２のパッドと、内部回路と接続さ
れた第３のパッドと、前記第２のパッドと前記第３のパ
ッドをそれぞれ上方に露出させるように窓が設けられた
保護膜と、前記第２のパッドと前記第３のパッドを、前
記保護膜の上部を経由して互いに電気的に接続する導線
とを備えた半導体集積回路としてもよい。
態様として、入力バッファもしくは出力バッファと、該
入力バッファもしくは出力バッファのそれぞれ入力側も
しくは出力側に接続された第１のパッドと、前記入力バ
ッファもしくは出力バッファのそれぞれ出力側もしくは
入力側に接続された第２のパッドと、内部回路と接続さ
れた第３のパッドと、前記第２のパッドと前記第３のパ
ッドをそれぞれ上方に露出させるように窓が設けられた
保護膜と、前記第２のパッドと前記第３のパッドを、前
記保護膜の上部を経由して互いに電気的に接続する導線
とを備えた半導体集積回路としてもよい。
【０００９】ここで、前記複数のパッドどうし、もしく
は前記第２のパッドと前記第３のパッドがフィルム上に
配線された導線により接続することが好ましい。また、
上記第２の目的を達成するための本発明の半導体集積回
路の製造方法は、半導体集積回路内に、入力バッファも
しくは出力バッファのそれぞれ入力側もしくは出力側と
接続された第１のパッドのほか、該入力バッファもしく
は出力バッファのそれぞれ出力側もしくは入力側と接続
された第２のパッドと、内部回路内のテスト用信号を入
力もしくは出力するノードに接続された第３のパッドと
を配置し、前記第２のパッド及び前記第３のパッドをそ
れぞれ上方に露出させるように窓を設けた保護膜を形成
し、前記半導体集積回路を、上方に窓が設けられたパッ
ケージに収納し、また前記半導体集積回路とは別に、前
記第２のパッドと前記第３のパッドがテスト用に接続さ
れるように導体が配線された第１のフィルムと、前記第
２のパッドと前記第３のパッド、もしくは複数の前記第
３のパッドどおしが前記半導体集積回路の最終動作用に
接続されるように導体が配線された第２のフィルムとを
用意し、前記パッケージに収納された前記半導体集積回
路上に前記第１のフィルムを配置して該半導体集積回路
の回路動作テストを行い、前記第１のフィルムに代えて
前記第２のフィルムを前記半導体集積回路上に配置し、
前記パッケージの窓を塞ぐことを特徴とするものであ
る。
は前記第２のパッドと前記第３のパッドがフィルム上に
配線された導線により接続することが好ましい。また、
上記第２の目的を達成するための本発明の半導体集積回
路の製造方法は、半導体集積回路内に、入力バッファも
しくは出力バッファのそれぞれ入力側もしくは出力側と
接続された第１のパッドのほか、該入力バッファもしく
は出力バッファのそれぞれ出力側もしくは入力側と接続
された第２のパッドと、内部回路内のテスト用信号を入
力もしくは出力するノードに接続された第３のパッドと
を配置し、前記第２のパッド及び前記第３のパッドをそ
れぞれ上方に露出させるように窓を設けた保護膜を形成
し、前記半導体集積回路を、上方に窓が設けられたパッ
ケージに収納し、また前記半導体集積回路とは別に、前
記第２のパッドと前記第３のパッドがテスト用に接続さ
れるように導体が配線された第１のフィルムと、前記第
２のパッドと前記第３のパッド、もしくは複数の前記第
３のパッドどおしが前記半導体集積回路の最終動作用に
接続されるように導体が配線された第２のフィルムとを
用意し、前記パッケージに収納された前記半導体集積回
路上に前記第１のフィルムを配置して該半導体集積回路
の回路動作テストを行い、前記第１のフィルムに代えて
前記第２のフィルムを前記半導体集積回路上に配置し、
前記パッケージの窓を塞ぐことを特徴とするものであ
る。
【００１０】
【作用】本発明の半導体集積回路は、保護膜に窓を設け
てパッドを露出させておき、保護膜の上部を経由して、
例えばボンディング法、フィルムキャリア法等により配
線するようにしたものであるため、例えば内部論理回路
の空領域にパッドを配置して互いに離れた論理回路どう
しを接続すること等が可能となり、回路配置の自由度、
配線の自由度が大幅に向上する。
てパッドを露出させておき、保護膜の上部を経由して、
例えばボンディング法、フィルムキャリア法等により配
線するようにしたものであるため、例えば内部論理回路
の空領域にパッドを配置して互いに離れた論理回路どう
しを接続すること等が可能となり、回路配置の自由度、
配線の自由度が大幅に向上する。
【００１１】また本発明の半導体集積回路の一態様とし
て、前記第２のパッドと前記第３のパッドを保護膜の上
部を経由して接続するように構成すると、これまで入出
力バッファの配置位置、配列形状の制限により論理ブロ
ックの配置、配線の自由度が限られ、このために例えば
チップ内部回路内のあるノードから入出力バッファまで
の配線スペースがとれず高集積化の障害になる場合等に
おいても、上記ノード位置に第３のパッドを配置し、保
護膜の上を経由して前記第２のパッドまで配線すること
により、入出力バッファまで配線が可能となり、高集積
化が達成される。
て、前記第２のパッドと前記第３のパッドを保護膜の上
部を経由して接続するように構成すると、これまで入出
力バッファの配置位置、配列形状の制限により論理ブロ
ックの配置、配線の自由度が限られ、このために例えば
チップ内部回路内のあるノードから入出力バッファまで
の配線スペースがとれず高集積化の障害になる場合等に
おいても、上記ノード位置に第３のパッドを配置し、保
護膜の上を経由して前記第２のパッドまで配線すること
により、入出力バッファまで配線が可能となり、高集積
化が達成される。
【００１２】ここで上記半導体集積回路において保護膜
の上部を経由する配線は上記第１の目的、即ち、回路配
置、配線の自由度の向上の目的のみのためには、その配
線方法を問うものではなく、例えばボンディングワイヤ
による配線であってもよいが、半導体集積回路の製造工
程におけるテストの容易化を実現するためにはフィルム
上に配線された導線で接続するほうが望ましい。
の上部を経由する配線は上記第１の目的、即ち、回路配
置、配線の自由度の向上の目的のみのためには、その配
線方法を問うものではなく、例えばボンディングワイヤ
による配線であってもよいが、半導体集積回路の製造工
程におけるテストの容易化を実現するためにはフィルム
上に配線された導線で接続するほうが望ましい。
【００１３】また、上記本発明の半導体集積回路の製造
方法は、チップ内部回路の論理ブロックの任意の入出力
ノードに第３のパッドを配置し、このノードと入出力バ
ッファとの中継として入出力バッファの内部回路側に第
２のパッドを配置し、これらパッドに対応する最上層保
護膜に窓を開けて第２及び第３のパッドが露出するよう
にしておき、回路機能のテスト用にこれらのパッドを保
護膜の上を経由して互いに配線することにより、チップ
外部から入力バッファを経由して上記任意の回路ノード
への直接入力、または出力バッファを経由して上記任意
の回路ノードの出力信号をチップ外部へ直接に出力、観
測することを可能にし、テストが完了した後に上記保護
膜上の配線を製品用に切り替えて製品パッケージとして
組み立てることが可能となる。
方法は、チップ内部回路の論理ブロックの任意の入出力
ノードに第３のパッドを配置し、このノードと入出力バ
ッファとの中継として入出力バッファの内部回路側に第
２のパッドを配置し、これらパッドに対応する最上層保
護膜に窓を開けて第２及び第３のパッドが露出するよう
にしておき、回路機能のテスト用にこれらのパッドを保
護膜の上を経由して互いに配線することにより、チップ
外部から入力バッファを経由して上記任意の回路ノード
への直接入力、または出力バッファを経由して上記任意
の回路ノードの出力信号をチップ外部へ直接に出力、観
測することを可能にし、テストが完了した後に上記保護
膜上の配線を製品用に切り替えて製品パッケージとして
組み立てることが可能となる。
【００１４】テスト時において上記内部回路ノードは第
２のパッドを中継として入出力バッファを経由している
ため、チップ外部からの入力、チップ外部への出力に際
し、各々、静電破壊、出力レベル調整等の問題がなく、
通常のチップと全く同等に扱うことができる。本発明に
より、テスト時において、入出力バッファからチップ内
部のいかなる位置の回路ノードに対しても、それが入出
力バッファ近傍にある場合と等価に扱うことができ、設
計した回路機能のテストにおいて、テストパターンの大
幅な簡易化を実現することができ、従来のテスト容易化
設計で問題になっていた高集積化に伴ったテスト回路設
計の複雑さ、費用、労力の低減が実現可能となる。
２のパッドを中継として入出力バッファを経由している
ため、チップ外部からの入力、チップ外部への出力に際
し、各々、静電破壊、出力レベル調整等の問題がなく、
通常のチップと全く同等に扱うことができる。本発明に
より、テスト時において、入出力バッファからチップ内
部のいかなる位置の回路ノードに対しても、それが入出
力バッファ近傍にある場合と等価に扱うことができ、設
計した回路機能のテストにおいて、テストパターンの大
幅な簡易化を実現することができ、従来のテスト容易化
設計で問題になっていた高集積化に伴ったテスト回路設
計の複雑さ、費用、労力の低減が実現可能となる。
【００１５】また、従来テスト容易化設計のようにテス
ト回路を付加する必要がなく、本発明によるチップ面積
の増大は従来手法と比べ小さく、高集積化を追及する上
でも有効である。
ト回路を付加する必要がなく、本発明によるチップ面積
の増大は従来手法と比べ小さく、高集積化を追及する上
でも有効である。
【００１６】
【実施例】以下、本発明の実施例について説明する。本
発明においては、保護膜に窓を設けたパッドを露出させ
ておき、保護膜の上を経由して配線することを特徴とす
るが、この配線手法としてはワイヤボンディング法、フ
ィルムキャリア及びバンプを用いた手法等がある。
発明においては、保護膜に窓を設けたパッドを露出させ
ておき、保護膜の上を経由して配線することを特徴とす
るが、この配線手法としてはワイヤボンディング法、フ
ィルムキャリア及びバンプを用いた手法等がある。
【００１７】図６はフィルムキャリア及びバンプを用い
た手法（フィルムキャリア法と呼ぶ）の一例を示した図
である。図６（Ａ）、（Ｂ）は、それぞれ樹脂フィルム
１にリード（導線）が付されたフィルムキャリア３を示
した図、及びバンプ形成用基板４上にバンプ（金属突
起）５が付された転写用バンプ６を示した図であり、図
６（ｃ）に示すように、リード２の先端にバンプ５が接
合され、このリード２の先端に接合されたバンプ５が半
導体チップ７（図６（Ｄ））上のパッド８の上に重なる
ように配置され、これによりパッド８とリード２がバン
プ５を介して電気的に接続される。
た手法（フィルムキャリア法と呼ぶ）の一例を示した図
である。図６（Ａ）、（Ｂ）は、それぞれ樹脂フィルム
１にリード（導線）が付されたフィルムキャリア３を示
した図、及びバンプ形成用基板４上にバンプ（金属突
起）５が付された転写用バンプ６を示した図であり、図
６（ｃ）に示すように、リード２の先端にバンプ５が接
合され、このリード２の先端に接合されたバンプ５が半
導体チップ７（図６（Ｄ））上のパッド８の上に重なる
ように配置され、これによりパッド８とリード２がバン
プ５を介して電気的に接続される。
【００１８】なお、ここでは半導体チップ７上のパッド
８とリード２とを接続する場合について述べたが、この
リード２の他端は上記と同様にして例えば他のパッドと
接続される。図１は、本発明の半導体集積回路の一実施
例を示した模式図である。半導体チップの周縁１０の近
傍に第１のパッド１１が配置されており、この第１のパ
ッド１１に入出力バッファ回路１２が接続されている。
また、この入出力バッファ１２の内部回路側には第２の
パッド１３が配置され、入出力バッファ回路１２と接続
されている。また内部回路中の、第２のパッド１３と離
れた位置に、第３のパッド１４が配置されており、この
パッド１４は図示しない論理回路に接続されている。
８とリード２とを接続する場合について述べたが、この
リード２の他端は上記と同様にして例えば他のパッドと
接続される。図１は、本発明の半導体集積回路の一実施
例を示した模式図である。半導体チップの周縁１０の近
傍に第１のパッド１１が配置されており、この第１のパ
ッド１１に入出力バッファ回路１２が接続されている。
また、この入出力バッファ１２の内部回路側には第２の
パッド１３が配置され、入出力バッファ回路１２と接続
されている。また内部回路中の、第２のパッド１３と離
れた位置に、第３のパッド１４が配置されており、この
パッド１４は図示しない論理回路に接続されている。
【００１９】このように配置された半導体集積回路にお
いて、第１のパッド１１、第２のパッド１３及び第３の
パッド１４が露出するようにそれらの領域に対応する保
護膜には窓が形成される。その後第２のパッド１３と第
３のパッド１４がボンディングワイヤ又はフィルムキャ
リア法により互いに接続される。図１において１５は保
護膜の上を経由する配線を示す。
いて、第１のパッド１１、第２のパッド１３及び第３の
パッド１４が露出するようにそれらの領域に対応する保
護膜には窓が形成される。その後第２のパッド１３と第
３のパッド１４がボンディングワイヤ又はフィルムキャ
リア法により互いに接続される。図１において１５は保
護膜の上を経由する配線を示す。
【００２０】図２は本発明による高集積化手法を示した
模式図である。この図において、図１に示した実施例の
各構成要素と対応する構成要素には図１において付した
番号と同一の番号を付し、共通点についての説明は省略
する。半導体チップの周縁１０の近傍に第１のパッド１
１が多数配列され、そのすぐ内側に入出力バッファ１
２、その内側に第２のパッド１３が各第１のパッド１１
と対応するように設けられている。内部回路１６は４つ
のブロック１６ａ、１６ｂ、１６ｃ、１６ｄに分かれて
おり、図の右下の一角に空白部１７を有している。この
ような場合に、通常のアルミニウム配線では各ブロック
１６ａ、１６ｂ、１６ｃ、１６ｄの相互間や各ブロック
１６ａ、１６ｂ、１６ｃ、１６ｄと入出力バッファ１２
との間を配線できる領域がない場合であっても、空白部
１７に第３のパッド１４を配置し、第２のパッド１３及
び第３パッド１４の上に窓を設けた保護膜を形成し、こ
れら第３のパッド１４の相互間、あるいは第２のパッド
１３と第３のパッド１４との間を保護膜の上方を経由し
てワイヤボンディングあるいはフィルムキャリア法で接
続することにより配線が可能となり、これにより、これ
らの相互間を通常の配線で結ぶように構成した場合と比
べ高集積化を図ることができることとなる。
模式図である。この図において、図１に示した実施例の
各構成要素と対応する構成要素には図１において付した
番号と同一の番号を付し、共通点についての説明は省略
する。半導体チップの周縁１０の近傍に第１のパッド１
１が多数配列され、そのすぐ内側に入出力バッファ１
２、その内側に第２のパッド１３が各第１のパッド１１
と対応するように設けられている。内部回路１６は４つ
のブロック１６ａ、１６ｂ、１６ｃ、１６ｄに分かれて
おり、図の右下の一角に空白部１７を有している。この
ような場合に、通常のアルミニウム配線では各ブロック
１６ａ、１６ｂ、１６ｃ、１６ｄの相互間や各ブロック
１６ａ、１６ｂ、１６ｃ、１６ｄと入出力バッファ１２
との間を配線できる領域がない場合であっても、空白部
１７に第３のパッド１４を配置し、第２のパッド１３及
び第３パッド１４の上に窓を設けた保護膜を形成し、こ
れら第３のパッド１４の相互間、あるいは第２のパッド
１３と第３のパッド１４との間を保護膜の上方を経由し
てワイヤボンディングあるいはフィルムキャリア法で接
続することにより配線が可能となり、これにより、これ
らの相互間を通常の配線で結ぶように構成した場合と比
べ高集積化を図ることができることとなる。
【００２１】図３は本発明によるテスト容易化手法の一
実施例を示した模式図である。このテスト容易化手法で
は、保護膜の上の配線は、主としてフィルムキャリア法
を用いた方が望ましい。内部回路内に例えば論理回路１
８を有し、この論理回路１８を構成する各段１８ａ、１
８ｂ、１８ｃのノードの論理レベルをテストする際に論
理回路１８の各段１８ａ、１８ｂ、１８ｃのノードに第
３のパッド１４を配しておき、テストの段階ではフィル
ムキャリア法により図３（Ａ）に示すように第２のパッ
ド１３と第３のパッド１４とを接続して各段１８ａ、１
８ｂ、１８ｃのノードの論理レベルを直接にチップ外部
に出力して観測し、このテストが終了した後、フィルム
キャリアを製品用のそれに取換えることにより、図３
（Ｂ）に示すように第３のパッド１４の相互間が接続さ
れ、通常製品としての機能を持たせることが可能とな
る。
実施例を示した模式図である。このテスト容易化手法で
は、保護膜の上の配線は、主としてフィルムキャリア法
を用いた方が望ましい。内部回路内に例えば論理回路１
８を有し、この論理回路１８を構成する各段１８ａ、１
８ｂ、１８ｃのノードの論理レベルをテストする際に論
理回路１８の各段１８ａ、１８ｂ、１８ｃのノードに第
３のパッド１４を配しておき、テストの段階ではフィル
ムキャリア法により図３（Ａ）に示すように第２のパッ
ド１３と第３のパッド１４とを接続して各段１８ａ、１
８ｂ、１８ｃのノードの論理レベルを直接にチップ外部
に出力して観測し、このテストが終了した後、フィルム
キャリアを製品用のそれに取換えることにより、図３
（Ｂ）に示すように第３のパッド１４の相互間が接続さ
れ、通常製品としての機能を持たせることが可能とな
る。
【００２２】ここで、テスト容易化配線を実施しない場
合、１８ｃのノードの論理レベルをテストをするために
は指数的にテストパターン数が増加する。本発明では主
として、図４に示すように例えばＰＧＡ（Ｐｉｎ Ｇｒ
ｉｄ Ａｒｒａｙ）型で、リッドによる密閉で組み立て
を完成するパッケージタイプを対象としているがテスト
用配線、製品用配線の切り替えができればこれに限られ
るものではない。
合、１８ｃのノードの論理レベルをテストをするために
は指数的にテストパターン数が増加する。本発明では主
として、図４に示すように例えばＰＧＡ（Ｐｉｎ Ｇｒ
ｉｄ Ａｒｒａｙ）型で、リッドによる密閉で組み立て
を完成するパッケージタイプを対象としているがテスト
用配線、製品用配線の切り替えができればこれに限られ
るものではない。
【００２３】図４はパッケージに収納された半導体チッ
プを模式的に表わした図、図５は、フィルムキャリアの
一例を表わした図である。図４において、ＰＧＡ型パッ
ケージ２０内に半導体チップ２１が配置され、この半導
体チップ２１上の第１のパッド１１とパッケージ側の図
示しない導体がボンディングワイヤ２２で接続されてい
る。
プを模式的に表わした図、図５は、フィルムキャリアの
一例を表わした図である。図４において、ＰＧＡ型パッ
ケージ２０内に半導体チップ２１が配置され、この半導
体チップ２１上の第１のパッド１１とパッケージ側の図
示しない導体がボンディングワイヤ２２で接続されてい
る。
【００２４】ここで、例えば図５に示すような、リード
２の両端に第２のパッド１３、第３のパッド１４にそれ
ぞれ対応するバンプ５ａ、５ｂが接合されたフィルムキ
ャリア３をテスト用（仮配線用）と製品用（本配線用）
との２種類用意しておき、図４に示すように先ずテスト
用のフィルムキャリア３を半導体チップ２１上において
テストを行い、テスト完了後テスト用のフィルムキャリ
アに代えて製品用フィルムキャリアにより本配線を実施
し、その上にリッド２３を載置して固定する。なお、こ
のテスト用のフィルムキャリア３は、後に製品用と取換
える必要があるため、そのテスト用フィルムキャリア３
のバンプ５ａ、５ｂが一時は確実にパッドに固定されて
電気的に接続されるとともにその交換が容易なようにパ
ッド１３、１４及びバンプ５ａ、５ｂを磁性体で形成
し、その一方を磁化しておくことが好ましい。このよう
にテスト用と製品用との双方のフィルムキャリアを用意
しておくことにより、従来のテスト容易化設計のように
テスト回路付加によるチップ面積の増大は回避でき、ま
た、任意の回路ノードに物理的にパッドを配置すること
によりテスト容易化を達成できるため、複雑なテスト用
回路設計は不要になり、大幅な設計工数、コストの削減
を達成できる。
２の両端に第２のパッド１３、第３のパッド１４にそれ
ぞれ対応するバンプ５ａ、５ｂが接合されたフィルムキ
ャリア３をテスト用（仮配線用）と製品用（本配線用）
との２種類用意しておき、図４に示すように先ずテスト
用のフィルムキャリア３を半導体チップ２１上において
テストを行い、テスト完了後テスト用のフィルムキャリ
アに代えて製品用フィルムキャリアにより本配線を実施
し、その上にリッド２３を載置して固定する。なお、こ
のテスト用のフィルムキャリア３は、後に製品用と取換
える必要があるため、そのテスト用フィルムキャリア３
のバンプ５ａ、５ｂが一時は確実にパッドに固定されて
電気的に接続されるとともにその交換が容易なようにパ
ッド１３、１４及びバンプ５ａ、５ｂを磁性体で形成
し、その一方を磁化しておくことが好ましい。このよう
にテスト用と製品用との双方のフィルムキャリアを用意
しておくことにより、従来のテスト容易化設計のように
テスト回路付加によるチップ面積の増大は回避でき、ま
た、任意の回路ノードに物理的にパッドを配置すること
によりテスト容易化を達成できるため、複雑なテスト用
回路設計は不要になり、大幅な設計工数、コストの削減
を達成できる。
【００２５】また、本発明によるテスト容易化手法と、
スキャンテスト法、セルフテスト法等の従来法との組合
せによるテストコストの削減も実現可能である。なお、
ウェーハからの良品チップの選別を実施する場合には、
例えばウェーハプローブ工程において、テスト用配線に
対応して作成したプローブカードを用いてウェーハプロ
ーブを実施する方法などがある。
スキャンテスト法、セルフテスト法等の従来法との組合
せによるテストコストの削減も実現可能である。なお、
ウェーハからの良品チップの選別を実施する場合には、
例えばウェーハプローブ工程において、テスト用配線に
対応して作成したプローブカードを用いてウェーハプロ
ーブを実施する方法などがある。
【００２６】テスト用フィルムキャリアは、何度も繰返
し使用可能であるため、必ずしも製品数に合わせて準備
する必要はない。
し使用可能であるため、必ずしも製品数に合わせて準備
する必要はない。
【００２７】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、保護膜に窓を設けてパッドを露出させておき
保護膜の上部を経由して配線したものであるため、回路
配置の自由度、配線の自由度が大幅に向上し、高集積化
を達成できる。また保護膜の上部を経由する配線をフィ
ルムキャリア法を用いてテスト用と製品用の２種類用意
しておき、テスト時と、製品用にそれらを切り替えるこ
とによりテスト容易化も実現することができる。
積回路は、保護膜に窓を設けてパッドを露出させておき
保護膜の上部を経由して配線したものであるため、回路
配置の自由度、配線の自由度が大幅に向上し、高集積化
を達成できる。また保護膜の上部を経由する配線をフィ
ルムキャリア法を用いてテスト用と製品用の２種類用意
しておき、テスト時と、製品用にそれらを切り替えるこ
とによりテスト容易化も実現することができる。
【図１】本発明の半導体集積回路の一実施例を示した模
式図である。
式図である。
【図２】本発明による高集積化手法を示した模式図であ
る。
る。
【図３】本発明によるテスト容易化手法の一実施例を示
した模式図である。
した模式図である。
【図４】パッケージに収納された半導体チップを模式的
に表わした図である。
に表わした図である。
【図５】フィルムキャリアの一例を示した図である。
【図６】フィルムキャリア法の一例を示した図である。
１ 樹脂フィルム ２ リード ３ フィルムキャリア ５ バンプ ７ 半導体チップ ８ パッド １１ 第１のパッド １２ 入出力バッファ １３ 第２のパッド １４ 第３のパッド １５ 保護膜の上を経由する配線 １６ 内部回路 １７ 空領域 １８ 論理回路 ２０ パッケージ ２３ リッド
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ａ 8427−4Ｍ
Claims (4)
- 【請求項１】 複数のパッドと、該複数のパッドをそれ
ぞれ上方に露出させるように窓が設けられた保護膜と、
前記複数のパッドを、前記保護膜の上部を経由して互い
に電気的に接続する導線とを備えたことを特徴とする半
導体集積回路。 - 【請求項２】 入力バッファもしくは出力バッファと、
該入力バッファもしくは出力バッファのそれぞれ入力側
もしくは出力側に接続された第１のパッドと、前記入力
バッファもしくは出力バッファのそれぞれ出力側もしく
は入力側に接続された第２のパッドと、内部回路と接続
された第３のパッドと、前記第２のパッドと前記第３の
パッドをそれぞれ上方に露出させるように窓が設けられ
た保護膜と、前記第２のパッドと前記第３のパッドを、
前記保護膜の上部を経由して互いに電気的に接続する導
線とを備えたことを特徴とする半導体集積回路。 - 【請求項３】 前記複数のパッドどうし、もしくは前記
第２のパッドと前記第３のパッドがフィルム上に配線さ
れた導線により接続されてなることを特徴とする請求項
１又は２記載の半導体集積回路。 - 【請求項４】 半導体集積回路内に、入力バッファもし
くは出力バッファのそれぞれ入力側もしくは出力側と接
続された第１のパッドのほか、該入力バッファもしくは
出力バッファのそれぞれ出力側もしくは入力側と接続さ
れた第２のパッドと、内部回路内のテスト用信号を入力
もしくは出力するノードに接続された第３のパッドとを
配置し、 前記第２のパッド及び前記第３のパッドをそれぞれ上方
に露出させるように窓を設けた保護膜を形成し、 前記半導体集積回路を、上方に窓が設けられたパッケー
ジに収納し、 また前記半導体集積回路とは別に、前記第２のパッドと
前記第３のパッドがテスト用に接続されるように導体が
配線された第１のフィルムと、前記第２のパッドと前記
第３のパッド、もしくは複数の前記第３のパッドどおし
が前記半導体集積回路の最終動作用に接続されるように
導体が配線された第２のフィルムとを用意し、 前記パッケージに収納された前記半導体集積回路上に前
記第１のフィルムを配置して該半導体集積回路の回路動
作テストを行い、 前記第１のフィルムに代えて前記第２のフィルムを前記
半導体集積回路上に配置し、 前記パッケージの窓を塞ぐことを特徴とする半導体集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21708891A JPH05144944A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21708891A JPH05144944A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144944A true JPH05144944A (ja) | 1993-06-11 |
Family
ID=16698648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21708891A Withdrawn JPH05144944A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000030170A1 (en) * | 1998-11-17 | 2000-05-25 | Infineon Technologies Ag | A semiconductor chip and a lead frame |
| US6952370B2 (en) | 2003-03-20 | 2005-10-04 | Hynix Semiconductor Inc. | Data output buffer capable of controlling data valid window in semiconductor memory devices |
-
1991
- 1991-08-28 JP JP21708891A patent/JPH05144944A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000030170A1 (en) * | 1998-11-17 | 2000-05-25 | Infineon Technologies Ag | A semiconductor chip and a lead frame |
| US6495925B1 (en) | 1998-11-17 | 2002-12-17 | Infineon Technologies A.G. | Semiconductor chip and a lead frame |
| US6952370B2 (en) | 2003-03-20 | 2005-10-04 | Hynix Semiconductor Inc. | Data output buffer capable of controlling data valid window in semiconductor memory devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |