CN114356843B - 一种芯片内部信号的处理方法及芯片 - Google Patents

Abstract

本申请实施例提供了一种芯片内部信号的处理方法及芯片，芯片包括：对接模块、多级功能模块、每级功能模块连接的数据选择器和总线接口；多级功能模块中初级功能模块连接的数据选择器收集初级功能模块的信号和预置信号；除初级功能模块外的每级功能模块连接的数据选择器收集该级功能模块的信号，并收集与上一级功能模块连接的数据选择器的输出信号；多级功能模块中末级功能模块连接的数据选择器的输出信号为对接模块的输入信号；对接模块接收末级功能模块输出的信号，并通过总线接口输出所接收的信号。应用本申请实施例提供的技术方案，能实现对芯片内部的高速信号进行观测，同时降低芯片布局布线的要求，降低芯片成本。

Description

一种芯片内部信号的处理方法及芯片

技术领域

本发明涉及芯片技术领域，特别是涉及一种芯片内部信号的处理方法及芯片。

背景技术

在芯片投入使用之前，芯片外部需要对芯片的内部信号进行观测，以定位芯片的问题，对芯片进行功能调试，保证芯片符合设计目标。但是在芯片回片后，没有办法利用仿真软件直接观测芯片的内部信号。

目前，为实现对芯片内部信号的观测，在芯片内设置数据选择器（MUX，Multiplexer），使用MUX对芯片的内部信号进行多级选择，再通过数字管脚（如数字PAD）将芯片的内部信号送到芯片边界的示波器或逻辑分析仪，示波器或逻辑分析仪展示接收的内部信号，以供芯片外部通过示波器或逻辑分析仪进信号观测。

由于芯片集成度越来越高，芯片内部信号的传输速率也越来越块，数字管脚对高速信号的传输有所限制，无法满足对高速信号的观测要求，并且芯片内部MUX采用级联结构，随着芯片集成度越来越高，芯片内部设置的MUX数量增多，这造成芯片顶层的走线越来越多，增大了芯片的面积，同时对芯片的布局布线也带来了很高的要求，增加芯片成本。

发明内容

本申请实施例的目的在于提供一种芯片内部信号的处理方法及芯片，以实现对芯片内部高速信号的观测，同时降低芯片布局布线的要求，降低芯片成本。具体技术方案如下：

为实现上述目的，本申请实施例提供了一种芯片，所述芯片包括：对接模块、多级功能模块、每级功能模块连接的数据选择器和总线接口；

所述多级功能模块中初级功能模块连接的数据选择器，用于收集所述初级功能模块的信号和预置信号；

除所述初级功能模块外的每级功能模块连接的数据选择器，用于收集该级功能模块的信号，并收集与上一级功能模块所连接的数据选择器的输出信号；

所述多级功能模块中末级功能模块连接的数据选择器的输出信号为所述对接模块的输入信号；

所述对接模块，用于接收所述末级功能模块输出的信号，并通过所述总线接口输出所接收的信号。

可选的，所述芯片还包括每个数据选择器连接的配置模块，多个所述数据选择器连接的配置模块和所述对接模块串联；

所述对接模块，还用于将配置指令发送至每个数据选择器连接的配置模块，所述配置指令包括配置标识和配置信息；

每个数据选择器连接的配置模块，用于若检测到所述配置指令包括的配置标识为该数据选择器连接的配置模块的配置标识，则按照所述配置指令包括的配置信息配置该数据选择器。

可选的，所述对接模块，具体用于压缩所接收的信号，得到第一压缩信号，所述第一压缩信号所需的数据带宽小于等于所述总线接口的数据带宽；将所述第一压缩信号发送至所述总线接口；

所述总线接口，具体用于将所述第一压缩信号传输至信号展示设备，以使所述信号展示设备解压缩所述第一压缩信号，得到所述对接模块接收的信号。

可选的，所述总线接口，具体用于压缩所述第一压缩信号，得到第二压缩信号，所述第二压缩信号所需的数据带宽小于等于所述信号展示设备的数据带宽；将所述第二压缩信号传输至信号展示设备，以使所述信号展示设备解压缩所述第二压缩信号，得到所述对接模块接收的信号。

可选的，所述总线接口为高速串行计算机扩展总线标准PCIE接口。

为实现上述目的，本申请实施例还提供了一种芯片内部信号的处理方法，所述芯片包括：对接模块、多级功能模块、每级功能模块连接的数据选择器和总线接口；所述多级功能模块中初级功能模块连接的数据选择器收集所述初级功能模块的信号和预置信号；除所述初级功能模块外的每级功能模块连接的数据选择器收集该级功能模块的信号，并收集与上一级功能模块所连接的数据选择器的输出信号；所述多级功能模块中末级功能模块连接的数据选择器的输出信号为所述对接模块的输入信号；

所述对接模块接收所述末级功能模块输出的信号，并通过所述总线接口输出所接收的信号。

可选的，所述芯片还包括每个数据选择器连接的配置模块，多个所述数据选择器连接的配置模块和所述对接模块串联；

所述对接模块将配置指令发送至每个数据选择器连接的配置模块，所述配置指令包括配置标识和配置信息；

每个数据选择器连接的配置模块若检测到所述配置指令包括的配置标识为该数据选择器连接的配置模块的配置标识，则按照所述配置指令包括的配置信息配置该数据选择器。

可选的，所述对接模块通过所述总线接口输出所接收的信号的步骤，包括：

所述对接模块压缩所接收的信号，得到第一压缩信号，所述第一压缩信号所需的数据带宽小于等于所述总线接口的数据带宽；将所述第一压缩信号发送至所述总线接口；

所述总线接口将所述第一压缩信号传输至信号展示设备，以使所述信号展示设备解压缩所述第一压缩信号，得到所述对接模块接收的信号。

可选的，所述总线接口将所述第一压缩信号传输至信号展示设备的步骤，包括：

所述总线接口压缩所述第一压缩信号，得到第二压缩信号，所述第二压缩信号所需的数据带宽小于等于所述信号展示设备的数据带宽；将所述第二压缩信号传输至信号展示设备，以使所述信号展示设备解压缩所述第二压缩信号，得到所述对接模块接收的信号。

可选的，所述总线接口为高速串行计算机扩展总线标准PCIE接口。

本申请实施例有益效果：

本申请实施例提供的技术方案中，芯片的内部信号通过总线接口传输至信号展示设备，相对于数字管脚，总线接口支持更高频率跳变的高速信号，可以满足对更高频率跳变的高速信号的传输，即实现了对芯片内部高速信号的观测。

此外，本申请实施例提供的技术方案中，在芯片内部，多级功能模块中初级功能模块连接的MUX收集初级功能模块的信号和预置信号；除初级功能模块外的每级功能模块连接的MUX收集该级功能模块的信号，并收集与上一级功能模块所连接的MUX的输出信号；多级功能模块中末级功能模块连接的MUX的输出信号为对接模块的输入信号，对接模块输出信息至信号展示设备。可见，芯片内部与各个功能模块连接的MUX采用串联结构，相对于级联结构，这大大减少了芯片顶层的走线，降低了芯片布局布线的要求，尤其的，芯片内部设置的MUX数量越多，相对于级联结构，本申请实施例提供的技术方案所减少的芯片顶层的走线的数量越多，进而降低了芯片的面积，降低了芯片成本。

当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。

图1为本申请实施例提供的芯片的第一种结构示意图。

图2为本申请实施例提供的芯片的第二种结构示意图。

图3为本申请实施例提供的芯片的第三种结构示意图。

图4为本申请实施例提供的芯片内部信号处理方法的第一种流程示意图。

图5为本申请实施例提供的芯片内部信号处理方法的第二种流程示意图。

图6为本申请实施例提供的芯片内部信号处理方法的第三种流程示意图。

图7为本申请实施例提供的芯片内部信号处理方法的第四种流程示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。

目前，为实现对芯片内部信号的观测，在芯片内设置MUX，使用MUX对芯片的内部信号进行多级选择，再通过数字管脚将芯片的内部信号送到芯片边界的示波器或逻辑分析仪，示波器或逻辑分析仪展示接收的内部信号，以供芯片外部通过示波器或逻辑分析仪进信号观测。由于数字管脚对高速信号的传输有所限制，因此无法满足对高速信号的观测要求。另外，芯片内部MUX往往采用级联结构，随着芯片集成度越来越高，芯片内部设置的MUX数量增多，这造成芯片顶层的走线越来越多，增大了芯片的面积，同时对芯片的布局布线也带来了很高的要求。

为了实现对芯片内部的高速信号进行观测，同时降低芯片布局布线的要求，降低芯片成本，本申请实施例提供了一种芯片内部信号的处理方法及芯片。

下面通过具体实施例，对本申请实施例提供的技术方案进行详细说明。

参考图1，图1为本申请实施例提供的芯片的一种结构示意图，该芯片包括：对接模块11、多级功能模块12、每级功能模块12连接的MUX13和总线接口14。

本申请实施例中，多级功能模块12可以分为初级功能模块（如图1中的功能模块A）、中间级功能模块（如图1中的功能模块B）和末级功能模块（如图1中的功能模块C）。初级功能模块连接的MUX收集该初级功能模块自身的信号和预置信号；除初级功能模块外的每级功能模块（包括中间级功能模块和末级功能模块）连接的MUX收集该级功能模块自身的信号，并收集与上一级功能模块所连接的MUX的输出信号；末级功能模块连接的MUX的输出信号为对接模块11的输入信号，即末级功能模块连接的MUX的输出信号为芯片输出的信号。其中，预置信号可以根据实现需求进行设置，例如，图1所示的“0”，“1”等。

对接模块11，用于接收末级功能模块输出的信号，并通过总线接口14输出所接收的信号。

例如，对接模块11通过总线接口14向信号展示设备发送所接收的信号。信号展示设备根据预先配置的比特位与各级功能模块12的对应关系，以及各级功能模块12间的延迟拍数，对接收的信号进行对齐，得到目标信号，并展示目标信号。

本申请实施例提供的技术方案中，芯片的内部信号通过总线接口传输信号，相对于数字管脚，总线接口支持更高频率跳变的高速信号，可以满足对更高频率跳变的高速信号的传输，即实现了对芯片内部高速信号的观测。

此外，本申请实施例提供的技术方案中，在芯片内部，多级功能模块中初级功能模块连接的MUX收集初级功能模块的信号和预置信号；除初级功能模块外的每级功能模块连接的MUX收集该级功能模块的信号，并收集与上一级功能模块所连接的MUX的输出信号；多级功能模块中末级功能模块连接的MUX的输出信号为对接模块的输入信号，对接模块输出所接收的信号。可见，芯片内部与各个功能模块连接的MUX采用串联结构，相对于级联结构，这大大减少了芯片顶层的走线，降低了芯片布局布线的要求，尤其的，芯片内部设置的MUX数量越多，相对于级联结构，本申请实施例提供的技术方案所减少的芯片顶层的走线的数量越多，进而降低了芯片的面积，降低了芯片成本。

应用本申请实施例提供的技术方案，可以实现有效地对芯片内部信号进行观测，进而缩短芯片的调试时间，缩短芯片软硬件调试和开发周期。芯片集成度越高，芯片的运行频率越高，上述优势越明显。

本申请实施例中，功能模块12为完成指定功能的模块，芯片包括的功能模块12的数量可以实际需求进行设置，图1中仅以3个功能模块为例进行说明，并不起限定作用。

每级功能模块连接的MUX用于选择出要输出的信号，一个MUX具有多个信号输入线和一个信号输出线，MUX可以分为2选1、4选1，8选1或16选1等常用类型，本申请实施例对MUX的类型不做具体限定。

对于一个功能模块12，该功能模块12可以与一个或多个MUX13连接，只要保证每个功能模块连接的MUX的数量一致，以及MUX的数量与最终需要观察的信号位宽一致即可。对于一个功能模块12，若该功能模块12与多个MUX13连接，则这多个MUX采用并联的方式连接，即这多个MUX12的信号输出线分别与下一级功能模块12连接的每个MUX连接。

例如，最终需要观察的信号位宽为3，即图1中N=3，则功能模块A与3个MUX连接，则功能模块B与3个MUX连接，功能模块C也与3个MUX连接。其中，对于功能模块B连接的每个MUX，功能模块A连接的3个MUX的3个信号输出线分别为功能模块B连接的该MUX的信号输入线；对于功能模块C连接的每个MUX，功能模块B连接的3个MUX的3个信号输出线分别为功能模块C连接的该MUX的信号输入线。

本申请实施例中，对接模块11又可以称Gen_dnt，对接模块11用于实现与总线接口14的对接，以及对多级功能模块12的信号收集以及配置解析；总线接口14用于实现对芯片内部信号的传输，可以理解为实现指定传输协议的控制器。其中，总线接口可以为PCIE（Peripheral Component Interconnect Express，高速串行计算机扩展总线标准）接口或以太网接口等支持高速信号传输的接口。

对接模块11接收末级功能模块输出的信号，并通过总线接口14，将信号发送至信号展示设备。

本申请实施例中，该信号展示设备用于完成信号的接收，以及信号对齐，并提供类似逻辑分析仪的实现效果。通过信号展示设备展示的信号，芯片外部可以直观的观测到芯片内部信号的时序波形。信号展示设备可以为示波器、逻辑分析仪或其他安装有PC（Personal Computer，个人电脑）软件的电子设备。

具体的，信号展示设备中预先配置了比特位与各级功能模块的对应关系。信号展示设备根据预先配置的比特位与各级功能模块的对应关系，以及各级功能模块间的延迟拍数，对接收的信号进行对齐，得到时间对齐的目标信号，进而展示时间对齐的目标信号。

一个可选的实施例中，信号展示设备对接收的信号进行对齐的步骤可以为：针对每级功能模块，根据预先配置的比特位与各级功能模块的对应关系，确定该级功能模块对应的目标比特位，并从接收的信号中提取目标比特位对应的信号分量；将每级功能模块对应的信号分量延迟该级功能模块对应的目标拍数，得到时间对齐的目标信号，每级功能模块对应的目标拍数为该级功能模块与初级功能模块间的延迟拍数。

例如，图1中，N为3，信号展示设备预先配置了bit0对应功能模块A，bit1对应功能模块B，bit2对应功能模块C，功能模块A与功能模块B之间的延迟拍数为2拍，功能模块B与功能模块C之间的延迟拍数为3拍。信号展示设备接收的信号“100”，1拍之后接收到“010”，1拍之后接收到“101”，1拍之后接收到“111”，1拍之后接收到“101”，1拍之后接收到“110”。

信号展示设备在接收到信号“110”之前的2拍（功能模块B对应的目标拍数），接收的信号为接收到“111”，在接收到信号“111”之前的3拍，即在接收到信号“110”之前的3+2=5拍（功能模块C对应的目标拍数），接收的信号为接收到“100”。

对接收的信号进行对齐时，信号展示设备根据预先配置的比特位与各级功能模块的对应关系，从信号“110”中，提取功能模块A对应的信号分量“0”，功能模块B对应的信号分量“1”，功能模块C对应的信号分量“1”，同理，从信号“111”和“100”中分别提取各个功能模块对应的信号分量，此处不再赘述。

信号展示设备将从信号“110”中提取的功能模块A对应的信号分量“0”，从信号“111”（即延迟2拍的信号）中提取的功能模块B对应的信号分量“1”，以及从信号“110”（即延迟5拍的信号）中提取的功能模块C对应的信号分量“1”拼接，得到目标信号“011”。

多级功能模块连接的MUX采用串联的结构传输信号，当芯片流片时，每两级功能模块连接的MUX之间的打拍级数以及串行顺序就是固定不变的了，结合这个信息，以及各个MUX的配置，如配置MUX13输入来自哪个信号输入线的信号，可以得到对接模块11接收的Nbit信号中每个bit的时间对齐关系，即上述比特位与各级功能模块的对应关系，基于该对应关系，信号展示设备可以对接收的信号进行调整对齐，以取得类似EDA仿真软件的仿真波形效果。图1中Nbit信号表示N个bit的信号，也就是一个功能模块连接的N个MUX输出信号的集合。

本申请实施例中，上述信号对齐操作也可以由对接模块或总线接口完成，对此不进行限定。

在本申请的一个实施例中，为了实现芯片输出信号的灵活性，如图2所示，芯片还可以包括配置模块15，MUX13与配置模块15连接，多个MUX13连接的配置模块15和对接模块11串联。

配置模块15可以理解为配置接口，通过配置模块15，可完成对MUX13的配置，如配置MUX13输入来自哪个信号输入线的信号。具体的，对接模块11将配置指令发送至每个MUX13连接的配置模块15，配置指令包括配置标识和配置信息；每个MUX13连接的配置模块15若检测到配置指令包括的配置标识为该MUX13连接的配置模块15的配置标识，则按照配置指令包括的配置信息配置该数据选择器。

对于一个功能模块12，该功能模块12连接的多个MUX13可以共用一个配置模块15，也可以每个MUX13分别连接一个配置模块15。若每个MUX13分别连接一个配置模块15，则这多个配置模块15采用并联的方式连接，即这多个配置模块15的信号输出线分别与下一级功能模块12连接的每个配置模块15连接；此外，若每个MUX13分别连接一个配置模块15，需要保证这多个配置模块15中记录的配置标识相同。

本申请实施例中，对于一个功能模块12，该功能模块12连接的多个MUX13以及多个MUX13连接的配置模块15可以集成为一个模块，为便于理解，以下称该模块为认证模块，该认证模块可以采用Gen_dntmon表示。上述配置标识可以理解为认证模块的标识，为保证准确的配置各个功能模块连接的MUX，每个认证模块的配置标识具有唯一性，实现了每个认证模块输出的独立配置。认证模块根据配置信息，如配置MUX13输入来自哪个信号输入线的信号，将MUX13收集的信号输出。

本申请实施例提供的技术方案中，实现每个功能模块连接的MUX输出的独立配置，使得对接模块11接收到的N bit信号可以是任意MUX组合得到的信号，实现了芯片输出信号的灵活性。另外，配置模块15和MUX13分别串联，这种串联结构支持任意级数的打拍设计，方便物理实现的时序收敛。

在本申请的一个实施例中，对接模块11通过总线接口14，向信号展示设备发送所接收的信号可以为：对接模块压缩所接收的信号，得到第一压缩信号，第一压缩信号所需的数据带宽小于等于总线接口的数据带宽；将第一压缩信号发送至总线接口；总线接口将第一压缩信号传输至信号展示设备。

本申请实施例中，对接模块接收的信号为芯片内需要观测的信号。对接模块对需要观测的信号进行压缩，使得对接模块传输的数据所需的数据带宽与总线接口的数据带宽匹配，保证了需要观测的信号能够准确完成的传输至信号展示设备，即使芯片内需要观测的信号所需的数据带宽大于总线接口的数据带宽，该对接模块也可以通过总线接口将需要观测的信号能够准确完成的传输至信号展示设备。

信号展示设备接收到第一压缩信号，解压缩第一压缩信号，得到对接模块接收的信号，即得到芯片内需要观测的信号。

为保证观测信号的有效性，信号展示设备解压缩信号的算法和对接模块中压缩信号的算法匹配。

在本申请的一个实施例中，总线接口将第一压缩信号传输至信号展示设备，可以为：总线接口压缩第一压缩信号，得到第二压缩信号，第二压缩信号所需的数据带宽小于等于信号展示设备的数据带宽；将第二压缩信号传输至信号展示设备。

本申请实施例中，总线接口对信号进行了二次压缩，即压缩第一压缩信号，得到第二压缩信号，这种情况下，即使总线接口的数据带宽大于信号展示设备的数据带宽，总线接口也可以将需要观测的信号能够准确完成的传输至信号展示设备。

信号展示设备接收到第二压缩信号，解压缩第二压缩信号，得到对接模块接收的信号，即得到芯片内需要观测的信号。

为保证观测信号的有效性，信号展示设备解压缩信号的算法与对接模块和通信总线中压缩信号的算法匹配。

为实现上述MUX的配置，以及多个功能模块的信号的采集，实现MUX的串联结构和配置模块的串联结构，对接模块11可以采用如图3所示的结构，该对接模块11包括数据接口、数据传输接口、配置接口和配置接收接口。其中，末级功能模块连接的MUX与数据接口连接，数据接口与数据传输接口连接，数据传输接口与总线接口连接；末级功能模块对应的配置模块与配置接口连接，配置接口与配置接收接口连接，配置接收接口与总线接口连接。

在配置MUX时，总线接口接收芯片外部输入的配置指令，通过配置接收接口和配置接口，发送至各个配置模块。在信号观测时，各级功能模块连接的MUX收集信号，并传输至数据接口，数据接口通过数据传输接口和总线接口，将信号传输至信号展示设备，进行波形还原与显示。

本申请实施例中，MUX配置与信号观测使用不同的线路来处理，有效提高了信息处理效率。

与上述芯片实施例对应，本申请实施例还提供了一种芯片内部信号处理方法。参考图4，图4为本申请实施例提供的芯片内部信号处理方法的第一种流程示意图。其中，芯片包括：对接模块、多级功能模块、每级功能模块连接的数据选择器和总线接口；多级功能模块中初级功能模块连接的数据选择器收集初级功能模块的信号和预置信号；除初级功能模块外的每级功能模块连接的数据选择器收集该级功能模块的信号，并收集与上一级功能模块所连接的MUX的输出信号；多级功能模块中末级功能模块连接的数据选择器的输出信号为对接模块的输入信号。具体结构可参见上述图1-图3所示。上述芯片内部信号处理方法包括如下步骤：

步骤S41，对接模块接收末级功能模块输出的信号。

步骤S42，对接模块通过总线接口输出所接收的信号。

本申请实施例提供的技术方案中，芯片的内部信号通过总线接口传输信号，相对于数字管脚，总线接口支持更高频率跳变的高速信号，可以满足对更高频率跳变的高速信号的传输，即实现了对芯片内部高速信号的观测。

此外，本申请实施例提供的技术方案中，在芯片内部，多级功能模块中初级功能模块连接的MUX收集初级功能模块的信号和预置信号；除初级功能模块外的每级功能模块连接的MUX收集该级功能模块的信号，并收集与上一级功能模块所连接的MUX的输出信号；多级功能模块中末级功能模块连接的MUX的输出信号为对接模块的输入信号，对接模块输出信号。可见，芯片内部与各个功能模块连接的MUX采用串联结构，相对于级联结构，这大大减少了芯片顶层的走线，降低了芯片布局布线的要求，尤其的，芯片内部设置的MUX数量越多，相对于级联结构，本申请实施例提供的技术方案所减少的芯片顶层的走线的数量越多，进而降低了芯片的面积，降低了芯片成本。

在本申请的一个实施例中，芯片还包括每个数据选择器连接的配置模块，多个数据选择器连接的配置模块和对接模块串联；对接模块将配置指令发送至每个数据选择器连接的配置模块，所述配置指令包括配置标识和配置信息；每个数据选择器连接的配置模块若检测到所述配置指令包括的配置标识为该数据选择器连接的配置模块的配置标识，则按照所述配置指令包括的配置信息配置该数据选择器。

在本申请的一个实施例中，如图5所示的芯片内部信号处理方法的第二种流程示意图，该方法可以包括步骤S51-步骤S54，步骤S51与步骤S41相同，步骤S52为步骤S42的一种可实现方式。

步骤S52，对接模块通过总线接口，向信号展示设备发送所接收的信号。

步骤S53，针对每级功能模块，信号展示设备根据预先配置的比特位与各级功能模块的对应关系，确定该级功能模块对应的目标比特位，并从接收的信号中提取目标比特位对应的信号分量。

步骤S54，信号展示设备将每级功能模块对应的信号分量延迟该级功能模块对应的目标拍数，得到时间对齐的目标信号，展示目标信号，每级功能模块对应的目标拍数为该级功能模块与初级功能模块间的延迟拍数。

多级功能模块连接的MUX采用串联的结构传输信号，当芯片流片时，每两级功能模块连接的MUX之间的打拍级数以及串行顺序就是固定不变的了，结合这个信息，以及各个MUX的配置，如配置MUX13输入来自哪个信号输入线的信号，可以得到对接模块11接收的Nbit信号中每个bit的时间对齐关系，即上述比特位与各级功能模块的对应关系，基于该对应关系，信号展示设备可以对接收的信号进行调整对齐，以取得类似EDA仿真软件的仿真波形效果。

在本申请的一个实施例中，如图6所示的芯片内部信号处理方法的第三种流程示意图，该方法可以包括步骤S61-步骤S64，步骤S61与步骤S41相同，步骤S62-步骤S63为步骤S42的一种可实现方式。

步骤S62，对接模块压缩所接收的信号，得到第一压缩信号，第一压缩信号所需的数据带宽小于等于总线接口的数据带宽；将第一压缩信号发送至总线接口。

步骤S63，总线接口将第一压缩信号传输至信号展示设备，以使信号展示设备解压缩第一压缩信号，得到对接模块接收的信号。

步骤S64，信号展示设备根据预先配置的比特位与各级功能模块的对应关系，以及各级功能模块间的延迟拍数，对接收的信号进行对齐，得到目标信号，展示目标信号。步骤S64的具体实现过程，可参见上述步骤S53-步骤S54部分的描述。

本申请实施例中，对接模块接收的信号为芯片内需要观测的信号。对接模块对需要观测的信号进行压缩，使得对接模块传输的数据所需的数据带宽与总线接口的数据带宽匹配，保证了需要观测的信号能够准确完成的传输至信号展示设备，即使芯片内需要观测的信号所需的数据带宽大于总线接口的数据带宽，该对接模块也可以通过总线接口将需要观测的信号能够准确完成的传输至信号展示设备。

在本申请的一个实施例中，如图7所示的芯片内部信号处理方法的第四种流程示意图，该方法可以包括步骤S71-步骤S74，步骤S71、步骤S72、步骤S74与步骤S61、步骤S62、步骤S64相同，步骤S73为步骤S63的一种可实现方式。

步骤S73，总线接口压缩第一压缩信号，得到第二压缩信号，第二压缩信号所需的数据带宽小于等于信号展示设备的数据带宽；将第二压缩信号传输至信号展示设备，以使信号展示设备解压缩第二压缩信号，得到对接模块接收的信号。

本申请实施例中，总线接口对信号进行了二次压缩，即压缩第一压缩信号，得到第二压缩信号，这种情况下，即使总线接口的数据带宽大于信号展示设备的数据带宽，总线接口也可以将需要观测的信号能够准确完成的传输至信号展示设备。

上述图4-图7部分的描述相对简单，具体可参见上述图1-图3部分的相关描述。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其对于方法实施例而言，由于其基本相似于芯片实施例，所以描述的比较简单，相关之处参见芯片实施例的部分说明即可。

以上所述仅为本发明的较佳实施例，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (10)

1.一种芯片，其特征在于，所述芯片包括：对接模块、多级功能模块、每级功能模块连接的数据选择器和总线接口；

所述多级功能模块中初级功能模块连接的数据选择器，用于收集所述初级功能模块的信号和预置信号；

除所述初级功能模块外的每级功能模块连接的数据选择器，用于收集该级功能模块的信号，并收集与上一级功能模块所连接的数据选择器的输出信号；

所述多级功能模块中末级功能模块连接的数据选择器的输出信号为所述对接模块的输入信号；

所述对接模块，用于接收所述末级功能模块连接的数据选择器输出的信号，并通过所述总线接口输出所接收的信号；

所述总线接口，用于将所接收的信号传输至信号展示设备，所述信号展示设备，用于根据预先配置的比特位与各级功能模块的对应关系，以及各级功能模块间的延迟拍数，对接收的信号进行对齐，得到目标信号，并展示目标信号；

所述信号展示设备，具体用于针对每级功能模块，根据预先配置的比特位与各级功能模块的对应关系，确定该级功能模块对应的目标比特位，并从接收的信号中提取目标比特位对应的信号分量；将每级功能模块对应的信号分量延迟该级功能模块对应的目标拍数，得到时间对齐的目标信号，每级功能模块对应的目标拍数为该级功能模块与初级功能模块间的延迟拍数。

2.根据权利要求1所述的芯片，其特征在于，所述芯片还包括每个数据选择器连接的配置模块，多个数据选择器连接的配置模块和所述对接模块串联；

所述对接模块，还用于将配置指令发送至每个数据选择器连接的配置模块，所述配置指令包括配置标识和配置信息；

每个数据选择器连接的配置模块，用于若检测到所述配置指令包括的配置标识为该数据选择器连接的配置模块的配置标识，则按照所述配置指令包括的配置信息配置该数据选择器。

3.根据权利要求1所述的芯片，其特征在于，所述对接模块，具体用于压缩所接收的信号，得到第一压缩信号，所述第一压缩信号所需的数据带宽小于等于所述总线接口的数据带宽；将所述第一压缩信号发送至所述总线接口；

所述总线接口，具体用于将所述第一压缩信号传输至信号展示设备，以使所述信号展示设备解压缩所述第一压缩信号，得到所述对接模块接收的信号。

4.根据权利要求3所述的芯片，其特征在于，所述总线接口，具体用于压缩所述第一压缩信号，得到第二压缩信号，所述第二压缩信号所需的数据带宽小于等于所述信号展示设备的数据带宽；将所述第二压缩信号传输至信号展示设备，以使所述信号展示设备解压缩所述第二压缩信号，得到所述对接模块接收的信号。

5.根据权利要求1-4任一项所述的芯片，其特征在于，所述总线接口为高速串行计算机扩展总线标准PCIE接口。

6.一种芯片内部信号的处理方法，其特征在于，所述芯片包括：对接模块、多级功能模块、每级功能模块连接的数据选择器和总线接口；所述多级功能模块中初级功能模块连接的数据选择器收集所述初级功能模块的信号和预置信号；除所述初级功能模块外的每级功能模块连接的数据选择器收集该级功能模块的信号，并收集与上一级功能模块所连接的数据选择器的输出信号；所述多级功能模块中末级功能模块连接的数据选择器的输出信号为所述对接模块的输入信号；

所述对接模块接收所述末级功能模块连接的数据选择器输出的信号，并通过所述总线接口输出所接收的信号；

所述总线接口将所接收的信号传输至信号展示设备，所述信号展示设备根据预先配置的比特位与各级功能模块的对应关系，以及各级功能模块间的延迟拍数，对接收的信号进行对齐，得到目标信号，并展示目标信号；

所述信号展示设备对接收到的信号进行对齐，得到目标信号的步骤，包括：针对每级功能模块，根据预先配置的比特位与各级功能模块的对应关系，确定该级功能模块对应的目标比特位，并从接收的信号中提取目标比特位对应的信号分量；将每级功能模块对应的信号分量延迟该级功能模块对应的目标拍数，得到时间对齐的目标信号，每级功能模块对应的目标拍数为该级功能模块与初级功能模块间的延迟拍数。

7.根据权利要求6所述的方法，其特征在于，所述芯片还包括每个数据选择器连接的配置模块，多个数据选择器连接的配置模块和所述对接模块串联；

所述对接模块将配置指令发送至每个数据选择器连接的配置模块，所述配置指令包括配置标识和配置信息；

每个数据选择器连接的配置模块若检测到所述配置指令包括的配置标识为该数据选择器连接的配置模块的配置标识，则按照所述配置指令包括的配置信息配置该数据选择器。

8.根据权利要求6所述的方法，其特征在于，所述对接模块通过所述总线接口输出所接收的信号的步骤，包括：

所述对接模块压缩所接收的信号，得到第一压缩信号，所述第一压缩信号所需的数据带宽小于等于所述总线接口的数据带宽；将所述第一压缩信号发送至所述总线接口；

所述总线接口将所述第一压缩信号传输至信号展示设备，以使所述信号展示设备解压缩所述第一压缩信号，得到所述对接模块接收的信号。

9.根据权利要求8所述的方法，其特征在于，所述总线接口将所述第一压缩信号传输至信号展示设备的步骤，包括：

所述总线接口压缩所述第一压缩信号，得到第二压缩信号，所述第二压缩信号所需的数据带宽小于等于所述信号展示设备的数据带宽；将所述第二压缩信号传输至信号展示设备，以使所述信号展示设备解压缩所述第二压缩信号，得到所述对接模块接收的信号。

10.根据权利要求6-9任一项所述的方法，其特征在于，所述总线接口为高速串行计算机扩展总线标准PCIE接口。

Images