TWI506291B - 積體電路及於積體電路中建立掃描測試架構之方法 - Google Patents

積體電路及於積體電路中建立掃描測試架構之方法 Download PDF

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Description

積體電路及於積體電路中建立掃描測試架構之方法
本發明係有關於一種積體電路，特別是有關於具有掃描測試架構之一種積體電路及於其中建立對應掃描測試架構之方法。
隨著電路設計越趨複雜，越來越多的電晶體被實現在單一晶片中。隨著現代晶片設計複雜度的成長，積體電路之測試設計會越來越重要。因此，需要在晶片的設計流程中有良好的測試設計方法，以早期診斷出複雜的系統晶片(System-on-chip，SoC)積體電路在製程上的缺陷。
對複雜的積體電路來說，使用的邏輯單元越多，則執行掃描測試所需要的時間也就越長，進而增加了積體電路的測試成本。因此，在積體電路的可測試性電路設計(design for testability，DFT)中可使用串列式壓縮掃描測試架構(serialized compressed scan architecture，SCSA)來進行掃描測試，其中串列式壓縮掃描測試架構能使用有限的測試輸入接腳(pin)/接合墊(pad)與輸出接腳/接合墊來大幅增加掃描鏈(scan chain)數量。增加掃描鏈數量可以減少掃描鏈電路的長度，於是可降低測試時間。此外，使用串列式壓縮掃描測試架構可對 測試資料進行壓縮，來減少測試的資料量。因此，亦可降低測試時間，進而降低積體電路的測試成本。
本發明之實施例提供一種積體電路。上述積體電路包括複數電路模組。每一上述電路模組包括：一第一時脈控制單元，用以根據一測試時脈產生一第一掃描時脈；一第一管線單元，用以根據上述第一掃描時脈，將一測試輸入信號轉換成一第一資料；一串列式壓縮掃描電路，用以根據上述第一資料以及上述測試時脈而產生一第二資料；以及一第二管線單元，用以根據上述第一掃描時脈，將上述第二資料轉換成一測試輸出信號。上述電路模組之每一者之上述第一掃描時脈係獨立於其他上述電路模組之上述第一掃描時脈。於一實施例中，上述積體電路可進一步包括一測試存取埠，用以提供上述測試時脈和上述測試輸入信號，以及接收並輸出上述測試輸出信號。於另一實施例中，上述串列式壓縮掃描電路可包括：一第二時脈控制單元，用以根據上述測試時脈產生一第二掃描時脈以及一第三掃描時脈；一第三管線單元，用以根據上述第二掃描時脈將來自上述第一管線單元之上述第一資料轉換成一第三資料；一解壓縮器，用以對上述第三資料進行解壓縮，以產生複數第四資料；複數掃描鏈電路，耦接於上述解壓縮器，其中上述第四資料之每一者係輸入至所對應之上述掃描鏈電路中之一者，以及上述掃描鏈電路之每一者係根據上述第二掃描時脈以及所對應之上述第四資料中之一者而產生一第五資料；一壓縮器，用以對上述掃描鏈電路之每一者產生之上述第 五資料進行壓縮，以產生一第六資料；以及一第四管線單元，用以根據上述第三掃描時脈將上述第六資料轉換成上述測試輸出信號。
再者，本發明之實施例提供一種於一積體電路中建立掃描測試架構之方法，其中上述積體電路具有複數電路模組。上述方法包括對一上述電路模組執行掃描測試架構建立程序，包括：對上述積體電路之一上述電路模組執行一合成程序，以得到上述電路模組之一第一網路連線表，其中上述第一網路連線表包括上述電路模組之一待測電路以及一測試電路，其中上述待測電路包括複數掃描鏈電路，以及上述測試電路包括一第一管線單元、一第二管線單元、耦接於上述掃描鏈電路以及上述第一管線單元之間的一第三管線單元、以及耦接於上述掃描鏈電路以及上述第二管線單元之間的一第四管線單元；對上述電路模組之上述第一網路連線表執行一自動配置及繞線程序，以產生一第二網路連線表，其中上述第二網路連線表不包括上述第一管線單元與上述第二管線單元；根據上述第二網路連線表以及一時脈控制器，產生一測試網路連線表；以及對上述測試網路連線表執行一設計規範驗證。於一實施例中，上述於積體電路中建立掃描測試架構之方法更包括：對該些電路模組中至少一其他電路模組執行上述掃描測試架構建立程序。
再者，本發明之實施例提供另一種於一積體電路中建立掃描測試架構之方法，其中上述積體電路具有複數電路模組。上述方法包括：對每一上述電路模組分別執行一合成程 序，以得到每一上述電路模組對應之一第一網路連線表，其中上述第一網路連線表包括對應之上述電路模組之一待測電路以及一測試電路，其中上述待測電路包括複數掃描鏈電路，以及上述測試電路包括一第一管線單元、一第二管線單元、耦接於上述掃描鏈電路以及上述第一管線單元之間的一第三管線單元、以及耦接於上述掃描鏈電路以及上述第二管線單元之間的一第四管線單元；分別對每一上述電路模組對應之上述第一網路連線表執行一自動配置及繞線程序，以產生每一上述電路模組對應之一第二網路連線表，其中上述第二網路連線表不包括上述第一管線單元與上述第二管線單元；對全部之上述第二網路連線表執行一合成程序，以得到一第三網路連線表；根據上述第三網路連線表、每一上述電路模組對應之上述第一管線單元與第二管線單元以及每一上述電路模組對應之一時脈控制器，產生一頂層測試網路連線表；以及對上述頂層測試網路連線表執行一設計規範驗證。
於上述積體電路及相關方法中，每一電路模組具有個別的時脈控制器，即每一電路模組的掃描時脈為非相關。於是，可提高積體電路的掃描位移頻率。上述實施例可在執行自動配置及繞線程序時容易地對每一電路模組個別執行時序收斂程序，以使各電路模組的時脈樹皆能夠最佳化，從而不需要對整個晶片進行時序收斂程序即可完成層級時序驗證，可降低時序分析與調整的困難度和成本。
100‧‧‧積體電路
1101 -110n 、200‧‧‧電路模組
120‧‧‧測試存取埠
130‧‧‧第一群組接合墊
1301 -130n 、1401 -140n 、1501 -150n ‧‧‧接合墊
140‧‧‧第二群組接合墊
150‧‧‧第三群組接合墊
210‧‧‧串列式時脈控制器
212、214‧‧‧時脈控制單元
230、250、240、290‧‧‧管線單元
260‧‧‧解壓縮器
270‧‧‧待測單元
275‧‧‧掃描鏈電路
280‧‧‧壓縮器
352、4521 -452n ‧‧‧硬體描述語言碼
354‧‧‧完整網路連線表
356、4561 -456n ‧‧‧自動配置及繞線網路連線表
358、4581 -458n ‧‧‧測試控制之相關電路
360‧‧‧測試網路連線表
362、464‧‧‧設計規範驗證結果
4541 -454n ‧‧‧電路模組對應之完整網路連線表
460‧‧‧頂層網路連線表
462‧‧‧頂層測試網路連線表
D1-D6‧‧‧資料
S302-S308、S402-S410‧‧‧步驟
SC‧‧‧掃描時脈信號
SE‧‧‧位移致能信號
SI、SI1 -SIn ‧‧‧測試輸入
SO、SO1 -SOn ‧‧‧測試輸出
SSC1、SSC2‧‧‧串列式掃描時脈信號
Strobe‧‧‧選通信號
TCLK、TCLK1 -TCLKn ‧‧‧測試時脈
第1圖係根據本發明一實施例所述之積體電路之示意圖；第2圖係根據本發明一實施例所述之積體電路之電路模組之示意圖，其中電路模組符合串列式壓縮掃描測試架構；第3A圖係根據本發明一實施例所述之於一積體電路中建立掃描測試架構之方法之示意圖；第3B圖係第3A圖之方法的執行示意圖；第4A圖係根據本發明另一實施例所述之於一積體電路中建立掃描測試架構之方法之示意圖；以及第4B圖係第4A圖之方法的執行示意圖。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：第1圖係根據本發明一實施例所述之積體電路100之示意圖。積體電路100包括複數電路模組1101 -110n 以及測試存取埠120，其中電路模組1101 -110n 為數位邏輯電路。當積體電路100操作在掃描測試模式下時，電路模組1101 -110n 內的複數掃描單元(scan cell)會串接為不同的掃描鏈(scan chain)，而測試裝置(未顯示)可透過測試存取埠120將測試時脈TCLK以及測試輸入SI輸入至掃描鏈中。接著，測試裝置可透過測試存取埠120得到掃描鏈的測試輸出SO，並根據掃描輸出SO對電路模組1101 -110n 進行偵錯。在此實施例中，測試存取埠120包括第一群組接合墊(pad)130、第二群組接合墊140以及第三群組接合墊150。第一群組接合墊130包括複數接合墊 1301 -130n ，用以分別提供來自測試裝置之測試輸入SI1 -SIn 至電路模組1101 -110n 。第二群組接合墊140包括複數接合墊1401 -140n ，用以分別提供來自測試裝置之測試時脈TCLK1 -TCLKn 至電路模組1101 -110n 。第三群組接合墊150包括複數接合墊1501 -150n ，用以分別提供來自電路模組1101 -110n 之測試輸出SO1 -SOn 至測試裝置。於是，根據測試輸出SO1 -SOn ，測試裝置可完成積體電路100之測試操作，例如晶圓測試(Chip Probing，CP)或是封裝後測試(Final Test，FT)，並判斷積體電路100是否正常。值得注意的是，電路模組1101 -110n 的測試時脈TCLK1 -TCLKn 係直接由測試裝置所提供。積體電路100在執行掃描測試時，每一電路模組係個別執行掃描測試，因此各電路模組之測試時脈在時序(timing)上的考量僅跟該電路模組內的實際電路架構相關，與其他電路模組的測試時脈無關。例如，積體電路100在執行掃描測試時，測試時脈TCLK1 -TCLKn 係彼此獨立。
第2圖係根據本發明一實施例所述之積體電路之電路模組200之示意圖，例如第1圖之電路模組1101 -110n ，其中電路模組200符合串列式壓縮掃描測試架構。電路模組200包括串列式時脈控制器210、串列式壓縮掃描電路220、管線(pipeline)單元230與管線單元240。串列式時脈控制器210包括時脈控制單元212與時脈控制單元214。時脈控制單元212可經由積體電路之測試存取埠(例如第1圖之第二群組接合墊140)而接收到來自測試裝置之測試時脈TCLK，並提供串列式掃描時脈(Serialized Scan Clock)信號SSC1至管線單元230與 管線單元240。此外，時脈控制單元214可根據測試時脈TCLK而提供串列式掃描時脈信號SSC2以及掃描時脈(Scan Clock)信號SC至串列式壓縮掃描電路220。串列式壓縮掃描電路220包括管線單元250、解壓縮器(Decompressor)260、並列式掃描鏈的待測單元(circuit under test with parallel scan chains)270、壓縮器(compressor)280以及管線單元290。在此實施例中，管線單元230與管線單元240為電路模組200之第一級管線單元，其中第一級管線單元、時脈控制單元212與串列式壓縮掃描電路220在電路模組200中是相同的設計層級(hierarchical layer)。管線單元250與管線單元290為電路模組200之第二級管線單元，其中第二級管線單元、解壓縮器260、待測單元270以及壓縮器280在電路模組200中是相同的設計層級。在第2圖中，管線單元250可包括解串暫存器(deserializer register)(圖未示)，從而形成解串器(Deserializer)，其中解串器為一種串列對並列轉換器(serial to parallel converter)。此外，管線單元290可包括串聯暫存器(serializer register)(圖未示)，從而形成串聯器(Serializer)，其中串聯器為一種並列對串列轉換器(parallel to serial converter)。在此實施例中，使用兩級管線單元來實施解串器以及串聯器可在電路合成(synthesis)程序中使時脈樹(clock tree)的合成得到最佳化，進而減少或避免測試中的時脈問題，例如時脈扭曲(clock skew)、時脈延遲(clock latency)或時脈變化(clock transition)等。
在第2圖中，相應於串列式掃描時脈信號SSC1，管線單元230可經由積體電路之測試存取埠(例如第1圖之第一群 組接合墊130)而接收到來自測試裝置之測試輸入SI，其中測試輸入SI可當作串列式掃描資料輸入(Serialized Scan Data Input)信號。此外，根據串列式掃描時脈信號SSC1，管線單元230可將測試輸入SI轉換成具有複數位元之資料D1，並提供至管線單元250。接著，相應於串列式掃描時脈信號SSC2，管線單元250可根據資料D1而產生資料D2，並提供資料D2至解壓縮器260。解壓縮器260對資料D2進行解壓縮，以產生具有未壓縮形式的複數資料D3。待測單元270包括並列式掃描鏈電路(parallel scan chain，PSC)275。當積體電路在進行掃描測試程序時，每一掃描鏈電路275會根據掃描時脈信號SC以及位移致能信號SE來接收資料D3，並進行掃描測試以產生資料D4。並列式掃描鏈電路275的操作為常見的數位積體電路掃描測試方法。舉例來說，相應於每一掃描時脈信號SC，每一掃描鏈電路275會接收一位元之資料D4，即掃描鏈電路掃描位移了一位元。壓縮器280會對來自待測單元270之複數位元資料D4進行壓縮，以產生具有複數位元之資料D5。相應於串列式掃描時脈信號SSC2以及選通信號Strobe，管線單元290可根據資料D5而產生資料D6，並提供資料D6至管線單元240。接著，管線單元240會根據串列式掃描時脈信號SSC1，將複數位元資料D6轉換成測試輸出SO，其中測試輸出SO為一串列式掃描資料輸出信號。於是，經由積體電路之測試存取埠(例如第1圖之第三群組接合墊150)，測試裝置便可根據測試輸出SO來判斷電路模組200中的待測單元270是否正常。
第3A圖係根據本發明一實施例所述之於一積體電 路中建立掃描測試架構之方法之示意圖，以及第3B圖係第3A圖之方法的執行示意圖，其中第3A圖之方法係由可執行電子設計自動化(Electronic Design Automation，EDA)工具之處理器所執行。同時參考第2圖、第3A圖以及第3B圖，首先，在步驟S302，處理器會對電路模組200中全部電路的硬體描述語言(Hardware Description Language，HDL)碼352執行合成(synthesis)程序，以產生電路模組200之完整網路連線表(full netlist)354。接著，在步驟S304，處理器會將測試控制之相關電路358中之部份電路從完整網路連線表354中移除，再對完整網路連線表354執行自動配置及繞線(Auto Place and Route，APR)程序，以產生自動配置及繞線網路連線表356。在此實施例中，測試控制之相關電路358中之部份電路包括電路模組200之第一級管線單元(即管線單元230與240)。接著，在步驟S306，處理器會根據自動配置及繞線網路連線表356以及測試控制之相關電路358，而產生測試網路連線表360，其中測試控制之相關電路358包括電路模組200之第一級管線單元(即管線單元230與240)以及時脈控制單元212。在測試網路連線表360中，時脈控制單元212、管線單元230、240以及自動配置及繞線網路連線表356係實施於電路模組200之頂層(top layer)。接著，在步驟S308，處理器會對測試網路連線表360執行設計規範驗證(Design Rules Check，DRC)程序，以驗證測試網路連線表360是否能滿足製程上的佈局規範，從而得到設計規範驗證結果362。根據第3A圖之方法，處理器可以對第1圖中的每一電路模組1101 -110n 分別產生所對應的測試網路連線表，並進 一步對各電路模組1101 -110n 之測試網路連線表執行設計規範驗證程序。
第4A圖係根據本發明另一實施例所述之於一積體電路中建立掃描測試架構之方法之示意圖，以及第4B圖係第4A圖之方法的執行示意圖，其中第4A圖之方法係由可執行電子設計自動化工具之處理器所執行，以及該積體電路包括複數電路模組。同時參考第4A圖以及第4B圖，首先，在步驟S402，處理器會對積體電路中的複數電路模組的硬體描述語言碼4521 -452n 分別執行合成程序，以產生所對應之完整網路連線表4541 -454n 。例如，處理器會對第一電路模組的硬體描述語言碼4521 執行合成程序，以產生第一電路模組的完整網路連線表4541 。接著，在步驟S404，處理器會分別將各電路模組的測試控制之相關電路4581 -458n 中之部份電路從所對應之完整網路連線表4541 -454n 中移除，再對完整網路連線表4541 -454n 執行自動配置及繞線程序，以分別產生自動配置及繞線網路連線表4561 -456n 。例如，處理器會先將測試控制之相關電路4581 中之部份電路從第一電路模組的完整網路連線表4541 中移除，再對完整網路連線表4541 執行自動配置及繞線程序，以產生第一電路模組的自動配置及繞線網路連線表4561 。如先前所描述，每一測試控制之相關電路4581 -458n 中之部份電路包括所對應之電路模組的第一級管線單元(例如第2圖之管線單元230與240)。接著，在步驟S406，處理器會對全部之自動配置及繞線網路連線表4561 -456n 執行合成程序，以得到頂層網路連線表(top netlist)460。接著，在步驟S408，處理器會將測試控制 之相關電路4581 -458n 加入/插入頂層網路連線表460，以產生頂層測試網路連線表462。上述測試控制之相關電路4581 -458n 為該電路模組之第一級管線單元(例如第2圖之管線單元230與240)以及對應於第一級管線單元之時脈控制單元(例如第2圖之時脈控制單元212)。在頂層測試網路連線表462中，測試控制之相關電路4581 -458n 以及複數電路模組係實施於積體電路之頂層。接著，在步驟S410，處理器會對頂層測試網路連線表462執行設計規範驗證程序，以驗證頂層測試網路連線表462是否能滿足製程上的佈局規範，從而得到設計規範驗證結果464。
根據本發明之實施例，積體電路中的每一電路模組具有個別的串列式時脈控制器，即每一電路模組的掃描時脈為非相關。於是，可提高積體電路的掃描位移頻率。此外，相較於僅使用一個串列式時脈控制器來提供彼此相關之複數串列式掃描時脈至全部電路模組的傳統積體電路而言，上述實施例中之處理器可在執行自動配置及繞線程序時容易地對每一電路模組個別執行時序收斂(timing closure)程序，以使各電路模組的時脈樹能夠最佳化。接著，處理器僅需將已時序收斂之每一電路模組與所對應之第一級管線單元進行合成，而不需要對整個晶片進行時序收斂程序，因此可完成層級時序驗證(timing signoff)，從而降低時序分析與調整的困難度和成本。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧積體電路
1101 -110n ‧‧‧電路模組
120‧‧‧測試存取埠
130‧‧‧第一群組接合墊
1301 -130n 、1401 -140n 、1501 -150n ‧‧‧接合墊
140‧‧‧第二群組接合墊
150‧‧‧第三群組接合墊
SI1 -SIn ‧‧‧測試輸入
SO1 -SOn ‧‧‧測試輸出
TCLK1 -TCLKn ‧‧‧測試時脈

Claims (20)

  1. 一種積體電路，包括：複數電路模組，其中該等電路模組之每一者包括：一第一時脈控制單元，用以根據一測試時脈產生一第一掃描時脈一第一管線單元，用以根據該第一掃描時脈將一測試輸入信號轉換成一第一資料；一串列式壓縮掃描電路，用以根據該第一資料以及該測試時脈產生一第二資料；以及一第二管線單元，用以根據該第一掃描時脈將該第二資料轉換成一測試輸出信號，其中該等電路模組之每一者之該第一掃描時脈係獨立於該等電路模組中其他電路模組之該第一掃描時脈。
  2. 如申請專利範圍第1項所述之積體電路，其中該積體電路更包括：一測試存取埠，用以提供該測試時脈和該測試輸入信號，以及接收並輸出該測試輸出信號。
  3. 如申請專利範圍第1項所述之積體電路，其中該串列式壓縮掃描電路包括：一第二時脈控制單元，用以根據該測試時脈產生一第二掃描時脈以及一第三掃描時脈；一第三管線單元，用以根據該第二掃描時脈將來自該第一管線單元之該第一資料轉換成一第三資料；一解壓縮器，用以對該第三資料進行解壓縮，以產生複數 第四資料；複數掃描鏈電路，耦接於該解壓縮器，其中該等第四資料之每一者係輸入至所對應之該等掃描鏈電路中之一者，以及該等掃描鏈電路之每一者係根據該第二掃描時脈以及所對應之該等第四資料中之一者而產生一第五資料；一壓縮器，用以對該等掃描鏈電路之每一者產生之該第五資料進行壓縮，以產生一第六資料；以及一第四管線單元，用以根據該第三掃描時脈將該第六資料轉換成該測試輸出信號。
  4. 如申請專利範圍第3項所述之積體電路，其中該第三管線單元形成一解串器，而該第四管線單元形成一串聯器。
  5. 一種於一積體電路中建立掃描測試架構之方法，其中該積體電路具有複數電路模組，該方法包括：對該等電路模組中之一電路模組執行掃描測試架構建立程序，該執行掃描測試構建立程序之步驟進一步包括：對該電路模組執行一合成程序，以得到該電路模組之一第一網路連線表，其中該第一網路連線表包括該電路模組之一待測電路以及一測試電路，其中該待測電路包括複數掃描鏈電路，以及該測試電路包括一第一管線單元、一第二管線單元、耦接於該等掃描鏈電路與該第一管線單元之間的一第三管線單元、以及耦接於該等掃描鏈電路與該第二管線單元之間的一第四管線單元；對該第一網路連線表執行一自動配置及繞線程序，以產生一第二網路連線表，其中該第二網路連線表不包括該第一 管線單元與該第二管線單元；根據該第二網路連線表以及一時脈控制器，產生一測試網路連線表；以及對該測試網路連線表執行一設計規範驗證。
  6. 如申請專利範圍第5項所述之於一積體電路中建立掃描測試架構之方法，其中對該第一網路連線表執行該自動配置及繞線程序，以產生該第二網路連線表之步驟更包括：將該第一管線單元以及該第二管線單元從該電路模組之該第一網路連線表中移除，以產生一第三網路連線表；以及對該第三網路連線表執行該自動配置及繞線程序，以產生該第二網路連線表。
  7. 如申請專利範圍第5項所述之於一積體電路中建立掃描測試架構之方法，其中該測試電路更包括：一解壓縮器，耦接於該第三管線單元與該等掃描鏈電路之間；以及一壓縮器，耦接於該等掃描鏈電路與該第四管線單元之間。
  8. 如申請專利範圍第5項所述之於一積體電路中建立掃描測試架構之方法，其中該第三管線單元形成一解串器，而該第四管線單元形成一串聯器。
  9. 如申請專利範圍第5項所述之於一積體電路中建立掃描測試架構之方法，更包括：對該等電路模組中至少一其他電路模組執行該掃描測試架構建立程序。
  10. 如申請專利範圍第5項所述之於一積體電路中建立掃描測 試架構之方法，更包括：對該電路模組之該待測電路執行一掃描測試程序，其中該時脈控制器係耦接於該積體電路之一第一接合墊，其中在執行該掃描測試程序之期間，該時脈控制器係根據來自該第一接合墊的一測試時脈而產生一第一掃描時脈。
  11. 如申請專利範圍第10項所述之於一積體電路中建立掃描測試架構之方法，其中在執行該掃描測試程序之期間，該第一管線單元係相應於該第一掃描時脈而將來自該積體電路之一第二接合墊之一測試輸入信號提供至該第三管線單元，以便對該待測電路執行該掃描測試程序，以及該第二管線單元係相應於該第一掃描時脈而將對該待測電路執行該掃描測試程序之一測試結果提供至該積體電路之一第三接合墊。
  12. 如申請專利範圍第11項所述之於一積體電路中建立掃描測試架構之方法，其中在執行該掃描測試程序之期間，該時脈控制器更根據來自該第一接合墊的該測試時脈而產生一第二掃描時脈，其中該第三管線單元係相應於該第二掃描時脈而將來自該第一管線單元之該測試輸入信號提供至該掃描鏈電路，以及該第四管線單元係相應於該第二掃描時脈而將來自該待測電路之該測試結果提供至該第二管線單元。
  13. 一種於一積體電路中建立掃描測試架構之方法，其中該積體電路具有複數電路模組，該方法包括：對每一該電路模組分別執行一合成程序，以得到每一該電 路模組對應之一第一網路連線表，其中該第一網路連線表包括對應之該電路模組之一待測電路以及一測試電路，其中該待測電路包括複數掃描鏈電路，以及該測試電路包括一第一管線單元、一第二管線單元、耦接於該等掃描鏈電路與該第一管線單元之間的一第三管線單元、以及耦接於該等掃描鏈電路與該第二管線單元之間的一第四管線單元；分別對每一該電路模組對應之該第一網路連線表執行一自動配置及繞線程序，以產生每一該電路模組對應之一第二網路連線表，其中該第二網路連線表不包括該第一管線單元與該第二管線單元；對全部之該第二網路連線表執行一合成程序，以得到一第三網路連線表；根據該第三網路連線表、每一該電路模組對應之該第一管線單元與該第二管線單元以及每一該電路模組對應之一時脈控制器，產生一頂層測試網路連線表；以及對該頂層測試網路連線表執行一設計規範驗證。
  14. 如申請專利範圍第13項所述之於一積體電路中建立掃描測試架構之方法，其中該分別對每一該電路模組對應之該第一網路連線表執行該自動配置及繞線程序，以產生每一該電路模組對應之該第二網路連線表之步驟更包括：將該第一管線單元以及該第二管線單元從每一該電路模組對應之該第一網路連線表中移除，以分別產生一第四網路連線表；以及 分別對每一該電路模組對應之該第四網路連線表執行該自動配置及繞線程序，以產生該第二網路連線表。
  15. 如申請專利範圍第13項所述之於一積體電路中建立掃描測試架構之方法，其中該測試電路更包括：一解壓縮器，耦接於該第三管線單元與該等掃描鏈電路之間；以及一壓縮器，耦接於該等掃描鏈電路與該第四管線單元之間。
  16. 如申請專利範圍第13項所述之於一積體電路中建立掃描測試架構之方法，其中該根據該第三網路連線表、每一該電路模組對應之該第一管線單元與該第二管線單元以及每一該電路模組對應之一時脈控制器，產生一頂層測試網路連線表之步驟更包括：加入每一該電路模組對應之該第一管線單元、該第二管線單元以及該時脈控制器至所對應之該第三網路連線表，以產生該頂層測試網路連線表。
  17. 如申請專利範圍第13項所述之於一積體電路中建立掃描測試架構之方法，其中該第三管線單元形成一解串器，而該第四管線單元形成一串聯器。
  18. 如申請專利範圍第13項所述之於一積體電路中建立掃描測試架構之方法，更包括：對每一該電路模組之該待測電路執行一掃描測試程序，其中每一該時脈控制器係分別耦接於該積體電路之複數第一接合墊之一者，其中在執行該掃描測試程序之期間，每一該時脈控制器係 根據來自所對應之該第一接合墊的一測試時脈而產生一第一掃描時脈，以及每一該時脈控制器之該第一掃描時脈係獨立於其他該時脈控制器之該第一掃描時脈。
  19. 如申請專利範圍第18項所述之於一積體電路中建立掃描測試架構之方法，其中在執行該掃描測試程序之期間，每一該第一管線單元係相應於所對應之該第一掃描時脈而將來自該積體電路之一第二接合墊之一測試輸入信號提供至所對應之該第三管線單元，以便對所對應之該待測電路執行該掃描測試程序，以及每一該第二管線單元係相應於所對應之該第一掃描時脈而將對所對應之該待測電路執行該掃描測試程序之一測試結果提供至該積體電路之一第三接合墊。
  20. 如申請專利範圍第19項所述之於一積體電路中建立掃描測試架構之方法，其中在執行該掃描測試程序之期間，每一該時脈控制器更根據來自所對應之該第一接合墊的該測試時脈而產生一第二掃描時脈，其中每一該第三管線單元係相應於所對應之該第二掃描時脈而將來自所對應之該第一管線單元之該測試輸入信號提供至所對應之該掃描鏈電路，以及每一該第四管線單元係相應於所對應之該第二掃描時脈而將來自所對應之該待測電路之該測試結果提供至所對應之該第二管線單元。
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