CN101398457B - 晶片、其测试系统、其测试方法及其测试治具 - Google Patents

Abstract

在此提出晶片、其测试系统、其测试方法及其测试治具。本发明利用第一群探针对第一芯片进行高电压应力测试，并利用第二群探针对第二芯片进行功能测试，其中高电压应力测试的期间与功能测试的期间重叠，因此能大幅减少晶片的测试时间。

Description

晶片、其测试系统、其测试方法及其测试治具

技术领域

本发明是有关于一种晶片及其测试技术，且特别是有关于一种能缩短测试时间的晶片及其测试技术。

背景技术

在芯片还在晶片阶段时，必须对晶片中的各个芯片进行芯片探针(ChipProbe，以下简称CP)测试，以过滤掉具有缺陷的芯片，并降低制作成本。一般常见的CP测试有两种阶段，分别为高电压应力(High Voltage Stress，以下简称HVS)测试与功能测试。其中，HVS测试是在极短的时间内给予芯片超过芯片说明书(或称规格书)所规范的操作电压，同时并给予一些芯片所需的基本信号，以使芯片在过高的操作电压下进行操作。当芯片在过高的操作电压下运作时，可使芯片的缺陷在极短的时间内恶化。因此，可以透过接下来所进行的功能测试来进一步地检验出具有缺陷的芯片。

一般来说，晶片上的芯片具有大量输入端与输出端(可能共计有数百个焊垫)，因此在进行CP测试时，晶片测试治具必须具有相对应数量的探针，才能够进行CP测试。然而，由于晶片测试治具的探针相当昂贵，基于成本的考量情况下，并无法大量增设晶片测试治具的探针，也因此晶片测试治具通常一次只能对晶片上的一个芯片进行CP测试。以下则配合图示对晶片测试的各步骤作更详细的介绍。

图1是习知的晶片测试系统的架构图。请参照图1，待测晶片100具有多个芯片(以芯片111、112表示的)。当测试机台150要对晶片100上的芯片111进行CP测试时。首先，测试机台150会控制机械手臂(未绘示)移动基板130，藉以带动探针群140接触芯片111的焊垫。接着，测试机台150则透过探针群140给予芯片111高过额定操作电压的电源以及基本的操作信号，藉以进行HVS测试，其时间大约在0.3～0.6秒之间。若芯片111具有缺陷，则HVS测试会让芯片111的缺陷恶化，否则HVS测试并不会影响芯片111的功能。

在对芯片111进行完HVS测试之后，测试机台150接下来会对芯片111进行功能测试，其时间大约0.3秒。在功能测试期间，测试机台150会再一次透过探针群140给予一些基本的操作信号与额定电源至芯片111的输入端，并经由探针群140读取芯片111的输出信号。因此，测试机台150可以判别芯片111的功能是否正常。如此一来，则完成芯片111的CP测试。接着，测试机台150再控制机械手臂移动探针群140，而使探针群140接触下一个芯片(芯片112)的焊垫，藉以对芯片112进行CP测试。以此类推，以对晶片100中各芯片逐一进行CP测试，在此则不予赘述。

值得一提的是，假设晶片100具有1500个芯片。光是1500个芯片的HVS测试与功能测试所花费的时间，则需要1500×(0.3+0.3～0.6)＝900～1350秒。正所谓，时间就是金钱。若能缩短CP测试所花费时间，不但可大幅提升晶片测试的效率，也可降低CP测试的成本。

发明内容

本发明提供一种晶片、晶片测试系统、方法及治具，藉以缩短测试时间及提高测试效率。

为解决上述问题，本发明提出一种晶片测试系统，包括待测晶片与晶片测试治具。晶片测试治具包括基板、第一群探针与第二群探针。待测晶片具有多数个芯片。晶片测试治具用以测试芯片。第一群探针配置于基板下方，用以对芯片进行高电压应力测试。第二群探针配置于基板下方，用以对另一芯片进行功能测试。其中高电压应力测试的期间与功能测试的期间重叠。

从另一观点来看，本发明提出一种晶片测试方法，包括自待测晶片中选择第一芯片进行高电压应力测试，并自待测晶片中选择第二芯片进行功能测试，其中高电压应力测试的期间与功能测试的期间重叠。

从又一观点来看，本发明提出一种晶片测试治具，用以测试晶片的多数个芯片，晶片测试治具包括基板、第一群探针与第二群探针。第一群探针配置于基板下方，用以对一芯片进行高电压应力测试。第二群探针配置于基板下方，用以对另一芯片进行功能测试。其中高电压应力测试的期间与功能测试的期间重叠。

从再一观点来看，本发明提出一种晶片，包括多个芯片，其中每一芯片各自包括核心电路、主焊垫与副焊垫。主焊垫耦接至核心电路。副焊垫并联于主焊垫，用以提供晶片测试治具的探针的电性连接介面。其中晶片的第一芯片进行高电压应力测试的期间与晶片的第二芯片进行功能测试的期间重叠。

在本发明的一实施例中，每一芯片各自还包括内嵌自测电路。内嵌自测电路耦接至核心电路与主焊垫之间。其中晶片测试治具具有第一群探针与第二群探针，通过将第一群探针接触副焊垫，晶片测试治具控制内嵌自测电路对核心电路提供测试信号，以进行高电压应力测试。在另一实施例中，通过将第二群探针接触副焊垫，晶片测试治具控制内嵌自测电路对核心电路提供测试信号，以进行功能测试。

本发明利用第一群探针对一芯片进行高电压应力测试，并利用第二群探针对另一芯片进行功能测试，其中高电压应力测试的期间与功能测试的期间重叠，因此能大幅减少晶片的测试时间。

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1是习知的晶片测试系统的架构图。

图2A是依照本发明的第一实施例的一种晶片的测试示意图。

图2B是依照本发明的第三实施例的一种晶片的测试示意图。

图3是依照本发明的第一实施例的晶片测试方法的流程图。

图4A是本发明的第四实施例的芯片架构图。

图4B是依照图4A的内嵌自测电路的启动的时序图。

图4C是依照图4A的内嵌自测电路的运作及结束的时序图。

图5A是本发明的第五实施例的晶片测试系统的架构图。

图5B是依照图5A的一种晶片的测试示意图。

图5C是依照图5A的另一种晶片的测试示意图。

图6A是本发明的第六实施例的晶片测试系统的架构图。

图6B是依照图6A的一种晶片的测试示意图。

图7A是本发明的第七实施例的晶片测试系统的架构图。

图7B是依照图7A的一种晶片的测试示意图。

主要元件符号说明

100、101：待测晶片

111～120、400：芯片

150：测试机台

130～133：基板

140～143：探针群

200～202：晶片测试系统

210～212：晶片测试治具

410：核心电路

420：内嵌自测电路

430：输入区

440：输出区

450、451：主焊垫

460：副焊垫

S301、S302：图3的晶片测试方法的各步骤

具体实施方式

一般来说，对晶片进行CP测试可分为HVS测试与功能测试两阶段。若以源极驱动器的芯片来说，进行功能测试不但需要提供测试信号给芯片的输入端，同时也需要侦测芯片的输出端的信号是否正常，因此需要大约600～700个探针才能进行功能测试。

值得注意的是，HVS测试的目的在于，给予芯片高过额定的操作电压，使具有缺陷的芯片在极短的时间内恶化，以便在进行功能测试的过程中能更轻易地检测出具有缺陷的芯片。因此，在实际应用上，进行HVS测试时，仅需提供测试信号给芯片的输入端，使芯片处于高压操作状态即可。“芯片是否正常？”，则可待芯片进行功能测试时再一并进行检测。

举例来说，当源极驱动器芯片进行HVS测试时，可透过12个探针，以提供vddd、vdda、vssd、vssa、gma3、gma8、clkn、clkp、pol、eio、stb信号给芯片的输入端，即可达成HVS测试的目的。其中，vddd、vdda、vssd与vssa为电源电压，gma3为正极性迦玛(GAMMA)电压，gma8为负极性迦玛电压，clkn、clkp为时脉信号的差动对，eio为源极驱动器开始读取数据的起始信号(或称数据起始脉冲)、stb为线闩锁信号，pol为极性控制信号。在进行完HVS测试之后，再对芯片进行功能测试，即可轻易侦测出芯片是否正常。如此一来，则可利用较少的探针对芯片进行HVS测试。

与本实施例中，由于HVS测试仅需利用相当少量的探针(12根)。因此除了功能测试所需的第二群探针(600～700根)外，可用第一群探针(12根)藉以进行HVS测试。在对一芯片进行功能测试时，可利用第一群探针同时对下一个要进行功能测试的芯片作HVS测试。以下则配合图式作更进一步的说明。

图2A是依照本发明的第一实施例的一种晶片的测试示意图。图3是依照本发明的第一实施例的晶片测试方法的流程图。请合并参照图2A与图3，本实施例中假设待测晶片101包含有1500个芯片，且每个芯片进行功能测试与HVS测试各需要花费0.3秒钟。在本实施例中，第二群探针(在此为探针群141)与第一群探针(在此为探针群142)可独立作业，分别可用以对芯片进行功能测试与HVS测试。首先，在第一期间(0～0.3秒)，先利用探针群142对芯片111进行HVS测试。接着，可沿着箭头方向依序对芯片进行测试，但本发明并不以此为限，例如在第二期间(0.3～0.6秒)，则利用探针群142对芯片112进行HVS测试(步骤S301)，同时利用探针群141对芯片111进行功能测试(步骤S302)，如此则完成芯片111的HVS测试与功能测试。

承上述，在第三期间(0.6～0.9秒)，再利用探针群142对芯片113进行HVS测试(步骤S301)，并同时利用探针群141对芯片112进行功能测试(步骤S302)，如此则完成芯片112的HVS测试与功能测试。以此类推后续步骤，因此，要完成1500个芯片的功能测试与HVS测试共需花费的时间为1500×0.3+0.3＝450.3秒，与习知的900秒相较的下，省下了将近一半的时间。

值得一提的是，虽然上述实施例中已经对晶片测试方法描绘出了一个可能的型态，但所属技术领域中具有通常知识者应当知道，各厂商对于晶片测试方法的步骤设计都不一样，因此本发明的应用当不限制于此种可能的型态。换言的，只要是利用第一群探针对一芯片进行高电压应力测试，并利用第二群探针对另一芯片进行功能测试，其中高电压应力测试的期间与功能测试的期间重叠，就已经是符合了本发明的精神所在。以下再举几个实施例以便本领域具有通常知识者能够更进一步的了解本发明的精神，并实施本发明。

请再参照图2A，在本发明的第二实施例中，假设待测晶片101有1500个芯片，且每个芯片进行功能测试与HVS测试分别需要花费0.3与0.6秒钟。待测晶片101的测试方式可参照第一实施例。值得注意的是，每一期间探针群141进行完功能测试之后，需等待探针群142进行完HVS测试，因此每一期间需要花费0.6秒钟。换言之，要完成1500个芯片的功能测试与HVS测试共需花费的时间为1500×0.6+0.6＝900.6秒，与习知的1350秒相较之下，也省下了将近三分的一的时间。

上述实施例虽以两个探针群为例进行说明的，但在其他实施例中，也可利用三个以上的探针群进行晶片的CP测试。例如图2B是依照本发明的第三实施例的一种晶片的测试示意图。假设待测晶片101有1500个芯片，且每个芯片进行功能测试与HVS测试分别需要花费0.3与0.6秒钟。为了更进一步节省待测晶片101的测试时间，本实施例利用三个探针群进行晶片测试。简言之，本实施例将上述实施例0.6秒的HVS测试分成两阶段，分别为0.3秒、0.3秒。更具体地说，本实施例中，探针群141用以对芯片进行功能测试。探针群142、143用以对芯片进行HVS测试。

承接上述，在第一期间(0～0.3秒)，先利用探针群143对芯片111进行HVS测试。接着，第二期间(0.3～0.6秒)，则同时利用探针群142、143分别对芯片111、112进行HVS测试。接着第三期间(0.6～0.9秒)，则利用探针群141、对芯片111进行功能测试，并同时利用探针群142、143分别对芯片112、113进行HVS测试，如此则完成芯片111的HVS测试与功能测试。以此类推后续步骤，因此，要完成1500个芯片的功能测试与HVS测试共需花费的时间为1500×0.3+0.6＝450.6秒，与习知的1350秒相较之下，省下了三分的二的时间。

值得一提的是，本实施例将原本需要连续进行0.6秒的HVS测试，改为两次分别为0.3秒的HVS测试，其效果可能不如原本连续进行0.6秒的HVS测试。但本领域具有通常知识者，可适当地调整HVS测试的时间，藉以改善上述的问题，例如将原本需要连续进行0.6秒的HVS测试，改为两次分别为“0.4秒、0.4秒”或“0.3秒、0.4秒”...等的HVS测试。如此一来，不但可达成与第二实施例相类似的效果，更可大幅减少晶片进行CP测试的时间。

请再参照图2B，熟习本领域技术者亦可适当地调整探针群141～143的测试方式，举例来说，在第一期间与第二期间(0～0.6秒)，先利用探针群142对芯片111进行HVS测试，且同时利用探针群143对芯片112进行HVS测试。接着，在第三期间与第四期间(0.6～1.2秒)，继续利用探针群142对芯片113进行HVS测试，且同时利用探针群143对芯片114进行HVS测试。其中，在第三期间(0.6～0.9秒)，可以同时地利用探针群141对芯片111进行功能测试，如此则完成芯片111的HVS测试与功能测试；接着第四期间(0.9～1.2秒)，利用探针群141对芯片112进行功能测试，如此则完成芯片112的HVS测试与功能测试。以此类推后续步骤，此作法不但可缩短CP测试时间，并可减少各芯片被探针群接触的次数，藉以降低各芯片损坏的风险。

另一方面，上述诸实施例中，随着晶片中的各芯片的焊垫被探针接触的次数增加，使得各芯片的焊垫被探针群破坏的风险也随的增加。因此，可在各芯片增设测试用的副焊垫，藉以改善上述的问题，例如图4A是本发明的第四实施例的芯片架构图。请参考图4A，在本实施例中，芯片400(例如为源极驱动器)包括核心电路410、内嵌自测(build in self test，简称BIST)电路420、输入区430与输出区440。其中输入区430包括多个主焊垫450与相对应数量的副焊垫460。输出区440包括多个主焊垫451。内嵌自测电路420耦接至核心电路410。主焊垫450与副焊垫460相互并联，并耦接至内嵌自测电路420与/或核心电路410。主焊垫451耦接至核心电路410。

值得一提的是，若以本发明的实施例进行CP测试(HVS测试与功能测试)，输入区430的焊垫必须被探针群接触两次以上，因此可能会导致输入区430的焊垫毁损。有鉴于此，本实施例增设了与主焊垫450相互并联的副焊垫460，因此进行CP测试时，可将探针群接触主焊垫450与副焊垫460其中之一，藉以进行CP测试。更具体地说，在本实施例中，可透过探针群接触副焊垫460，藉以进行CP测试，如此则不会使主焊垫450遭到任何损害。此外，由于输入区430的主焊垫450的数量相当少(低于12个)，因此即便为主焊垫450增加副焊垫460，其成本也是相当低廉的。以此类推，亦可增设与输出区430的主焊垫451并联的副焊垫，藉以避免主焊垫451于CP测试过程中受损。

另一方面，本实施例更有着另一项优点，利用内嵌自测电路420可大幅减少输入区430的主焊垫450的数量。图4B是依照图4A的内嵌自测电路的启动的时序图。图4C是依照图4A的内嵌自测电路的运作及结束的时序图。当进行CP测试时，例如由各探针分别提供电源、clkp、clkn、pol与enable(VA1)共4个信号给输入区430的副焊垫460。其中clkp、clkn为时脉信号，pol为极性控制信号，enable(VA1)为内嵌自测电路420启动信号。

承上述，内嵌自测电路420可透过分压原理产生适当的电压信号，亦可由内嵌自测电路420的内部电路自行产生核心电路410所需的基本控制信号。更具体地说，内嵌自测电路420可提供test_en、test_data0～8、eio与stb共12个信号，藉以提供给核心电路410进行CP测试。其中test_en为测试启动信号，test_data0～8为输入数据，eio为数据起始脉冲，stb为线闩锁信号。

更具体地说，进行HVS测试时，内嵌自测电路420可提供test_en、eio、与stb等信号，藉以提供给核心电路410进行HVS测试。进行功能测试时，内嵌自测电路420更可提供输入数据，如test_data0～8，使得核心电路410据以输出，以供检测。

如此，进行CP测试用的探针数量当然也可随之减少，进而节省成本。值得一提的是，本实施例所提的各信号仅为一特定的实施例，本发明并不限于此，在另一实施例中，探针可提供高压电能给芯片的副焊垫，内嵌自测电路420则可依据高压电能提供迦玛电压、输入数据、数据起始脉冲、线闩锁信号以及极性控制信号给核心电路410，以进行HVS测试与功能测试。

上述实施例中，用以进行HVS测试的探针群与用以进行功能测试的探针群可分别独立作业，但在另一实施例中，也可将其配置于同一基板，例如图5A是本发明的第五实施例的晶片测试系统的架构图。请参照图5A，晶片测试系统200包括待测晶片101、测试机台150与晶片测试治具210。晶片测试治具210包括基板131、第一群探针(在此为探针群142)、第二群探针(在此为探针群141)。待测晶片101具有多数个芯片。晶片测试治具210用以测试待测晶片101上的各芯片。探针群142配置于基板131下方，用以对芯片进行HVS测试。探针群141配置于基板131下方，用以对芯片进行功能测试。测试机台150可控制机械手臂(未绘示)移动晶片测试治具210，藉以一并带动探针群141、142接触芯片的焊垫，并可提供相对应的测试信号以进行CP测试。简言之，本实施例与第一实施例的不同的处在于，本实施例仅需透过一机械手臂，即可同时带动探针群141、142，藉以节省成本。以下则配合图示作更进一步的说明。

图5B是依照图5A的一种晶片的测试示意图。请合并参照图5A与图5B，假设待测晶片101包含有1500个芯片，且每个芯片进行功能测试与HVS测试各需要花费0.3秒钟。其中在第一期间～第三期间(0～0.9秒)，可参照第一实施例，在此不再赘述。在第四期间(0.9～1.2秒)，则利用探针群141对芯片113进行功能测试，如此则完成芯片113的HVS测试与功能测试，此时探针群142可不提供信号。值得注意的是，当基板131移至下一列的芯片(114～120)时，必须以同一方向(第一方向)依序对芯片进行HVS测试与功能测试，藉以使各芯片能够先进行HVS测试，接着再进行功能测试。

举例来说，可沿着箭头方向依序对芯片进行测试，但本发明并不以此为限。更具体地说，在第五期间(1.2～1.5秒)，可利用探针群142对芯片120进行HVS测试，此时探针群141可不提供信号。第六期间(1.5～1.8秒)，则利用探针群142对芯片119进行HVS测试，并同时利用探针群141对芯片120进行功能测试，如此则完成芯片120的HVS测试与功能测试。第七期间(1.8～2.1秒)，则利用探针群142对芯片118进行HVS测试，并同时利用探针群141对芯片119进行功能测试，如此则完成芯片119的HVS测试与功能测试。以此类推后续步骤，如此亦可大幅减少CP测试时间。

上述实施例中，探针群141、142的排列顺序与各芯片的测试顺序方向(图5B的箭头所示)同向，但并不以此为限。例如图5C是依照图5A的另一种晶片的测试示意图。请合并参照图5A与图5C，本实施例中，探针群141、142的排列顺序与各芯片的测试顺序方向垂直。因此，可沿着第一方向对第一列的芯片作CP测试，此外可沿着第二方向对第二列的芯片作CP测试。

举例来说，在第一期间(0～0.3秒)，利用探针群142对芯片111进行HVS测试。在第二期间(0.3～0.6秒)，利用探针群142对芯片112进行HVS测试。在第三期间(0.6～0.9秒)，利用探针群142对芯片113进行HVS测试。在第四期间(0.9～1.2秒)，利用探针群142对芯片114进行HVS测试。在第五期间(1.2～1.5秒)，利用探针群142对芯片115进行HVS测试。

值得注意的是，在第六期间(1.5～1.8秒)，利用探针群142对芯片116进行HVS测试，并同时利用探针群141对芯片113进行功能测试，如此则完成芯片113的HVS测试与功能测试。在第七期间(1.8～2.1秒)，利用探针群142对芯片117进行HVS测试，并同时利用探针群141对芯片112进行功能测试，如此则完成芯片112的HVS测试与功能测试。以此类推后续步骤，如此不但可节省CP测试的时间，更可减少基板131所移动的路径，而更进一步地节省CP测试的时间。

依照上述实施例的教示，熟习本领域技术者，亦可将第三实施例的探针群141～143配置于同一基板。例如，图6A是本发明的第六实施例的晶片测试系统的架构图。请参照图6A，晶片测试系统201包括待测晶片101与晶片测试治具211。其中标号与上述实施例相同者，可参照其实施方式。值得注意的是，晶片测试治具211包括基板132与探针群141～143。探针群141～143皆配置于基板132下方，分别用以对芯片进行HVS测试、HVS测试与功能测试。以下则配合图示作更进一步的说明。

图6B是依照图6A的一种晶片的测试示意图。请合并参照图6A与图6B，假设待测晶片101包含有1500个芯片，且每个芯片进行功能测试与HVS测试分别需要花费0.3与0.6秒钟。因此本实施例将0.6秒的HVS测试分成两阶段，分别为0.3秒、0.3秒。其中在第一期间～第三期间(0～0.9秒)，可参照第三实施例，在此不再赘述，在第四期间(0.9～1.2秒)，则利用探针群141对芯片112进行功能测试，并同时利用探针群142对芯片113进行HVS测试，如此则完成芯片112的HVS测试与功能测试，此时探针群143可不提供信号。在第五期间(1.2～1.5秒)，则利用探针群141对芯片113进行功能测试，如此则完成芯片113的HVS测试与功能测试，此时探针群142与143可不提供信号。

值得注意的是，当基板132移至下一列的芯片(114～120)时，必须以同一方向依序对芯片进行HVS测试与功能测试，藉以使各芯片能够先进行HVS测试，接着再进行功能测试。举例来说，可沿着箭头方向依序对芯片进行测试，但本发明并不以此为限，例如在第六期间(1.5～1.8秒)，则利用探针群143对芯片120进行HVS测试，此时探针群141与142可不提供信号。

承上述，第七期间(1.8～2.1秒)，则利用探针群143对芯片119进行HVS测试，并利用探针群142对芯片120进行HVS测试。第八期间(2.1～2.4秒)，则利用探针群143、142分别对芯片118、119进行HVS测试，并利用探针群141对芯片120进行功能测试，如此则完成芯片120的HVS测试与功能测试。以此类推后续步骤，如此亦可大幅减少CP测试时间。

图7A是本发明的第七实施例的晶片测试系统的架构图。请参照图7A，晶片测试系统202包括待测晶片101与晶片测试治具212。其中标号与上述实施例相同者，可参照其实施方式。值得注意的是，晶片测试治具212包括基板133与探针群141～143。探针群141～143皆配置于基板133下方，分别用以对芯片进行HVS测试、HVS测试与功能测试。以下则配合图示作更进一步的说明。

图7B是依照图7A的一种晶片的测试示意图。请合并参照图7A与图7B，在对第一列芯片(111～113)进行CP测试时，可沿着第一方向对芯片111～113进行CP测试，在此段期间内则可仅利用探针群141、142分别进行功能测试与HVS测试。在对第二列芯片(114～120)进行CP测试时，可沿着第二方向(如图7B的箭头所示)对芯片114～120进行CP测试，在此段期间内则可仅利用探针群141、143分别进行功能测试与HVS测试。如此一来，可改善上述实施例仅能以同一方向对各芯片进行CP测试，亦可减少基板133的移动路径，进而缩短CP测试时间。

综上所述，本发明利用第一群探针对一芯片进行HVS测试，并利用第二群探针对另一芯片进行功能测试，其中HVS测试的期间与功能测试的期间重叠，因此能大幅减少晶片的测试时间。此外，本发明的诸实施例至少具有下列优点：

1、在其中一个实施例中，利用可独立作业的多探针群，可弹性地调整各芯片进行HVS测试与功能测试的顺序，藉以缩短各探针群所需移动的路径，进而减少CP测试所需花费的时间。此外，用以进行HVS测试探针群与用以进行功能测试探针群亦不会互相干扰，而浪费不必要的等待时间。

2、在其中一个实施例中，将多探针群整合于同一基板上，使晶片测试系统仅需控制此基板的移动即可带动多探针群进行HVS测试与功能测试，藉以减少硬体成本的花费。

3、在其中一个实施例中，在各芯片上的主焊垫，增设与其并联的副焊垫，并利用副焊垫进行CP测试，可避免主焊垫因CP测试而损坏，大幅提升芯片成品率。

4、在其中一个实施例中，在芯片上配置内嵌自测电路，可利用少量的基本输入信号，提供更多的基本输入信号给核心电路，藉以减少CP测试时所需的探针数量。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (18)

1.一种晶片测试系统，包括：

待测晶片，其具有多个芯片；以及

晶片测试治具，用以测试该些芯片，该晶片测试治具包括：

基板；

第一群探针，配置于该基板下方，用以对该些芯片的其一进行高电压应力测试；以及

第二群探针，配置于该基板下方，用以对该些芯片的另一进行功能测试；

其中该高电压应力测试的期间与该功能测试的期间重叠，

其中每一该些芯片各自包括：

核心电路；

主焊垫，耦接至该核心电路；以及

副焊垫，并联于该主焊垫，用以提供该第一群探针或该第二群探针的电性连接介面。

2.如权利要求1所述的晶片测试系统，其中每一该些芯片各自还包括：

内嵌自测电路，耦接至该核心电路与该主焊垫之间，

其中通过将该第一群探针接触该副焊垫，该晶片测试系统控制该内嵌自测电路对该核心电路提供测试信号，以进行该高电压应力测试。

3.如权利要求2所述的晶片测试系统，其中当该内嵌自测电路致能时，经由该内嵌自测电路提供迦玛电压、数据起始脉冲、线闩锁信号以及极性控制信号给该核心电路，以进行该高电压应力测试。

4.如权利要求2所述的晶片测试系统，其中通过将该第二群探针接触该副焊垫，该晶片测试系统控制该内嵌自测电路对该核心电路提供测试信号，以进行该功能测试。

5.如权利要求4所述的晶片测试系统，其中当该内嵌自测电路致能时，该内嵌自测电路提供迦玛电压、输入数据、数据起始脉冲、线闩锁信号以及极性控制信号给该核心电路，以进行该功能测试。

6.如权利要求1所述的晶片测试系统，其中该晶片测试治具还包括：

第三群探针，配置于该基板下方；

其中若该晶片测试治具以第一方向移动以测试该些芯片，则该晶片测试 系统透过该第一群探针对该些芯片的其一进行高电压应力测试，同时透过该第二群探针对该些芯片的另一进行功能测试；以及

若该晶片测试治具以第二方向移动以测试该些芯片，则该晶片测试系统透过该第三群探针对该些芯片的其一进行高电压应力测试，同时透过该第二群探针对该些芯片的另一进行功能测试。

7.如权利要求1所述的晶片测试系统，其中该晶片测试治具还包括：

第四群探针，配置于该基板下方；

其中若该晶片测试治具以第一方向移动以测试该些芯片，则该晶片测试系统透过该第四群探针与该第一群探针同时且各自对该些芯片的其二进行高电压应力测试，同时透过该第二群探针对该些芯片的另一进行功能测试。

8.一种晶片测试方法，包括：

自一待测晶片中选择第一芯片进行高电压应力测试；以及

自该待测晶片中选择第二芯片进行功能测试，其中该高电压应力测试的期间与该功能测试的期间重叠，

其中该第一芯片包括主焊垫以及并联于该主焊垫的副焊垫，且上述进行高电压应力测试的步骤包括：

经由该副焊垫提供高压电能给该第一芯片，以进行高电压应力测试。

9.如权利要求8所述的晶片测试方法，其中该第一芯片还包括核心电路、以及耦接至该核心电路与该主焊垫之间的内嵌自测电路，且上述进行高电压应力测试的步骤包括：

提供高压电能给该核心电路；以及

控制该内嵌自测电路对该核心电路提供测试信号，以进行该高电压应力测试。

10.如权利要求9所述的晶片测试方法，还包括：

控制该内嵌自测电路对该核心电路提供迦玛电压、数据起始脉冲、线闩锁信号以及极性控制信号，以进行该高电压应力测试。

11.如权利要求8所述的晶片测试方法，其中该第二芯片包括核心电路、以及耦接至该核心电路的内嵌自测电路，且上述进行功能测试的步骤包括：

控制该内嵌自测电路对该核心电路提供测试信号，以进行该功能测试。

12.如权利要求11所述的晶片测试方法，还包括：

控制该内嵌自测电路对该核心电路提供迦玛电压、输入数据、数据起始 脉冲、线闩锁信号以及极性控制信号，以进行该功能测试。

13.如权利要求8所述的晶片测试方法，还包括：

自该待测晶片中选择第三芯片进行高电压应力测试；

其中对该第一芯片、该第二芯片、与该第三芯片所进行的测试是同时进行的。

14.一种晶片测试治具，用以测试晶片的多个芯片，该晶片测试治具包括：

基板；

第一群探针，配置于该基板下方，用以对该些芯片的其一进行高电压应力测试；

第二群探针，配置于该基板下方，用以对该些芯片的另一进行功能测试；以及

第三群探针，配置于该基板下方；

其中若该晶片测试治具以第一方向移动以测试该些芯片，则透过该第一群探针对该些芯片的其一进行高电压应力测试，同时透过该第二群探针对该些芯片的另一进行功能测试；以及

若该晶片测试治具以第二方向移动以测试该些芯片，则透过该第三群探针对该些芯片的其一进行高电压应力测试，同时透过该第二群探针对该些芯片的另一进行功能测试，

其中该高电压应力测试的期间与该功能测试的期间重叠。

15.一种晶片测试治具，用以测试晶片的多个芯片，该晶片测试治具包括：

基板；

第一群探针，配置于该基板下方，用以对该些芯片的其一进行高电压应力测试；

第二群探针，配置于该基板下方，用以对该些芯片的另一进行功能测试；以及

第四群探针，配置于该基板下方；

其中若该晶片测试治具以第一方向移动以测试该些芯片，则透过该第四群探针与该第一群探针同时且各自对该些芯片的其二进行高电压应力测试，同时透过该第二群探针对该些芯片的另一进行功能测试， 

其中该高电压应力测试的期间与该功能测试的期间重叠。

16.一种晶片，包括多个芯片，其中每一该些芯片各自包括：

核心电路；

主焊垫，耦接至该核心电路；以及

副焊垫，并联于该主焊垫，用以提供晶片测试治具的探针的电性连接介面；

其中该晶片的第一芯片进行高电压应力测试的期间与该晶片的第二芯片进行功能测试的期间重叠。

17.如权利要求16所述的晶片，其中每一该些芯片各自还包括：

内嵌自测电路，耦接至该核心电路与该主焊垫之间；

其中该晶片测试治具具有第一群探针与第二群探针，通过将该第一群探针接触该第一芯片的该副焊垫，该晶片测试治具控制该内嵌自测电路对该核心电路提供测试信号，以进行该高电压应力测试。

18.如权利要求17所述的晶片，其中通过将该第二群探针接触该第二芯片的该副焊垫，该晶片测试治具控制该内嵌自测电路对该核心电路提供测试信号，以进行该功能测试。 

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