JPH034181A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH034181A JPH034181A JP1139937A JP13993789A JPH034181A JP H034181 A JPH034181 A JP H034181A JP 1139937 A JP1139937 A JP 1139937A JP 13993789 A JP13993789 A JP 13993789A JP H034181 A JPH034181 A JP H034181A
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- 101100117775 Arabidopsis thaliana DUT gene Proteins 0.000 abstract 1
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体試験装置に関し、特に複数個の半導
体装置を同時測定するときに発生する試験装置がらみの
不具合を試験途中で検知し、試験結果に与える不具合を
事前に予防するようにしたものに関するものである。
体装置を同時測定するときに発生する試験装置がらみの
不具合を試験途中で検知し、試験結果に与える不具合を
事前に予防するようにしたものに関するものである。
第４図は複数個の半導体装置を同時測定する従来の半導
体試験装置の一部を示すものであり、図において、１は
複数個の被試験半導体装置を同時に測定可能な複数個同
時測定部であり、測定時に被試験半導体装置をロードし
測定結果の良否に応じてアンロードするための操作部を
含んでいる。
体試験装置の一部を示すものであり、図において、１は
複数個の被試験半導体装置を同時に測定可能な複数個同
時測定部であり、測定時に被試験半導体装置をロードし
測定結果の良否に応じてアンロードするための操作部を
含んでいる。
なお、２ａ〜２ｅは図示しない半導体デバイス（以下チ
ップと称す）を測定するための測定部（以下ＤＵＴＩ、
ＤＵＴ２．・・・、ＤＵＴ５と称す）である、また、３
は上記操作部の操作手順および被試験半導体装置の試験
結果の判定のための所要の設定数を命令コードで格納し
たメモリ、４は入力回路、５は制御回路としてのＣＰＵ
、６はＣＲＴ、プリンタ等の表示出力部、７は入力信号
である。
ップと称す）を測定するための測定部（以下ＤＵＴＩ、
ＤＵＴ２．・・・、ＤＵＴ５と称す）である、また、３
は上記操作部の操作手順および被試験半導体装置の試験
結果の判定のための所要の設定数を命令コードで格納し
たメモリ、４は入力回路、５は制御回路としてのＣＰＵ
、６はＣＲＴ、プリンタ等の表示出力部、７は入力信号
である。
第５図は従来の半導体試験装置の制御手順を示すフロー
チャートである。
チャートである。
次に動作について説明する。半導体試験装置の本体の複
数個同時測定部１によって、複数個（例えば５個）の半
導体装置を同時測定する。
数個同時測定部１によって、複数個（例えば５個）の半
導体装置を同時測定する。
まず、第５図のフローチャートの始め（ステップＳｏ）
より開始し、ステップＳ１においてメモリ３に予め決め
られた数（ここではＵＣＬ数と称す）を設定し、ステッ
プＳ２において最初のチップ５個を測定部２ａ〜２ｅの
ＤＵＴＩ、ＤＯＴ２゜・・・、ＤＯＴ５に搬送する。ス
テップＳ３において、試験すべきチップがない場合はス
テップＳ１０の終了とし、チップがある場合にはステッ
プＳ４で５個同時に試験を実施し、試験結果により、必
要に応じて（例えば不良発生時）、入力信号７で試験結
果を入力回路４に入力し、ＣＰＵ５は加算等の計算を行
ない、その結果をステップＳ５に示すように変数Ｎに記
憶する。
より開始し、ステップＳ１においてメモリ３に予め決め
られた数（ここではＵＣＬ数と称す）を設定し、ステッ
プＳ２において最初のチップ５個を測定部２ａ〜２ｅの
ＤＵＴＩ、ＤＯＴ２゜・・・、ＤＯＴ５に搬送する。ス
テップＳ３において、試験すべきチップがない場合はス
テップＳ１０の終了とし、チップがある場合にはステッ
プＳ４で５個同時に試験を実施し、試験結果により、必
要に応じて（例えば不良発生時）、入力信号７で試験結
果を入力回路４に入力し、ＣＰＵ５は加算等の計算を行
ない、その結果をステップＳ５に示すように変数Ｎに記
憶する。
次にステップＳ６において、あらかじめ設定していたＵ
ＣＬ数とＮとを比較し、ＮがＵＣＬＣ基数であれば、そ
の旨をステップＳ７に示すように表示出力部６に表示し
、測定をステップＳ８で中断する。
ＣＬ数とＮとを比較し、ＮがＵＣＬＣ基数であれば、そ
の旨をステップＳ７に示すように表示出力部６に表示し
、測定をステップＳ８で中断する。
また、ステップＳ６において、ＮがＵＣＬ数を越えない
場合は、ステップＳ９に示すように、次の５個を測定部
２ａ〜２ｅのＤＵＴＩ、ＤＯＴ２゜・・・、ＤＯＴ５に
搬送し、以下フローチャート中のステップＳ３〜Ｓ６を
繰返す。
場合は、ステップＳ９に示すように、次の５個を測定部
２ａ〜２ｅのＤＵＴＩ、ＤＯＴ２゜・・・、ＤＯＴ５に
搬送し、以下フローチャート中のステップＳ３〜Ｓ６を
繰返す。
従来の複数個同時半導体試験装置は以上のようにして実
現されているので、大量処理を行なう時の誤り予防方法
の１つの手段であるＵ ＣＬ （ＵｐｐｅｒＣｏｎｔｒ
ｏｌ Ｌｉ５ｉｔ）管理を一括でしか実現できず、従っ
て各ＤＵＴＪ（本従来例ではｉ＝１〜５）毎・の管理が
できず、ＤＵＴ１個別での不具合によるチップの試験結
果の誤り（本来は良品であるにもかかわらず、不良品と
してしまう）を検出できないなどの問題点があった。
現されているので、大量処理を行なう時の誤り予防方法
の１つの手段であるＵ ＣＬ （ＵｐｐｅｒＣｏｎｔｒ
ｏｌ Ｌｉ５ｉｔ）管理を一括でしか実現できず、従っ
て各ＤＵＴＪ（本従来例ではｉ＝１〜５）毎・の管理が
できず、ＤＵＴ１個別での不具合によるチップの試験結
果の誤り（本来は良品であるにもかかわらず、不良品と
してしまう）を検出できないなどの問題点があった。
この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、複数個同時測定時のＤＵＴＩ
、ＤＯＴ２．・・・、ＤＯＴ５にあるチップの試験結果
を個別に管理することによって多数のチップを同時測定
する場合の試験結果の信鎖性を向上させることのできる
半導体試験装置を得ることを目的としている。
るためになされたもので、複数個同時測定時のＤＵＴＩ
、ＤＯＴ２．・・・、ＤＯＴ５にあるチップの試験結果
を個別に管理することによって多数のチップを同時測定
する場合の試験結果の信鎖性を向上させることのできる
半導体試験装置を得ることを目的としている。
この発明に係る半導体試験装置は、多数のチップの試験
結果を一括して管理するのではなく、個別に管理し、必
要に応じて個別の測定部ＤＵＴ＋を停止し、停止以降は
その測定部ＤＵＴ、にて試験せずに残りのＤＵＴｊ （
Ｊ＝ｉは除く）にて多数のチップを試験するようにした
ものである。
結果を一括して管理するのではなく、個別に管理し、必
要に応じて個別の測定部ＤＵＴ＋を停止し、停止以降は
その測定部ＤＵＴ、にて試験せずに残りのＤＵＴｊ （
Ｊ＝ｉは除く）にて多数のチップを試験するようにした
ものである。
この発明においては、多数のチップの試験を測定部のＤ
ＯＴ、毎に管理することによって、不具合のあるＤＵＴ
ｊを停止することにより、多数のチップの試験結果の信
幀性を向上する。
ＯＴ、毎に管理することによって、不具合のあるＤＵＴ
ｊを停止することにより、多数のチップの試験結果の信
幀性を向上する。
以下、この発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体試験装置を示し
、図において、１１０は複、数個の被試験半導体装置を
同時に測定可能な複数個同時測定部であり、測定時に被
試験半導体装置をロードし測定結果の良否に応じてアン
ロードするための操作部を含んでいる。なお、２ａ〜２
ｅはチップを測定するための測定部（以下、ＤＵＴＩ、
ＤＯＴ２゜・・・、ＤＯＴ５と称す）である、また、３
はプログラムを格納したメモリ、１２０はＤＵＴｉ（１
＝１〜５）ごとの入力信号１６０を入力する入力回路、
１３０はＤＵＴ□ （ｉ＝１〜５）ごとに信号を処理す
るＣＰＵ、６は表示出力（ＣＲＴ、プリンタ）、１４０
はＤＵＴｉ （ｉ−１〜５）ごとの停止信号を発生する
ための出力信号である。
、図において、１１０は複、数個の被試験半導体装置を
同時に測定可能な複数個同時測定部であり、測定時に被
試験半導体装置をロードし測定結果の良否に応じてアン
ロードするための操作部を含んでいる。なお、２ａ〜２
ｅはチップを測定するための測定部（以下、ＤＵＴＩ、
ＤＯＴ２゜・・・、ＤＯＴ５と称す）である、また、３
はプログラムを格納したメモリ、１２０はＤＵＴｉ（１
＝１〜５）ごとの入力信号１６０を入力する入力回路、
１３０はＤＵＴ□ （ｉ＝１〜５）ごとに信号を処理す
るＣＰＵ、６は表示出力（ＣＲＴ、プリンタ）、１４０
はＤＵＴｉ （ｉ−１〜５）ごとの停止信号を発生する
ための出力信号である。
第２図、第３図はこの実施例の制御手順を示すフローチ
ャートである。
ャートである。
次に動作について説明する。半導体試験装置の本体（図
示せず）の複数個同時測定部１１０にょっで複数個（例
えば５個）の半導体装置を同時に試験する。
示せず）の複数個同時測定部１１０にょっで複数個（例
えば５個）の半導体装置を同時に試験する。
まず、第２図のフローチャートの始め（ステップ５２０
０）より開始し、ステップＳ２０１において、各ＤＵＴ
！ （ｉ ＝１〜５）に対応した決められた数（ここ
ではＵＣＬＩ、ＵＣＬ２．・・・、ＵＣＬ５と称す）を
メモリ３に設定し、ステップ５２０２に示す最初のチッ
プ５個を測定部２ａ〜２ｅのＤＵＴＩ、ＤＵＴ２． ・
、ＤＵＴ５に搬送する。ステップ５２０３において、試
験すべきチップがない場合はステップ５２１７の終了と
するのは従来例と同じであり、チップがある場合はステ
ップ５２０４で５個の同時試験を実施し、各ＤＵＴ、（
ｉ＝１〜５）ごとの試験結果により、各ＤＵＴ＋ （
ｉ＝１〜５）毎の不良発生状況等に応じてＤＵＴ＝
（ｉ＝１〜５）ごとの入力信号１６０で、その試験結果
をＤＵＴごとの入力回路１２０に入力し、ＣＰＵ１３０
はＤＵＴ、ごとに加算等の計算を行ない、その結果をス
テップ５２０５に示すように各々個別のＤＵＴＩごとに
変数Ｎ。
０）より開始し、ステップＳ２０１において、各ＤＵＴ
！ （ｉ ＝１〜５）に対応した決められた数（ここ
ではＵＣＬＩ、ＵＣＬ２．・・・、ＵＣＬ５と称す）を
メモリ３に設定し、ステップ５２０２に示す最初のチッ
プ５個を測定部２ａ〜２ｅのＤＵＴＩ、ＤＵＴ２． ・
、ＤＵＴ５に搬送する。ステップ５２０３において、試
験すべきチップがない場合はステップ５２１７の終了と
するのは従来例と同じであり、チップがある場合はステ
ップ５２０４で５個の同時試験を実施し、各ＤＵＴ、（
ｉ＝１〜５）ごとの試験結果により、各ＤＵＴ＋ （
ｉ＝１〜５）毎の不良発生状況等に応じてＤＵＴ＝
（ｉ＝１〜５）ごとの入力信号１６０で、その試験結果
をＤＵＴごとの入力回路１２０に入力し、ＣＰＵ１３０
はＤＵＴ、ごとに加算等の計算を行ない、その結果をス
テップ５２０５に示すように各々個別のＤＵＴＩごとに
変数Ｎ。
（ｉ−１〜５）に記憶する０次に、ステップ３２０６〜
５２１０において、あらかじめ設定していたＵＣＬ、の
数とＮｉ とを比較し、ＮｉがＵＣＬＩの数を越えない
場合は、従来と同じようにステップ５２１１に示すよう
に、次の５個を測定部２ａ〜２ｅのＤＵＴＩ、ＤＵＴ２
． ・ ＤＵＴ５に搬送する。
５２１０において、あらかじめ設定していたＵＣＬ、の
数とＮｉ とを比較し、ＮｉがＵＣＬＩの数を越えない
場合は、従来と同じようにステップ５２１１に示すよう
に、次の５個を測定部２ａ〜２ｅのＤＵＴＩ、ＤＵＴ２
． ・ ＤＵＴ５に搬送する。
この時ステップ５２１１の処理では第３図のステップ５
２１１ａ 〜５２１１ｆのようにＤＵＴＩ（ｉ＝１〜５
）の各々において、そのＤＵＴ。
２１１ａ 〜５２１１ｆのようにＤＵＴＩ（ｉ＝１〜５
）の各々において、そのＤＵＴ。
（ｉ＝１〜５）は使用禁止かどうかを検査し、使用禁止
の場合は５２１１ｇ−３２１１ｋに示すように対応Ｄ
Ｕ Ｔ ！ （ｉ ＝ １〜５）にチップを搬送しな
いようにする。
の場合は５２１１ｇ−３２１１ｋに示すように対応Ｄ
Ｕ Ｔ ！ （ｉ ＝ １〜５）にチップを搬送しな
いようにする。
また、ステップ５２０６〜５２１０において、Ｎ、がＵ
ＣＬＩの数取上の場合はその旨を表示出力部６に表示す
るとともに、ステップ５２１２〜３２１６に示すように
、対応するＤＵＴ、（１＝１〜５）を停止し、次のチッ
プ試験に使用しないように、その使用禁止情報を出力回
路１４０を通してＤＵＴ、毎の出力信号１７０として複
数個同時測定部１１０に伝達する。
ＣＬＩの数取上の場合はその旨を表示出力部６に表示す
るとともに、ステップ５２１２〜３２１６に示すように
、対応するＤＵＴ、（１＝１〜５）を停止し、次のチッ
プ試験に使用しないように、その使用禁止情報を出力回
路１４０を通してＤＵＴ、毎の出力信号１７０として複
数個同時測定部１１０に伝達する。
以下、フローチャート中のステップ８２０３〜５２１０
を繰り返す。
を繰り返す。
なお、上記実施例では、ソフトウェアによって制御手順
を実行したが、専用ハードウェアを作成してもよい。
を実行したが、専用ハードウェアを作成してもよい。
また上記実施例の制御方法は通常テスタと呼ばれる半導
体試験装置で構築したが、複数チップを搬送する等のハ
ンドリング装置であるハンドラ装置上で実現してもよい
。
体試験装置で構築したが、複数チップを搬送する等のハ
ンドリング装置であるハンドラ装置上で実現してもよい
。
また、上記実施例では説明の都合上、ＤＵＴ。
の１を１〜５の５個としたが、本発明は５個に限定する
ものではなく、ｉ≧２の任意の数で何ら問題ないもので
ある。
ものではなく、ｉ≧２の任意の数で何ら問題ないもので
ある。
以上のように、この発明に係る半導体試験装置によれば
、多数のチップの試験結果を、複数個同時半導体試験装
置の各測定部において個別に管理できるようにしたので
、多数チップの試験結果の信転性が向上するとともに、
特定の測定部にからむ不具合のために、−度完成したチ
ップの再試験を再度しなければならないということを回
避でき、検査工程の効率を高めることができるという効
果がある。
、多数のチップの試験結果を、複数個同時半導体試験装
置の各測定部において個別に管理できるようにしたので
、多数チップの試験結果の信転性が向上するとともに、
特定の測定部にからむ不具合のために、−度完成したチ
ップの再試験を再度しなければならないということを回
避でき、検査工程の効率を高めることができるという効
果がある。
第１図はこの発明の一実施例による半導体試験装置の一
部を示す図、第２図は第１図の動作を示すフローチャー
ト図、第３図は第２ＵｇＪ中の一部のステップの詳細を
示すフローチャート図、第４図は従来の半導体試験装置
の一部を示す図であり、第５図は第４図の動作を示すフ
ローチャート図である。 図において、１１０は複数個同時測定部、２ａ〜２ｅは
測定部、３はメモリ、１２０は入力回路、１３０はＣＰ
Ｕ、１４０は出力回路、１６０は入力信号、１７０は出
力信号である。
部を示す図、第２図は第１図の動作を示すフローチャー
ト図、第３図は第２ＵｇＪ中の一部のステップの詳細を
示すフローチャート図、第４図は従来の半導体試験装置
の一部を示す図であり、第５図は第４図の動作を示すフ
ローチャート図である。 図において、１１０は複数個同時測定部、２ａ〜２ｅは
測定部、３はメモリ、１２０は入力回路、１３０はＣＰ
Ｕ、１４０は出力回路、１６０は入力信号、１７０は出
力信号である。
Claims (1)
- （１）複数個の半導体装置の同時測定を行なう半導体試
験装置において、 複数個の被試験半導体装置を同時に測定可能な複数個の
測定部と、 該測定部による各々の被試験半導体装置の状態検知の信
号を入力信号とする入力回路と、被試験半導体装置を前
記測定部に搬入、搬出するための操作部と、 前記操作部の操作手順および被試験半導体装置の試験結
果の判定のための設定数を記憶する記憶回路と、 前記入力回路、記憶回路および前記操作部をそれぞれ制
御し、前記入力状態と前記設定数とから論理判断して個
々の測定部毎に試験の続行、停止を管理する制御回路と
を備えたことを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139937A JPH034181A (ja) | 1989-06-01 | 1989-06-01 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139937A JPH034181A (ja) | 1989-06-01 | 1989-06-01 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034181A true JPH034181A (ja) | 1991-01-10 |
Family
ID=15257145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139937A Pending JPH034181A (ja) | 1989-06-01 | 1989-06-01 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047011A1 (fr) * | 1997-04-16 | 1998-10-22 | Advantest Corporation | Testeur de dispositif a semiconducteur |
-
1989
- 1989-06-01 JP JP1139937A patent/JPH034181A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047011A1 (fr) * | 1997-04-16 | 1998-10-22 | Advantest Corporation | Testeur de dispositif a semiconducteur |
| US6225798B1 (en) | 1997-04-16 | 2001-05-01 | Advantest Corporation | Semiconductor device tester |
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