CN1320823A - 半导体测试系统的数据失效存储压缩 - Google Patents

半导体测试系统的数据失效存储压缩 Download PDF

Info

Publication number
CN1320823A
CN1320823A CN01110512A CN01110512A CN1320823A CN 1320823 A CN1320823 A CN 1320823A CN 01110512 A CN01110512 A CN 01110512A CN 01110512 A CN01110512 A CN 01110512A CN 1320823 A CN1320823 A CN 1320823A
Authority
CN
China
Prior art keywords
data
storer
compression
failure
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01110512A
Other languages
English (en)
Other versions
CN1243250C (zh
Inventor
安东尼·勒
罗基特·拉尤斯曼
詹姆斯·阿兰·特恩奎斯特
菅森茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of CN1320823A publication Critical patent/CN1320823A/zh
Application granted granted Critical
Publication of CN1243250C publication Critical patent/CN1243250C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935—Storing data, e.g. failure memory
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种半导体测试系统,包括:模式存储器;评估DUT输出信号的装置;数据失效存储器;和压缩装置,用于在第一次测试操作中将模式存储器的多个地址分配给数据失效存储器的一个地址,以便将每组多个地址发生的失效数据以预定的压缩比存储在数据失效存储器的相应地址中,并用于仅对检测到失效数据的一组模式存储器的多个地址执行第二次测试操作,第二次测试操作时没有地址压缩。因此,使失效数据能够存储在小存储容量的数据失效存储器中。

Description

半导体测试系统的数据失效存储压缩
本发明涉及一种用于测试半导体器件的半导体测试系统，具体地说，涉及一种包括方法和结构的半导体测试系统，该方法和结构以能够基本上减少数据失效(failure)存储器容量同时不减少测试结果中任何信息的方式，在数据失效存储器中存储测试结果。
在用半导体测试系统，如集成电路(IC)测试器，测试诸如集成电路(IC)和大规模集成电路(LSI)之类的半导体器件时，以预定的测试时间给被测半导体IC器件提供由IC测试器在其适当的针上产生的测试信号或测试模式(pattem)。响应测试信号，IC测试器接收来自被测IC器件的输出信号。利用具有预定计时的选通信号来选通或采集输出信号，以与预定的门限电压相比较，并进一步与希望的数据比较，以确定IC器件是否具有正常的功能。
传统地，相对于半导体测试系统的测试器速度(rate)或测试器周期来确定测试信号和选通信号的计时。有时将这样的测试系统称为基于周期的测试系统，其中用于产生测试信号和选通信号的测试数据包括波形数据、计时数据和向量，相对于每个测试周期确定这些数据。尽管基于周期的测试系统能够节省测试系统中的存储容量，但是测试针的测试数据的描述和测试数据的分配十分复杂，导致需要复杂的硬件和软件。
另一种类型的测试系统被称为基于事件的测试系统，其中希望的测试信号和选通信号由来自事件存储器的事件数据直接在每个针上产生。在基于事件的测试系统中，采用了事件这一概念，它是用于测试被测半导体器件的信号中逻辑状态的任何变化。例如，这样的变化是测试信号的上升沿和下降沿或选通信号的计时沿。尽管基于事件的测试系统可以需要较大容量的数据存储器，但显然数据描述和数据处理比基于周期的测试系统要简单。因此，基于事件的测试系统更适合于未来的每个针结构的测试系统，每个针结构中的每个针可自由分配和独立操作。
本发明最好应用于基于事件的测试系统，下面主要针对基于事件的测试系统描述本发明。然而，应当清楚，本发明并不限于基于事件的系统，其基本概念是可应用于任何类型的半导体测试系统。
图1是表示半导体测试系统基本结构的示意图。该结构与上述说明的基于周期的测试系统和基于事件的测试系统基本相同。图1的测试系统包括主机(host computer)12，模式存储器13，事件控制器(波形格式器)14，针电子装置15，数据失效存储器(DFM)16，地址发生器17和模式比较器18。图1的半导体测试系统用于评价被测半导体器件(DUT)19，该器件典型地是连接到针电子装置15的存储器IC，如随机存取存储器(RAM)和瞬时存储器，逻辑IC，如微处理器和数字信号处理器，或系统IC，如基于芯片的系统IC。
主机12的例子是具有UNIX操作系统的工作站。主机12用作用户接口，以使用户能够命令测试开始和停止，装载测试程序和各种不同的测试环境，或进行测试结果分析。主机12通过系统总线(未示出)与硬件测试系统连接。
模式存储器13存储诸如用于产生测试信号(测试模式)和选通信号的事件计时数据和事件类型数据之类的模式数据。数据失效存储器(DFM)16存储诸如来自模式比较器18的DUT19失效数据之类的测试结果。地址发生器17提供地址数据以在测试操作期间访问模式存储器13和DFM16。
事件控制器14接受来自模式存储器13的模式数据，以基于由模式数据重复产生的事件而产生测试信号和选通信号。这样产生的测试信号和选通信号通过针电子装置15提供给DUT19。针电子装置15基本上由大量的元件构成，每个元件包括驱动器和模拟量比较器以及开关，以相对于DUT19建立输入和输出之间的关系。
利用模拟量比较器，根据预定的门限电压电平，在针电子装置15内，将由测试模式引起的来自DUT19的相应信号转换成逻辑信号。由模式比较器18将所得到的逻辑信号(DUT输出数据)与来自事件控制器14的希望的输出数据相比较。根据检测到的DUT输出数据和希望的输出数据之间的差别，将误差表示(error indication)存储在对应于模式存储器14的地址的DFM(数据失效存储器)16中。误差数据(失效数据)可以表示在选通点的器件输出针的实际值，或它可以是表示合格或失效的单个比特。
测试工程师和设计工程师使用DFM16中的失效数据来分析器件的设计和功能的正确性。通常，DFM16的容量(capacity)等同于模式存储器13的容量。在器件测试期间，利用来自地址发生器17的相同地址数据来访问模式存储器13和DFM16。这样，在器件测试之后的失效分析阶段，对DFM16中的失效数据进行扫描，从而，在引起DUT输出失效的模式存储器13中产生模式数据(测试信号)的位置。
图2表示模式存储器13和DFM(数据失效存储器)16之间一对一的关系。例如，如果在DFM16的位置“2”检测到失效，则它表示在模式存储器的“模式2”产生了失效。这样，模式存储器13和DFM16的存储器位置是一一对应的。这样传统技术的系统构成是很昂贵的，因为它需要与模式存储器相同容量的DFM存储器。
图3是示意图，表示用传统方法解决该问题的一个例子。在该例子中，测试系统使用了其容量小于模式存储器的数据失效存储器(DFM)，当测试模式比DFM容量长时，不得不将来自模式存储器的测试模式分成多个小块，以便每个测试模式块的大小等于或小于DFM的容量。在图3中，由于DFM具有N个位置(地址)的容量，不得不单独产生多个测试模式块，其中，每个测试模式块与模式存储器的N个位置对应。
实际上，在测试程序的第一次执行中，产生从模式存储器位置1-N的测试模式，同时DFM在1-N存储器位置中收集测试结果。如果在DFM中检测到失效，则可以进行失效分析。如果没有失效，则测试继续到与N存储器位置对应的下一个测试模式块。这样，在测试程序的第二次执行中，产生从N+1到2N的测试模式，同时DFM在1-N个位置中收集测试结果。在该方法中，对测试程序的每次执行，都将DFM地址变换到模式存储器的N位置。显然，这样传统的解决方法的不利之处在于：当需要失效存储器分析时，它增加了测试半导体器件的时间。
因此，本发明的目的是提供一种半导体测试系统，该系统具有存储失效信息的装置，用于在数据失效存储器(DFM)中存储被测半导体器件的失效信息，该数据失效存储器(DFM)的存储器容量基本上小于模式存储器。
本发明的另一个目的是提供一种半导体测试系统，该系统能够在第一次测试运行中以预定压缩比存储有关被测半导体器件的失效数据，搜索失效数据，并且在特定的测试模式范围，引导第二次测试运行而没有压缩，该测试模式范围与在第一次测试运行中在数据失效存储器中检测到的失效数据对应。
本发明的又一个目的是提供一种半导体测试系统，该系统能够相对于由来自模式存储器的模式数据产生的多个事件、以预定的压缩比存储有关被测半导体器件的失效数据。
本发明的再一个目的是提供一种半导体测试系统，该系统能够相对于由来自模式存储器的模式数据产生的测试模式时间长度、以预定的压缩比存储有关被测半导体器件的失效数据。
本发明是一种半导体测试系统，该系统结合了压缩数据失效存储器(DFM)的结构和方法，当以选通信号的计时，向DUT提供测试信号并且评估DUT的输出，由此测试被测半导体器件(DUT)时，所述的数据失效存储器将失效数据收集于其中。当DUT的输出数据与希望的数据不匹配时，在DFM中存储失效数据。通过使用唯一的压缩方法，DFM的大小能够小于模式存储器的容量，该模式存储器存储模式数据，以产生测试信号。
在本发明中，半导体测试系统包括：模式存储器，用于将模式数据存储于其中，以产生测试模式，这种测试模式供给DUT，以便对DUT进行测试；评估DUT输出信号的装置，将输出信号与希望的信号相比较，当两者不匹配时产生失效数据，由此评估DUT的输出信号；数据失效存储器，用于存储由输出信号和希望信号之间的不匹配所引起的失效数据；以及压缩装置，用于在第一次测试操作中将模式存储器的多个地址分配给数据失效存储器的一个地址、以便将对模式存储器的每组多个地址发生的失效数据以预定的压缩比存储在数据失效存储器的相应地址中，并用于仅对在数据失效存储器中检测到失效数据的一组模式存储器的多个地址执行第二次测试操作，而没有模式存储器和数据失效存储器之间的地址压缩。
在本发明的一个方面，由来自模式存储器的模式数据和数据失效存储器的地址所产生的多个事件来确定模式存储器和数据失效存储器之间的压缩比。提供一种装置来统计测试系统所产生的多个事件，同时在该期间累计失效数据。当事件数达到压缩比规定的量时，将累计的失效数据传送到数据失效存储器，并存储在规定的位置。
在本发明的另一个方面，由来自模式存储器的模式数据和数据失效存储器的地址所产生的测试模式的时间长度来确定模式存储器和数据失效存储器之间的压缩比。提供一种装置，以检测基于来自模式存储器的模式数据所产生的测试模式的时间长度，同时在该周期期间累计失效数据。当测试模式的时间长度达到压缩比规定的量时，将累计的失效数据传送到数据失效存储器，并存储在规定的位置。
根据本发明，半导体测试系统能够通过使用压缩方法将被测器件的失效信息收集在小容量的数据失效存储器(DFM)中。一方面，以事件压缩方法在DFM中获得失效数据，在该方法中，将由来自模式存储器的模式数据所产生的规定数量的事件分配给DFM的一个地址。另一个方面，以时间压缩方法在DFM中收集失效数据，在该方法中，将由来自模式存储器的模式数据所产生的测试模式的规定时间长度分配给DFM的一个地址。在压缩模式中检测到失效的情况下，以若干测试模式或以模式的时间长度对测试模式的范围进行第二次测试，而没有压缩，即，压缩比是“1”，以便测试系统能够以与测试信号一一对应的关系收集失效数据。
下面结合附图，对本发明的实施例进行详细说明，附图中：
图1是表示包括模式存储器和数据失效存储器的半导体测试系统基本结构的示意方框图。
图2是表示传统技术中模式存储器和数据失效存储器之间关系的示意图。
图3表示当使用减少存储器容量的数据失效存储器时传统技术中模式存储器和数据失效存储器操作例子的示意图。
图4A和4B表示在使用事件压缩方法的本发明第一个实施例中模式存储器和数据失效存储器之间关系的一个例子的示意图。图4A表示在第一次测试操作中模式存储器和数据失效存储器之间的关系，图4B表示在测试系统的第二次操作中两者之间的关系。
图5表示用于在小存储器容量的数据失效存储器中收集失效数据的本发明的半导体测试系统中一个结构例子的示意方框图。
图6表示在本发明的半导体测试系统中使用的图5方框图中的DFM(数据失效存储器)控制逻辑和事件追踪器结构例子的方框图。
图7A和7B表示在使用时间压缩方法的本发明的第二个实施例中模式存储器和数据失效存储器之间关系的一个例子的示意图。图7A表示在第一次测试操作中模式存储器和数据失效存储器两者之间的关系，图7B表示在测试系统的第二次操作中两者之间的关系。
图8表示在本发明半导体测试系统的第二个实施例中使用的DFM(数据失效存储器)控制逻辑和事件追踪器结构的一个例子的方框图。
图9表示具有在本发明半导体测试系统中使用的第一实施例事件压缩功能和第二实施例时间压缩功能的DFM(数据失效存储器)控制逻辑和事件追踪器的结构例子的方框图。
图4A和图4B是示意图，表示关于事件压缩方法的本发明第一个实施例。图4A表示在第一次测试操作中模式存储器和数据失效存储器(DFM)之间关系的一个例子，图4B表示在测试系统第二次操作中模式存储器和DFM之间的关系。
在第一个实施例中，根据由测试系统产生的多个事件(测试模式的边缘)实现数据压缩。这样的事件是基于模式存储器中的模式数据产生的。在图4A的例子中，在第一次测试操作中与每百个(100)事件对应的失效信息积聚在DFM的一个位置。这样，该例子中的压缩比是“100”。在图4B的第二次测试操作中，仅仅再检查表示在第一次测试操作中，在DFM中检测到失效的100个事件的区域，而不进行压缩。
具体地说，在图4A中，DFM的存储器位置(地址)“1”分配给在事件1-99内检测的失效数据，DFM的存储器位置“2”分配给对应于事件100-199的失效数据，DFM存储器位置“3”分配给事件200-299的失效数据，等等。在该方式中，每个100事件的任何失效都作为DFM的一个位置的一次失效存储。由于该例子表示压缩比为100，因此，比模式存储器小100倍的存储器能够用于DFM。
在该例子中，假定在第一次测试操作中在DFM位置“2”检测到失效。在该阶段，由于DFM中的失效数据仅仅表示：在事件100-199区域存在失效，不知道那个特定的事件产生了失效。因此，为了失效和产生失效的事件之间的准确关系，对没有压缩(即，模式存储器和DFM之间的压缩比是“1”)的事件100-199进行第二次测试。这样，对于从事件100到199的100个事件，将DFM存储器位置1-100确定为一对一的关系，如图4B所示，以检测具体事件的失效。
图5表示为实现上述功能在图5所示的半导体测试系统中的结构的一个例子。在该例子中，半导体测试系统包括事件追踪器23和在事件控制器13与DFM16之间的DFM(数据失效存储器)控制逻辑器(1ogic)25。事件追踪器23控制在DFM中存储失效数据的整个操作。事件追踪器23检测由事件控制器13接收到的多个事件。DFM控制逻辑器25在事件追踪器23的控制下、基于检测的多个事件和规定的压缩比控制DFM16的存取。
图6表示在本发明的第一实施例中使用的DFM控制逻辑器25的详细结构的一个例子。事件追踪器23接收由事件控制器23产生的事件，并控制DFM控制逻辑器25。事件追踪器23也接收比较结果，如来自模式比较器18(图1)的失效数据。在该例子中，DFM控制逻辑器25包括失效累计器(FA)31和32，多路转换器34,DFM控制器35，下计数器36，和CR(压缩比)寄存器38。在该例子中，两个失效累计器(FA)31和32用于交替存储(设定)经过事件追踪器23、来自模式比较器的失效数据。DFM控制逻辑器25控制DFM16的存取，以便当所统计的多个事件到达由CR寄存器38中的压缩比所规定的数量时，有选择地在DFM16中存储FA 31和FA 32中累计的失效数据。
在图6的设置中，CR寄存器38提供压缩比给下计数器36，如图4A所示的“100”。通过来自事件追踪器23的装载指令将压缩比“100”装入下计数器36中，并通过经事件追踪器23接收的事件向下计数预定的值“100”。当下计数器36的计数值到达零时，即通过图1或5的事件控制器发生了100个事件时，事件追踪器23向DFM控制器35发出控制信号，以便DFM的地址数据加1。同时，经过多路转换器34所累计的失效数据存储在DFM16规定的地址中。
在该例子中，两个失效累计器(FA)31和32用于精确地收集其中的失效数据，同时将所累计的失效数据传送到DFM。因此，在一个累计器能够满足这样的一个操作的情况下，只要一个累计器就足够了。当使用上述的两个失效累计器(FA)时，事件追踪器23向多路转换器34提供选择信号，以选择一个失效累计器FA来向DFM16传送数据。所选择的累计器FA清除其内容(复位)，而另一个失效累计器FA为另一组100个事件累计其中的失效数据。通过重复这样的过程，以规定的压缩比，如图4A所示的“100”，获得失效数据。
当在第一次测试操作之后，对于诸如图4A所示的第二组100个事件之类的一组100个事件来说，在DFM16中检测到失效时，仅仅对没有压缩(即，压缩比是“1”，如图4B所示)的第二组100个事件进行第二次测试操作。因此，在第二次测试操作中，CR寄存器38向下计数器36提供压缩比“1”，以便DFM16的地址数据在每个事件发生时增加，在每个事件发生时失效数据被传送到DFM。这样，将失效数据以与测试系统发生的事件一对一关系的地址存储在DFM中。
上述事件压缩方法对共享相同数量事件的数据针(测试器针或测试通道)是有效的。如本领域所公知的那样，半导体测试系统具有大量的数据针，如几百个针，以测试具有大量器件引线的半导体器件。每个数据针都具有如图1所示的结构，以便每个数据针能够提供相应器件引线的测试模式。由于要应用到器件引线的测试模式不总是相同的，因此，数据针中的事件数可以不同。在这样的情况下，上面提到的事件压缩方法在收集于DFM中的失效数据中可能包括误差。
因此，本发明的第二个实施例是要解决在第一个实施例的事件压缩方法中存在的问题。第二个实施例是关于时间压缩方法的，其中将测试模式分成多个组，每组具有规定的相同时间长度。数据针中的一个公共参数是测试时间。不管每个数据针中事件的多少，属于相同组的所有数据针同时启动和停止。因此，在本发明的时间压缩方法中，在第一次测试操作中，将在测试模式规定时间长度期间的失效数据分配到DFM的一个存储位置。然后，在第二次测试操作中，仅再测试已经导致在DFM中存储失效数据的测试模式的时间长度，而没有压缩。
这个例子如图7A和7B所示，与图4A和4B的例子类似。在图7A和7B中，代替多个事件，将测试模式的时间长度分成多个组，每组具有相同的时间长度。例如，在图7A中，来自模式存储器的测试模式被分成几个测试模式，每个测试模式的模式时间长度是100毫秒(ms)。将每100ms的测试模式分配给DFM的一个位置(地址)。
因此，在第一次测试操作中，每100ms测试模式的失效数据存储在DFM16所分配的位置(地址)。例如，在测试模式的0-99ms期间检测的失效数据存储在位置“0”，在测试模式的100-199ms期间检测的失效数据存储在位置“1”，在测试模式的200-299ms期间检测的失效数据存储在位置“2”，等等。通过重复这样的过程，在第一次测试操作中在DFM中存储整个模式长度失效数据。
如果在DFM的任何位置检测到失效数据，那么，在第二次测试操作中，仅仅再对对应于失效数据的模式长度进行测试，而没有压缩。图7B表示测试模式的时间长度和DFM地址之间的关系。在该例子中，将每个DFM的地址分配给1ms模式长度，即，没有压缩或压缩比是“1”。因此，通过研究在第二次测试操作中获得的失效数据，就能够进行更精确的失效分析。
图8表示在本发明的第二个实施例中使用的DFM控制逻辑器252的详细结构的例子。除了时间计数器42外，图8的结构与图6的结构几乎相同。即，代替图6的下计数器36，提供时间计数器42以检测测试模式的时间长度。事件追踪器23在第一次和第二次测试操作中控制将失效数据存储在DFM中的整个操作。
CR寄存器38向通过计数时间脉冲检测测试模式时间长度的时间计数器42提供压缩比。当通过监视时间计数器42的计数值达到压缩比所规定的时间长度时，事件追踪器23向DFM控制器35发出控制信号。DFM控制器35增加DFM16的地址数据，通过多路转换器34将失效累计器(FA)31或32的数据写入DFM16中。
图9是DFM(数据失效存储器)控制逻辑结构的一个例子的方框图，其中，具有本发明半导体测试系统中使用的第一实施例的事件压缩和第二实施例的时间压缩。图9包括对事件数量计数的下计数器36和测量测试模式时间长度的时间计数器42。图9的例子进一步包括选择事件压缩模式或时间压缩模式的模式寄存器47。
最好，图9的例子包括误差计数器43，用于对如第二次测试操作中的失效数据数进行计数。当误差数达到预定的水平时，该误差计数器43用于终止整个测试过程以节省在测试故障器件中的测试时间，这是非常有用的。图9的例子进一步包括停止寄存器45和开始寄存器46，以规定测试模式所需要的范围。
根据本发明，通过使用压缩方法，半导体测试系统能够将被测器件的失效信息收集在小容量的数据失效存储器(DFM)中。一方面，以事件压缩方法将失效数据收集在DFM中，在该方法中，将由来自模式存储器的模式数据所产生的规定的多个事件分配给DFM的一个地址。另一方面，以时间压缩方法将失效数据收集在DFM中，在该方法中将由来自模式存储器的模式数据所产生的测试模式规定的长度分配给DFM的一个地址。在以压缩模式检测到失效的情况下，在若干测试模式或模式时间长度的测试模式范围内进行第二次测试，而不进行压缩，以便测试系统能够以与测试信号一对一的关系收集失效数据。
尽管以上仅特别说明和描述了优选实施例，但是显然，根据上述教导，能够对本发明作出不同的修改和变化，而不会脱离本发明的精神和所附权利要求所确定的范围。

Claims (9)

1、一种用于测试被测半导体器件(DUT)的半导体测试系统，包括：
模式存储器，用于存储模式数据，以产生测试模式，该测试模式供给DUT，以便测试DUT；
评估DUT输出信号的装置，将输出信号与所希望的信号相比较，当两者不匹配时产生失效数据，由此评估DUT输出信号；
数据失效存储器，用于存储由输出信号和希望信号之间的不匹配引起的失效数据；和
压缩装置，用于在第一次测试操作中将模式存储器的多个地址分配给数据失效存储器的一个地址，以便以预定的压缩比将对模式存储器的每组多个地址发生的失效数据存储在数据失效存储器的相应地址中，并用于仅对在数据失效存储器中检测到失效数据的一组模式存储器的多个地址执行第二次测试操作，而没有模式存储器和数据失效存储器之间的地址压缩。
2、如权利要求1所述的半导体测试系统，其中，模式存储器和数据失效存储器之间的压缩比由来自模式存储器的模式数据和数据失效存储器的地址产生的多个事件确定。
3、如权利要求1所述的半导体测试系统，其中，模式存储器和数据失效存储器之间的压缩比由来自模式存储器的模式数据和数据失效存储器的地址产生的测试模式的时间长度确定。
4、如权利要求2所述的半导体测试系统，其中，压缩装置包括：
寄存器，用于表示每组测试模式的多个事件和数据失效存储器地址之间的压缩比；
失效累计器，用于累计在由压缩比规定的多个事件期间产生的失效数据；
下计数器，用于每当收到根据模式存储器的模式数据产生的事件时，对从寄存器收到的规定数量的事件进行向下计数；
数据失效存储控制器，用于产生数据失效存储器的地址数据，并控制数据失效存储器的读和写操作；和
事件追踪器，用于通过向失效累计器提供失效数据，控制在数据失效存储器中存储失效数据的整个操作，监视下计数器的计数，当每次下计数器的计数达到压缩比规定多个事件时，引导失效数据存储控制器在数据失效存储器中存储来自失效累计器的失效数据。
5、如权利要求4所述的半导体测试系统，其中，失效累计器由两个累计器构成，以交替存储每组规定多个事件的失效数据，并且其中，压缩装置进一步包括多路转换器，用于基于事件追踪器的选择信号来选择一个累计器向数据失效存储器发送失效数据。
6、如权利要求3所述的半导体测试系统，其中，压缩装置包括：
寄存器，用于表示每组测试模式的时间长度和数据失效存储器地址之间的压缩比；
失效累计器，用于累计由压缩比规定的每组测试模式的时间长度期间产生的失效数据；
时间计数器，用于根据所收到的来自寄存器的规定压缩比，通过每次对多个时钟脉冲进行计数，来检测测试模式的时间长度；
数据失效存储控制器，用于产生数据失效存储器的地址数据，并控制数据失效存储器的读和写操作；和
事件追踪器，用于通过向失效累计器提供失效数据，控制在数据失效存储器中存储失效数据的整个操作，监视时间计数器的计数，每当时间计数器的计数达到寄存器的压缩比所规定的测试模式时间长度时，引导失效数据存储控制器在数据失效存储器中存储来自失效累计器的失效数据。
7、如权利要求6所述的半导体测试系统，其中，失效累计器由两个累计器构成，以交替存储每组测试模式规定的时间长度的失效数据，并且其中，压缩装置进一步包括多路转换器，用于基于事件追踪器的选择信号来选择一个累计器向数据失效存储器发送失效数据。
8、如权利要求1所述的半导体测试系统，其中，压缩装置包括：
寄存器，用于表示多个事件或每组测试模式的时间长度与数据失效存储器地址之间的压缩比；
失效累计器，用于累计压缩比规定的多个事件或测试模式的时间长度期间产生的失效数据；
下计数器，用于每当收到根据模式存储器的模式数据产生的事件时，对从寄存器收到的规定数量的事件进行向下计数；
时间计数器，用于根据所收到的来自寄存器的规定时间长度，通过每次对多个时钟脉冲进行计数，来检测测试模式的时间长度；
模式寄存器，用于表示选择的压缩模式，既可以是多个事件压缩又可以是是时间长度压缩；
数据失效存储控制器，用于产生数据失效存储器的地址数据，并控制数据失效存储器的读和写操作；和
事件追踪器，用于通过向失效累计器提供失效数据，控制在数据失效存储器中存储失效数据的整个操作，基于选择的模式，监视下计数器或时间计数器的计数，每当下计数器或时间计数器的计数达到寄存器规定的量时，引导失效数据存储控制器在数据失效存储器中存储来自失效累计器的失效数据。
9、一种存储在测试被测半导体器件(DUT)时检测的失效数据的方法，包括下列步骤：
读取存储在模式存储器中的模式数据，以产生测试模式，该测试模式供给DUT，以便对DUT进行测试；
通过将DUT的输出信号与期望的信号相比较，评估DUT的输出信号，当两者不匹配时产生失效数据；
提供数据失效存储器，用于存储由输出信号和期望信号之间的不匹配引起的失效数据；和
在第一次测试操作中将模式存储器的多个地址分配给数据失效存储器的一个地址，以便将对模式存储器的每组多个地址发生的失效数据以预定的压缩比存储在数据失效存储器的相应地址中；和
仅对检测到失效数据的模式存储器的一组多个地址进行第二次测试操作，而没有模式存储器和数据失效存储器之间的压缩。
CNB011105127A 2000-04-08 2001-04-05 半导体测试系统的数据失效存储压缩 Expired - Fee Related CN1243250C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/545,730 2000-04-08
US09/545,730 US6578169B1 (en) 2000-04-08 2000-04-08 Data failure memory compaction for semiconductor test system

Publications (2)

Publication Number Publication Date
CN1320823A true CN1320823A (zh) 2001-11-07
CN1243250C CN1243250C (zh) 2006-02-22

Family

ID=24177344

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011105127A Expired - Fee Related CN1243250C (zh) 2000-04-08 2001-04-05 半导体测试系统的数据失效存储压缩

Country Status (5)

Country Link
US (1) US6578169B1 (zh)
JP (1) JP2001311762A (zh)
KR (1) KR100506776B1 (zh)
CN (1) CN1243250C (zh)
DE (1) DE10115572A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100458717C (zh) * 2001-11-12 2009-02-04 西门子公司 测试和/或运行存储器的方法以及带有该存储器的装置
CN111368498A (zh) * 2018-12-26 2020-07-03 杭州广立微电子有限公司 一种分布式sram失效分析方法及系统

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002156413A (ja) * 2000-11-21 2002-05-31 Ando Electric Co Ltd 半導体試験装置
US6948096B2 (en) * 2001-07-31 2005-09-20 Intel Corporation Functional random instruction testing (FRIT) method for complex devices such as microprocessors
US6738938B2 (en) * 2002-05-29 2004-05-18 Logicvision, Inc. Method for collecting failure information for a memory using an embedded test controller
TWI284743B (en) * 2002-07-13 2007-08-01 Advantest Corp Event pipeline and summing method and apparatus for event based test system
JP4098264B2 (ja) * 2004-03-16 2008-06-11 株式会社アドバンテスト 試験装置及び試験方法
JP2006118880A (ja) * 2004-10-19 2006-05-11 Sharp Corp 半導体集積回路の検査方法及び検査装置
ATE405846T1 (de) * 2005-03-11 2008-09-15 Verigy Pte Ltd Singapore Fehlererkennung in komprimierten daten
US9727039B2 (en) * 2012-01-30 2017-08-08 Mitsubishi Electric Corporation Facility management device, facility management system, facility management method, and program
JP6715198B2 (ja) * 2017-02-20 2020-07-01 キオクシア株式会社 メモリ検査装置
US20240054039A1 (en) * 2020-12-23 2024-02-15 Intel Corporation Silicon usage metering to provide silicon-as-a-service

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69114183T2 (de) * 1990-06-07 1996-05-30 Ibm System zur Reduzierung von Prüfdatenspeichern.
EP0599524A3 (en) * 1992-11-24 1996-04-17 Advanced Micro Devices Inc Self-test for integrated storage networks.
JP3175446B2 (ja) * 1993-11-29 2001-06-11 ソニー株式会社 情報圧縮方法及び装置、圧縮情報伸張方法及び装置、圧縮情報記録／伝送装置、圧縮情報再生装置、圧縮情報受信装置、並びに記録媒体
US5610925A (en) * 1995-03-27 1997-03-11 Advantest Corporation Failure analyzer for semiconductor tester
JP3545535B2 (ja) * 1996-05-29 2004-07-21 株式会社アドバンテスト 半導体メモリ試験方法および装置
US5991898A (en) * 1997-03-10 1999-11-23 Mentor Graphics Corporation Arithmetic built-in self test of multiple scan-based integrated circuits
US6067651A (en) * 1998-02-20 2000-05-23 Hewlett-Packard Company Test pattern generator having improved test sequence compaction
KR100295050B1 (ko) * 1998-08-13 2001-08-07 윤종용 선형궤환쉬프트레지스터를사용한내장자기진단장치
KR100319711B1 (ko) * 1998-09-17 2002-04-22 윤종용 디버깅기능을갖는내장자기테스트회로
US6357027B1 (en) * 1999-05-17 2002-03-12 Infineon Technologies Ag On chip data comparator with variable data and compare result compression

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100458717C (zh) * 2001-11-12 2009-02-04 西门子公司 测试和/或运行存储器的方法以及带有该存储器的装置
CN111368498A (zh) * 2018-12-26 2020-07-03 杭州广立微电子有限公司 一种分布式sram失效分析方法及系统
CN111368498B (zh) * 2018-12-26 2023-07-28 杭州广立微电子股份有限公司 一种分布式sram失效分析方法及系统

Also Published As

Publication number Publication date
JP2001311762A (ja) 2001-11-09
KR100506776B1 (ko) 2005-08-10
DE10115572A1 (de) 2001-10-11
KR20010090769A (ko) 2001-10-19
CN1243250C (zh) 2006-02-22
US6578169B1 (en) 2003-06-10

Similar Documents

Publication Publication Date Title
CN1243250C (zh) 半导体测试系统的数据失效存储压缩
CN1321891A (zh) 故障检测半导体测试系统
Ruiz et al. On non-decidability of reachability for timed-arc Petri nets
US6341357B1 (en) Apparatus and method for processor performance monitoring
CN1243252C (zh) 用于基于事件的测试系统的多重测试结束信号
CN1750021A (zh) 用于管理及预测自动分类器性能的方法和装置
US7900172B2 (en) Method and apparatus for analyzing power consumption
CN1323989A (zh) 在非易失性存储器中存储引线校准数据的基于事件的测试系统
US5610925A (en) Failure analyzer for semiconductor tester
CN1664600A (zh) 基于二分法的电路连线导通测试方法
CN2872379Y (zh) 可同时测试多个待测芯片的测试装置以及单颗芯片测试机
CN112257358B (zh) 一种动态功耗精确分析方法及装置
CN1298105A (zh) 网络分析仪、网络分析方法和记录媒体
WO2022111278A1 (zh) 一种并发请求超时的诊断方法及装置、设备、存储介质
CN111781520A (zh) 一种动力电池或超级电容内阻测试系统及测试方法
CN1266482C (zh) 路径延迟测量电路
JP2020193900A (ja) 試験装置
CN1749988A (zh) 用于管理及预测自动分类器性能的方法和装置
CN101038326A (zh) 测试系统、附加装置以及测试方法
CN1750020A (zh) 用于管理及预测自动分类器性能的方法和装置
CN115469211A (zh) 一种避免多信号相互干扰的芯片管脚测试方法
CN112486748B (zh) 测试系统及其测试方法
CN200979574Y (zh) 基于复杂可编程逻辑器件技术的压电石英晶体测试仪
CN1384366A (zh) 基于模块的灵活的半导体测试系统
CN114121137A (zh) 一种Nand Flash颗粒功耗测试系统及方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee