JP2001311762A - 半導体テストシステム及びフェイルデータの格納方法 - Google Patents
半導体テストシステム及びフェイルデータの格納方法Info
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】圧縮技術を用いて、小さな容量のデータフェイ
ルメモリにテスト結果を格納することができる、半導体
テストシステムを提供する。 【解決手段】ＤＵＴテスト用のテストパターンを生成す
るためのパターンデータを格納するパターンメモリと、
出力信号と期待信号を比較し、不一致があった場合にフ
ェイルデータを発生するＤＵＴ出力信号の評価手段と、
不一致に起因するフェイルデータを格納するデータフェ
イルメモリと、フェイルデータを圧縮する圧縮手段とに
より構成される。その圧縮手段は、第１回目のテスト実
行において、パターンメモリの複数のアドレスをデータ
フェイルメモリの単一アドレスに割り当てることによ
り、フェイルデータを、あらかじめ定めた圧縮比率で格
納し、そのデータフェイルメモリに格納されたフェイル
データに対応するパターンメモリの複数のアドレスを有
するグループのみについて、圧縮をすることなく、第２
回目のテストを実行する。
ルメモリにテスト結果を格納することができる、半導体
テストシステムを提供する。 【解決手段】ＤＵＴテスト用のテストパターンを生成す
るためのパターンデータを格納するパターンメモリと、
出力信号と期待信号を比較し、不一致があった場合にフ
ェイルデータを発生するＤＵＴ出力信号の評価手段と、
不一致に起因するフェイルデータを格納するデータフェ
イルメモリと、フェイルデータを圧縮する圧縮手段とに
より構成される。その圧縮手段は、第１回目のテスト実
行において、パターンメモリの複数のアドレスをデータ
フェイルメモリの単一アドレスに割り当てることによ
り、フェイルデータを、あらかじめ定めた圧縮比率で格
納し、そのデータフェイルメモリに格納されたフェイル
データに対応するパターンメモリの複数のアドレスを有
するグループのみについて、圧縮をすることなく、第２
回目のテストを実行する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
をテストするための半導体テストシステムに関する。特
に本発明は、テスト結果についての情報を減少すること
なく、データフェイルメモリの容量のみを大幅に縮小し
て、データフェイルメモリ内にテスト結果を格納する方
法と装置を有した半導体テストシステムに関する。
をテストするための半導体テストシステムに関する。特
に本発明は、テスト結果についての情報を減少すること
なく、データフェイルメモリの容量のみを大幅に縮小し
て、データフェイルメモリ内にテスト結果を格納する方
法と装置を有した半導体テストシステムに関する。
【０００２】
【従来の技術】ＩＣテスタのような半導体テストシステ
ムによって、ＩＣやＬＳＩ等の半導体デバイスをテスト
する場合には、被試験半導体デバイスには、その該当す
るピンに、あらかじめ定めたテストタイミングで、ＩＣ
テスタにより生成したテスト信号すなわちテストパター
ンが印加される。そしてＩＣテスタは、被試験デバイス
からテスト信号に応答した出力信号を受信する。その出
力信号を、ストローブ信号により所定のタイミングでス
トローブすなわちサンプルして取り出し、被試験デバイ
スが正常に機能しているかを検証するために、あらかじ
め定めたスレッショルド電圧と比較して論理値とし、そ
の論理値を期待値データと比較する。
ムによって、ＩＣやＬＳＩ等の半導体デバイスをテスト
する場合には、被試験半導体デバイスには、その該当す
るピンに、あらかじめ定めたテストタイミングで、ＩＣ
テスタにより生成したテスト信号すなわちテストパター
ンが印加される。そしてＩＣテスタは、被試験デバイス
からテスト信号に応答した出力信号を受信する。その出
力信号を、ストローブ信号により所定のタイミングでス
トローブすなわちサンプルして取り出し、被試験デバイ
スが正常に機能しているかを検証するために、あらかじ
め定めたスレッショルド電圧と比較して論理値とし、そ
の論理値を期待値データと比較する。
【０００３】伝統的な半導体テストシステムでは、テス
ト信号やストローブ信号等のタイミングを、半導体テス
トシステムのテスタレート、あるいはテスタサイクルに
基づいて定義している。このようなテストシステムは、
サイクル型テストシステムとも呼ばれ、テスト信号やス
トローブ信号を生成するためのテストデータには、各テ
ストサイクルを基準として定義された波形データ、タイ
ミングデータ、及びベクターが含まれている。サイクル
型テストシステムでは、テストシステム内のメモリ容量
を減少させることはできるが、テストデータの記述ある
いはテストデータのテストピンへの割り当てが複雑にな
るため、複雑なハードウエアとソフトウエアを必要とす
る。
ト信号やストローブ信号等のタイミングを、半導体テス
トシステムのテスタレート、あるいはテスタサイクルに
基づいて定義している。このようなテストシステムは、
サイクル型テストシステムとも呼ばれ、テスト信号やス
トローブ信号を生成するためのテストデータには、各テ
ストサイクルを基準として定義された波形データ、タイ
ミングデータ、及びベクターが含まれている。サイクル
型テストシステムでは、テストシステム内のメモリ容量
を減少させることはできるが、テストデータの記述ある
いはテストデータのテストピンへの割り当てが複雑にな
るため、複雑なハードウエアとソフトウエアを必要とす
る。
【０００４】また、イベント型テストシステムと呼ばれ
るテストシステムがあり、このテストシステムでは、テ
スト信号とストローブ信号を、イベントメモリからのデ
ータに基づき、各テストピン毎（パーピン）に直接的に
生成する。イベント型テストシステムでは、イベント、
即ち被試験半導体デバイスのテストに用いる信号のロジ
ック状態の変化、の概念のみを用いている。例えば、こ
のようなロジック状態の変化には、テスト信号の立ち上
がりエッジや下りエッジ、あるいはストローブ信号のタ
イミングエッジ等がある。したがって、サイクル型テス
トシステムのような、テスタサイクル毎に区切りを付け
ることを要しない。イベント型テストシステムは、デー
タメモリの容量が増大する傾向があるが、データの記述
やデータの処理は、サイクル型テストシステムのそれよ
りもはるかに単純となる。従って、イベント型テストシ
ステムは、各ピンが自由に割り当てできかつ独立して動
作することができる次世代のパーピン構造のテストシス
テムに適している。
るテストシステムがあり、このテストシステムでは、テ
スト信号とストローブ信号を、イベントメモリからのデ
ータに基づき、各テストピン毎（パーピン）に直接的に
生成する。イベント型テストシステムでは、イベント、
即ち被試験半導体デバイスのテストに用いる信号のロジ
ック状態の変化、の概念のみを用いている。例えば、こ
のようなロジック状態の変化には、テスト信号の立ち上
がりエッジや下りエッジ、あるいはストローブ信号のタ
イミングエッジ等がある。したがって、サイクル型テス
トシステムのような、テスタサイクル毎に区切りを付け
ることを要しない。イベント型テストシステムは、デー
タメモリの容量が増大する傾向があるが、データの記述
やデータの処理は、サイクル型テストシステムのそれよ
りもはるかに単純となる。従って、イベント型テストシ
ステムは、各ピンが自由に割り当てできかつ独立して動
作することができる次世代のパーピン構造のテストシス
テムに適している。
【０００５】本発明は、特にイベント型テストシステム
に有効に応用でき、以下には主にイベント型テストシス
テムにおける応用を基にして説明している。しかし、本
発明は、イベント型テストシステムへの応用に限られる
ことなく、どのタイプの半導体テストシステムにも応用
できるものであることに留意されたい。
に有効に応用でき、以下には主にイベント型テストシス
テムにおける応用を基にして説明している。しかし、本
発明は、イベント型テストシステムへの応用に限られる
ことなく、どのタイプの半導体テストシステムにも応用
できるものであることに留意されたい。
【０００６】第１図は、半導体テストシステムの基本的
構成を示す概念図である。この基本構成は、上述したサ
イクル型テストシステムであってもイベント型テストシ
ステムであっても基本的に同じである。第１図のテスト
システムは、ホストコンピュータ１２、パターンメモリ
１３、イベントコントローラ（ウエーブフォーマッタ）
１４、ピンエレクトロニクス１５、データフェイルメモ
リ（ＤＦＭ）１６、アドレス発生器１７、及びパターン
コンパレータ１８を有している。第１図の半導体テスト
システムは、ピンエレクトロニクス１５に接続された各
種の被試験半導体デバイス（ＤＵＴ）１９を評価する。
そのような被試験半導体デバイスの例としては、ランダ
ムアクセスメモリ（ＲＡＭ）やフラッシュメモリ等のメ
モリＩＣ、マイクロプロセッサやデジタル信号プロセッ
サ等のロジックＩＣがある。
構成を示す概念図である。この基本構成は、上述したサ
イクル型テストシステムであってもイベント型テストシ
ステムであっても基本的に同じである。第１図のテスト
システムは、ホストコンピュータ１２、パターンメモリ
１３、イベントコントローラ（ウエーブフォーマッタ）
１４、ピンエレクトロニクス１５、データフェイルメモ
リ（ＤＦＭ）１６、アドレス発生器１７、及びパターン
コンパレータ１８を有している。第１図の半導体テスト
システムは、ピンエレクトロニクス１５に接続された各
種の被試験半導体デバイス（ＤＵＴ）１９を評価する。
そのような被試験半導体デバイスの例としては、ランダ
ムアクセスメモリ（ＲＡＭ）やフラッシュメモリ等のメ
モリＩＣ、マイクロプロセッサやデジタル信号プロセッ
サ等のロジックＩＣがある。
【０００７】ホストコンピュータ１２の例としては、Ｕ
ＮＩＸ（登録商標）オペレーテイングシステムを搭載し
たワークステーションである。ホストコンピュータ１２
は、テスト動作の開始と停止、テストプログラムや他の
テストコンデイション（条件）のロード、あるいはテス
ト結果解析を行うためのユーザインタフェースとして機
能する。ホストコンピュータ１２は、システムバス（図
示していない）を介してハードウエア・テストシステム
をインタフェースする。
ＮＩＸ（登録商標）オペレーテイングシステムを搭載し
たワークステーションである。ホストコンピュータ１２
は、テスト動作の開始と停止、テストプログラムや他の
テストコンデイション（条件）のロード、あるいはテス
ト結果解析を行うためのユーザインタフェースとして機
能する。ホストコンピュータ１２は、システムバス（図
示していない）を介してハードウエア・テストシステム
をインタフェースする。
【０００８】パターンメモリ１３は、テスト信号（テス
トパターン）やストローブ信号を生成するため、例えば
イベントタイミングデータやイベントタイプデータ等の
パターンデータを格納する。データフェイルメモリ（Ｄ
ＦＭ）１６は、例えばパターンコンパレータ１８から出
力されるＤＵＴ１９のフェイルデータ等のテスト結果を
格納する。アドレス発生器１７は、テスト動作中にパタ
ーンメモリ１３とＤＦＭ１６をアクセスするためのアド
レスデータを供給する。
トパターン）やストローブ信号を生成するため、例えば
イベントタイミングデータやイベントタイプデータ等の
パターンデータを格納する。データフェイルメモリ（Ｄ
ＦＭ）１６は、例えばパターンコンパレータ１８から出
力されるＤＵＴ１９のフェイルデータ等のテスト結果を
格納する。アドレス発生器１７は、テスト動作中にパタ
ーンメモリ１３とＤＦＭ１６をアクセスするためのアド
レスデータを供給する。
【０００９】イベントコントローラ１４は、パターンデ
ータを用いて再生したイベントに基づいてテスト信号や
ストローブ信号を発生するために、パターンデータをパ
ターンメモリ１３から受信する。このようにして発生さ
れたテスト信号とストローブ信号は、ピンエレクトロニ
クス１５を介してＤＵＴ１９に供給される。基本的に、
ピンエレクトロニクス１５は、多数の同様な素子で形成
され、その各素子は、ＤＵＴ１９との入力出力関係を確
立するためのドライバ、アナログコンパレータ、及びス
イッチを有している。
ータを用いて再生したイベントに基づいてテスト信号や
ストローブ信号を発生するために、パターンデータをパ
ターンメモリ１３から受信する。このようにして発生さ
れたテスト信号とストローブ信号は、ピンエレクトロニ
クス１５を介してＤＵＴ１９に供給される。基本的に、
ピンエレクトロニクス１５は、多数の同様な素子で形成
され、その各素子は、ＤＵＴ１９との入力出力関係を確
立するためのドライバ、アナログコンパレータ、及びス
イッチを有している。
【００１０】テストパターンを印加した結果としてＤＵ
Ｔ１９から出力される応答信号は、ピンエレクトロニク
ス１５内のアナログコンパレータにより、所定のスレッ
ショルド電圧レベルを基準にして、ロジック信号に変換
される。その結果得られたロジック信号（ＤＵＴ出力デ
ータ）は、パターンコンパレータ１８において、イベン
トコントローラ１４からの期待値出力データと比較され
る。ＤＵＴ出力データと期待出力データ間にミスマッチ
（不一致）が検出されたときは、パターンメモリ１３の
アドレスに対応するＤＦＭ（データフェイルメモリ）１
６のアドレスにエラーデータが格納される。エラーデー
タ（フェイルデータ）の例は、ストローブポイントでの
デバイス出力ピンの実際値、あるいは単独ビットによる
パスかフェイルの表示である。
Ｔ１９から出力される応答信号は、ピンエレクトロニク
ス１５内のアナログコンパレータにより、所定のスレッ
ショルド電圧レベルを基準にして、ロジック信号に変換
される。その結果得られたロジック信号（ＤＵＴ出力デ
ータ）は、パターンコンパレータ１８において、イベン
トコントローラ１４からの期待値出力データと比較され
る。ＤＵＴ出力データと期待出力データ間にミスマッチ
（不一致）が検出されたときは、パターンメモリ１３の
アドレスに対応するＤＦＭ（データフェイルメモリ）１
６のアドレスにエラーデータが格納される。エラーデー
タ（フェイルデータ）の例は、ストローブポイントでの
デバイス出力ピンの実際値、あるいは単独ビットによる
パスかフェイルの表示である。
【００１１】テスト技術者やデザイン技術者は、デバイ
スのデザインとその機能が正しくなされているかを解析
するために、ＤＦＭ１６内のフェイルデータを利用す
る。一般に、ＤＦＭ１６の容量は、パターンメモリ１３
の容量と同じである。パターンメモリ１３とＤＦＭ１６
は、デバイスのテスト段階で、アドレス発生器１７から
出力された共通のアドレスデータによってアクセスされ
る。従って、デバイステストの後で行うフェイル解析段
階で、ＤＦＭ１６内のフェイルデータをスキャンして解
析することにより、ＤＵＴの出力にフェイルをもたらし
た、パターンメモリ１３内のパターンデータ（テスト信
号）の位置を知ることができる。
スのデザインとその機能が正しくなされているかを解析
するために、ＤＦＭ１６内のフェイルデータを利用す
る。一般に、ＤＦＭ１６の容量は、パターンメモリ１３
の容量と同じである。パターンメモリ１３とＤＦＭ１６
は、デバイスのテスト段階で、アドレス発生器１７から
出力された共通のアドレスデータによってアクセスされ
る。従って、デバイステストの後で行うフェイル解析段
階で、ＤＦＭ１６内のフェイルデータをスキャンして解
析することにより、ＤＵＴの出力にフェイルをもたらし
た、パターンメモリ１３内のパターンデータ（テスト信
号）の位置を知ることができる。
【００１２】第２図は、上述のようなパターンメモリ１
３とＤＦＭ（データフェイルメモリ）１６間の１対１の
関係を示す。例えば、ＤＦＭ１６の記憶位置（メモリロ
ケーション）２にフェイルが検出された場合には、パタ
ーンメモリ１３内のパターン２がそのフェイルを生成し
たことを意味する。従って、パターンメモリ１３とＤＦ
Ｍ１６は、記憶位置が互いに１対１で対応している。こ
のような従来技術におけるシステム構成では、ＤＦＭ
は、パターンメモリ１３と同じメモリ容量を必要とする
ため、そのコストが高くなる問題がある。
３とＤＦＭ（データフェイルメモリ）１６間の１対１の
関係を示す。例えば、ＤＦＭ１６の記憶位置（メモリロ
ケーション）２にフェイルが検出された場合には、パタ
ーンメモリ１３内のパターン２がそのフェイルを生成し
たことを意味する。従って、パターンメモリ１３とＤＦ
Ｍ１６は、記憶位置が互いに１対１で対応している。こ
のような従来技術におけるシステム構成では、ＤＦＭ
は、パターンメモリ１３と同じメモリ容量を必要とする
ため、そのコストが高くなる問題がある。
【００１３】この問題についての従来における解決法の
１例を第３図の概念図に示す。この例では、テストシス
テムは、パターンメモリ１３の容量よりも小さい容量を
有するデータフェイルメモリ（ＤＦＭ）を用いている。
このようにＤＦＭの容量よりもテストパターンの方が大
きいときは、パターンメモリのテストパターンを複数の
小さいブロックに分割する。分割した各テストパターン
のブロックは、ＤＦＭの容量と同じかより小さいサイズ
になる。第３図では、ＤＦＭはＮ個の記憶位置を有する
容量となっているので、複数のテストパターンのブロッ
クにおいて、パターンメモリ１３のＮ個の記憶位置に対
応する各ブロックは、それぞれ別に発生しなければなら
ない。
１例を第３図の概念図に示す。この例では、テストシス
テムは、パターンメモリ１３の容量よりも小さい容量を
有するデータフェイルメモリ（ＤＦＭ）を用いている。
このようにＤＦＭの容量よりもテストパターンの方が大
きいときは、パターンメモリのテストパターンを複数の
小さいブロックに分割する。分割した各テストパターン
のブロックは、ＤＦＭの容量と同じかより小さいサイズ
になる。第３図では、ＤＦＭはＮ個の記憶位置を有する
容量となっているので、複数のテストパターンのブロッ
クにおいて、パターンメモリ１３のＮ個の記憶位置に対
応する各ブロックは、それぞれ別に発生しなければなら
ない。
【００１４】すなわち、テストプログラムの第１回目の
実行において、パターンメモリの記憶位置１−Ｎに格納
されたパターンデータによりテストパターンを発生し、
その間にＤＦＭは、その記憶位置１−Ｎにテスト結果を
収集する。ＤＦＭ内にフェイルが検出された場合には、
フェイル解析を行う。フェイルがない場合には、テスト
は、次のＮ個の記憶位置に対応する次のブロックへのテ
ストパターンに移る。従って、テストプログラムの第２
回目の実行において、パターンメモリの記憶位置Ｎ＋１
から２Ｎまでに格納されたパターンデータによるテスト
パターンを発生し、ＤＦＭがその間に記憶位置１−Ｎに
テスト結果を収集する。このようにして、テストプログ
ラムの各実行ごとに、ＤＦＭアドレスにより、パターン
メモリ１３のＮ個の記憶位置をアクセスする。この従来
技術による解決法は、特にフェイルメモリ解析をその都
度行うことを必要とする場合に、半導体デバイスの全体
としてテスト時間が長くなる不具合があることは明らか
である。
実行において、パターンメモリの記憶位置１−Ｎに格納
されたパターンデータによりテストパターンを発生し、
その間にＤＦＭは、その記憶位置１−Ｎにテスト結果を
収集する。ＤＦＭ内にフェイルが検出された場合には、
フェイル解析を行う。フェイルがない場合には、テスト
は、次のＮ個の記憶位置に対応する次のブロックへのテ
ストパターンに移る。従って、テストプログラムの第２
回目の実行において、パターンメモリの記憶位置Ｎ＋１
から２Ｎまでに格納されたパターンデータによるテスト
パターンを発生し、ＤＦＭがその間に記憶位置１−Ｎに
テスト結果を収集する。このようにして、テストプログ
ラムの各実行ごとに、ＤＦＭアドレスにより、パターン
メモリ１３のＮ個の記憶位置をアクセスする。この従来
技術による解決法は、特にフェイルメモリ解析をその都
度行うことを必要とする場合に、半導体デバイスの全体
としてテスト時間が長くなる不具合があることは明らか
である。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は、パターンメモリのメモリ容量よりも小さなメモリ容
量を有するデータフェイルメモリ（ＤＦＭ）内に、被試
験半導体デバイスのフェイル情報を格納する手段を有し
た半導体テストシステムを提供することにある。
は、パターンメモリのメモリ容量よりも小さなメモリ容
量を有するデータフェイルメモリ（ＤＦＭ）内に、被試
験半導体デバイスのフェイル情報を格納する手段を有し
た半導体テストシステムを提供することにある。
【００１６】また、本発明の他の目的は、第１のテスト
実行時に、所定の圧縮比率で、被試験半導体デバイスに
ついてフェイルデータを格納し、そのフェイルデータを
呼び出して、第１のテスト実行時にデータフェイルメモ
リ内に検出されたフェイルデータに対応する特定範囲の
テストパターンのみについて、圧縮せずに第２のテスト
を実行することができる半導体テストシステムを提供す
ることにある。
実行時に、所定の圧縮比率で、被試験半導体デバイスに
ついてフェイルデータを格納し、そのフェイルデータを
呼び出して、第１のテスト実行時にデータフェイルメモ
リ内に検出されたフェイルデータに対応する特定範囲の
テストパターンのみについて、圧縮せずに第２のテスト
を実行することができる半導体テストシステムを提供す
ることにある。
【００１７】また、本発明の更に他の目的は、パターン
メモリからのパターンデータにより生成した複数のイベ
ントの数を基準とした圧縮比率により、被試験半導体デ
バイスについてのフェイルデータを格納することができ
る半導体テストシステムを提供することである。
メモリからのパターンデータにより生成した複数のイベ
ントの数を基準とした圧縮比率により、被試験半導体デ
バイスについてのフェイルデータを格納することができ
る半導体テストシステムを提供することである。
【００１８】また、本発明の更に他の目的は、パターン
メモリからのパターンデータにより生成したテストパタ
ーンの時間長を基準とした圧縮比率により、被試験半導
体デバイスについてのフェイルデータを格納することが
できる半導体テストシステムを提供することである。
メモリからのパターンデータにより生成したテストパタ
ーンの時間長を基準とした圧縮比率により、被試験半導
体デバイスについてのフェイルデータを格納することが
できる半導体テストシステムを提供することである。
【００１９】
【課題を解決するための手段】本発明は、被試験デバイ
ス（ＤＵＴ）にテスト信号を供給し、ストローブ信号の
タイミングでＤＵＴ出力を評価してＤＵＴをテストする
とき、フェイルデータをデータフェイルメモリ（ＤＦ
Ｍ）に取り込むためのデータフェイルメモリ圧縮の構成
と方法を有した半導体テストシステムである。ＤＵＴの
出力データが期待値データとマッチしないときは、フェ
イルデータがＤＦＭに格納される。本発明のユニークな
圧縮方法を用いることにより、ＤＦＭのメモリサイズ
を、テスト信号を生成するためのパターンデータを格納
するパターンメモリの容量よりはるかに小さくすること
が可能となる。
ス（ＤＵＴ）にテスト信号を供給し、ストローブ信号の
タイミングでＤＵＴ出力を評価してＤＵＴをテストする
とき、フェイルデータをデータフェイルメモリ（ＤＦ
Ｍ）に取り込むためのデータフェイルメモリ圧縮の構成
と方法を有した半導体テストシステムである。ＤＵＴの
出力データが期待値データとマッチしないときは、フェ
イルデータがＤＦＭに格納される。本発明のユニークな
圧縮方法を用いることにより、ＤＦＭのメモリサイズ
を、テスト信号を生成するためのパターンデータを格納
するパターンメモリの容量よりはるかに小さくすること
が可能となる。
【００２０】本発明の半導体テストシステムは、ＤＵＴ
テスト用のテストパターンを生成するためのパターンデ
ータを格納するパターンメモリと、出力信号と期待信号
を比較することにより、その間に不一致があった場合に
フェイルデータを発生するＤＵＴ出力信号の評価手段
と、出力信号と期待信号間の不一致に起因するフェイル
データを格納するデータフェイルメモリと、フェイルデ
ータを圧縮してデータフェイルメモリに格納するための
圧縮手段とにより構成されている。この圧縮手段は、第
１回目のテスト実行において、パターンメモリの複数の
アドレスをデータフェイルメモリの単一アドレスに割り
当てることにより、パターンメモリの複数のアドレスを
有する各グループについて発生したフェイルデータを、
あらかじめ定めた圧縮比率でデータフェイルメモリの対
応するアドレスに格納し、その第１回目のテスト実行の
後、そのデータフェイルメモリに格納されたフェイルデ
ータに対応するパターンメモリの複数のアドレスを有す
るグループのみについて、パターンメモリとデータフェ
イルメモリ間でアドレス圧縮をすることなく、第２回目
のテストを実行する。
テスト用のテストパターンを生成するためのパターンデ
ータを格納するパターンメモリと、出力信号と期待信号
を比較することにより、その間に不一致があった場合に
フェイルデータを発生するＤＵＴ出力信号の評価手段
と、出力信号と期待信号間の不一致に起因するフェイル
データを格納するデータフェイルメモリと、フェイルデ
ータを圧縮してデータフェイルメモリに格納するための
圧縮手段とにより構成されている。この圧縮手段は、第
１回目のテスト実行において、パターンメモリの複数の
アドレスをデータフェイルメモリの単一アドレスに割り
当てることにより、パターンメモリの複数のアドレスを
有する各グループについて発生したフェイルデータを、
あらかじめ定めた圧縮比率でデータフェイルメモリの対
応するアドレスに格納し、その第１回目のテスト実行の
後、そのデータフェイルメモリに格納されたフェイルデ
ータに対応するパターンメモリの複数のアドレスを有す
るグループのみについて、パターンメモリとデータフェ
イルメモリ間でアドレス圧縮をすることなく、第２回目
のテストを実行する。
【００２１】本発明の第１態様において、パターンメモ
リとデータフェイルメモリ間の圧縮比率は、パターンメ
モリのパターンデータにより発生されるイベントの数と
データフェイルメモリの１のアドレスとにより決定され
る。テストシステムにより発生したイベントの数をカウ
ントする手段が設けられ、そのカウントしている時間内
でフェイルデータを累積（アキュムレート）する。イベ
ントの数が指定された圧縮比率の数と一致すると、累積
したフェイルデータを、データフェイルメモリに送信し
て、指定された記憶位置（メモリロケーション）に格納
する。
リとデータフェイルメモリ間の圧縮比率は、パターンメ
モリのパターンデータにより発生されるイベントの数と
データフェイルメモリの１のアドレスとにより決定され
る。テストシステムにより発生したイベントの数をカウ
ントする手段が設けられ、そのカウントしている時間内
でフェイルデータを累積（アキュムレート）する。イベ
ントの数が指定された圧縮比率の数と一致すると、累積
したフェイルデータを、データフェイルメモリに送信し
て、指定された記憶位置（メモリロケーション）に格納
する。
【００２２】本発明の他の態様において、パターンメモ
リとデータフェイルメモリ間の圧縮比率は、パターンメ
モリのパターンデータにより形成されたテストパターン
の時間長とデータフェイルメモリの１のアドレスとによ
り決定される。パターンメモリからのパターンデータに
より形成されたテストパターンの時間を計測する手段が
設けられ、そのパターンの時間長を計測している間にフ
ェイルデータを累積（アキュムレート）する。テストパ
ターンの時間長が指定された圧縮比率の値と一致する
と、累積したフェイルデータを、データフェイルメモリ
に送信して、指定された記憶位置（メモリロケーショ
ン）に格納する。
リとデータフェイルメモリ間の圧縮比率は、パターンメ
モリのパターンデータにより形成されたテストパターン
の時間長とデータフェイルメモリの１のアドレスとによ
り決定される。パターンメモリからのパターンデータに
より形成されたテストパターンの時間を計測する手段が
設けられ、そのパターンの時間長を計測している間にフ
ェイルデータを累積（アキュムレート）する。テストパ
ターンの時間長が指定された圧縮比率の値と一致する
と、累積したフェイルデータを、データフェイルメモリ
に送信して、指定された記憶位置（メモリロケーショ
ン）に格納する。
【００２３】本発明によれば、半導体テストシステム
は、本発明の圧縮方法を用いることにより、小容量のデ
ータフェイルメモリ（ＤＦＭ）に被試験デバイスのフェ
イル情報を収集することができる。本発明の１の態様に
おいては、パターンメモリからのパターンデータにより
発生したイベントの特定した数をＤＦＭの単独アドレス
に割り当てることによるイベント圧縮方法を用いて、フ
ェイルデータをＤＦＭに取り込む。また本発明の他の態
様においては、パターンメモリからのパターンデータに
より発生したテストパターンの特定した時間長をＤＦＭ
の単独アドレスに割り当てることによるイベント圧縮方
法を用いて、フェイルデータをＤＦＭに取り込む。第１
のテストをこのような圧縮モードで行いフェイルが検出
された場合には、上記のテストパターンの数、あるいは
パターンの時間長のいずれかのテストパターンの範囲の
みについて、圧縮なしで、すなわち圧縮比率１で第２の
テストを行う。これにより、半導体テストシステムは、
テスト信号と１対１の関係でフェイルデータを取り込む
ことができる。
は、本発明の圧縮方法を用いることにより、小容量のデ
ータフェイルメモリ（ＤＦＭ）に被試験デバイスのフェ
イル情報を収集することができる。本発明の１の態様に
おいては、パターンメモリからのパターンデータにより
発生したイベントの特定した数をＤＦＭの単独アドレス
に割り当てることによるイベント圧縮方法を用いて、フ
ェイルデータをＤＦＭに取り込む。また本発明の他の態
様においては、パターンメモリからのパターンデータに
より発生したテストパターンの特定した時間長をＤＦＭ
の単独アドレスに割り当てることによるイベント圧縮方
法を用いて、フェイルデータをＤＦＭに取り込む。第１
のテストをこのような圧縮モードで行いフェイルが検出
された場合には、上記のテストパターンの数、あるいは
パターンの時間長のいずれかのテストパターンの範囲の
みについて、圧縮なしで、すなわち圧縮比率１で第２の
テストを行う。これにより、半導体テストシステムは、
テスト信号と１対１の関係でフェイルデータを取り込む
ことができる。
【００２４】
【発明の実施の形態】第４図（Ａ）と第４図（Ｂ）は、
本発明のイベント圧縮方法の第１の態様を示す概念図で
ある。第４図（Ａ）は、第１回目のテスト実行時におけ
るテストシステム内のパターンメモリとデータフェイル
メモリ（ＤＦＭ）との関係例を示し、第４図（Ｂ）は、
第２回目のテスト実行時におけるテストシステム内のパ
ターンメモリとＤＦＭとの関係例を示す。
本発明のイベント圧縮方法の第１の態様を示す概念図で
ある。第４図（Ａ）は、第１回目のテスト実行時におけ
るテストシステム内のパターンメモリとデータフェイル
メモリ（ＤＦＭ）との関係例を示し、第４図（Ｂ）は、
第２回目のテスト実行時におけるテストシステム内のパ
ターンメモリとＤＦＭとの関係例を示す。
【００２５】本発明の第１の態様においては、データ圧
縮は、テストシステムにおいて発生したイベントの数
（テストパターンのエッジ数）を基準として実施する。
このようなイベントは、パターンメモリのパターンデー
タに基づいて生成される。第１回目のテスト実行時に
は、第４図（Ａ）の例のように、１００個のイベント毎
に対応するフェイル情報を、データフェイルメモリ（Ｄ
ＦＭ）１６の単一の記憶位置（メモリロケーション）に
格納する。従って、この例の圧縮比率は１００である。
第４図（Ｂ）の第２回目のテスト実行時には、第１テス
ト実行でＤＦＭ１６にフェイルが検出された１００個単
位のイベントのみについて、圧縮なしでテストを行う。
縮は、テストシステムにおいて発生したイベントの数
（テストパターンのエッジ数）を基準として実施する。
このようなイベントは、パターンメモリのパターンデー
タに基づいて生成される。第１回目のテスト実行時に
は、第４図（Ａ）の例のように、１００個のイベント毎
に対応するフェイル情報を、データフェイルメモリ（Ｄ
ＦＭ）１６の単一の記憶位置（メモリロケーション）に
格納する。従って、この例の圧縮比率は１００である。
第４図（Ｂ）の第２回目のテスト実行時には、第１テス
ト実行でＤＦＭ１６にフェイルが検出された１００個単
位のイベントのみについて、圧縮なしでテストを行う。
【００２６】即ち、第４図（Ａ）では、ＤＦＭ１６のメ
モリロケーション（アドレス）１は、イベント１−９９
間において検出されるフェイルデータを格納するように
割り当てられ、ＤＦＭ１６のメモリロケーション２は、
イベント１００−１９９間で検出されるフェイルデータ
を格納するように割り当てられ、ＤＦＭ１６のメモリロ
ケーション３は、イベント２００−２９９間で検出され
たフェイルデータを格納するために割り当てられる、と
いった構成になる。このようにして、各１００個のイベ
ント毎に生じたフェイルデータは、それが仮に２以上あ
ったとしても、ＤＦＭの単一の記憶位置（メモリロケー
ション）に１のフェイルデータとして格納される。した
がって、この例では、圧縮比率１００なので、パターン
メモリの１００分の１のメモリサイズをＤＦＭ１６とし
て用いることができる。
モリロケーション（アドレス）１は、イベント１−９９
間において検出されるフェイルデータを格納するように
割り当てられ、ＤＦＭ１６のメモリロケーション２は、
イベント１００−１９９間で検出されるフェイルデータ
を格納するように割り当てられ、ＤＦＭ１６のメモリロ
ケーション３は、イベント２００−２９９間で検出され
たフェイルデータを格納するために割り当てられる、と
いった構成になる。このようにして、各１００個のイベ
ント毎に生じたフェイルデータは、それが仮に２以上あ
ったとしても、ＤＦＭの単一の記憶位置（メモリロケー
ション）に１のフェイルデータとして格納される。した
がって、この例では、圧縮比率１００なので、パターン
メモリの１００分の１のメモリサイズをＤＦＭ１６とし
て用いることができる。
【００２７】この例では、第１回目のテスト実行時にＤ
ＦＭの記憶位置（メモリロケーション）２にフェイルが
検出されたと仮定している。しかし、この段階では、Ｄ
ＦＭ１６のフェイルデータは、イベント１００−１９９
間にフェイルが存在したことを単に示すのみであり、具
体的にどのイベントについてフェイルが発生したかは明
らかではない。従って、フェイルとそのフェイルの原因
となったイベントとの正確な関係を知るには、例えば圧
縮比率が１、すなわちパターンメモリとＤＦＭ間を非圧
縮の状態で、第２回目のテストを実行する。このよう
に、イベント１００−１９９間の１００個のイベントに
ついて、第４図（Ｂ）に示すように、ＤＦＭ１６のメモ
リロケーション１−１００を１対１の関係で割り当てる
ことにより、特定のイベントについてのフェイルを検出
することができる。
ＦＭの記憶位置（メモリロケーション）２にフェイルが
検出されたと仮定している。しかし、この段階では、Ｄ
ＦＭ１６のフェイルデータは、イベント１００−１９９
間にフェイルが存在したことを単に示すのみであり、具
体的にどのイベントについてフェイルが発生したかは明
らかではない。従って、フェイルとそのフェイルの原因
となったイベントとの正確な関係を知るには、例えば圧
縮比率が１、すなわちパターンメモリとＤＦＭ間を非圧
縮の状態で、第２回目のテストを実行する。このよう
に、イベント１００−１９９間の１００個のイベントに
ついて、第４図（Ｂ）に示すように、ＤＦＭ１６のメモ
リロケーション１−１００を１対１の関係で割り当てる
ことにより、特定のイベントについてのフェイルを検出
することができる。
【００２８】第５図は、上述した本発明の機能を達成す
るための半導体テストシステムの構成例を示す。この例
では、半導体テストシステムは、イベントコントローラ
１４とＤＦＭ１６との間に設けられたイベントトラッカ
ー２３と、ＤＦＭ（データフェイルメモリ）コントロー
ルロジック２５を有している。イベントトラッカー２３
は、ＤＦＭ１６にフェイルデータを格納するための全体
的な動作を制御する。また、イベントトラッカー２３
は、イベントコントローラ１４から受信したイベントの
数を検出する。ＤＦＭコントロールロジック２５は、イ
ベントトラッカー２３の制御下で、検出されたイベント
の数と指定された圧縮比率に基づいて、ＤＦＭ１６のア
クセスを制御する。
るための半導体テストシステムの構成例を示す。この例
では、半導体テストシステムは、イベントコントローラ
１４とＤＦＭ１６との間に設けられたイベントトラッカ
ー２３と、ＤＦＭ（データフェイルメモリ）コントロー
ルロジック２５を有している。イベントトラッカー２３
は、ＤＦＭ１６にフェイルデータを格納するための全体
的な動作を制御する。また、イベントトラッカー２３
は、イベントコントローラ１４から受信したイベントの
数を検出する。ＤＦＭコントロールロジック２５は、イ
ベントトラッカー２３の制御下で、検出されたイベント
の数と指定された圧縮比率に基づいて、ＤＦＭ１６のア
クセスを制御する。
【００２９】第６図は、本発明の第１態様に用いるＤＦ
Ｍコントロールロジック２５のより詳細な構成例を示
す。イベントトラッカー２３は、イベントコントローラ
１４により生成したイベントを受信し、ＤＦＭコントロ
ールロジック２５を制御する。また、イベントトラッカ
ー２３は、例えばフェイルデータ等の比較結果をパター
ンコンパレータ１８（第１図）から受信する。この例で
は、ＤＦＭコントロールロジック２５は、フェイルアキ
ュムレータ（ＦＡ）３１と３２、マルチプレクサ３４、
ＤＦＭコントローラ３５、ダウンカウンタ３６、及びＣ
Ｒ（圧縮比率）レジスタ３８を有している。この例で
は、２つのフェイルアキュムレータ（ＦＡ）３１と３２
を、イベントトラッカー２３を介して、パターンコンパ
レータからのフェイルデータを交互に格納（セット）す
るために用いている。ＤＦＭコントロールロジック２５
は、カウントしたイベントの数がＣＲレジスタ３８の圧
縮比率によって特定された数と同じになったとき、ＦＡ
３１とＦＡ３２に累積（アキュムレート）したフェイル
データを、ＤＦＭ１６に選択的に格納するように、ＤＦ
Ｍ１６のアクセスを制御する。
Ｍコントロールロジック２５のより詳細な構成例を示
す。イベントトラッカー２３は、イベントコントローラ
１４により生成したイベントを受信し、ＤＦＭコントロ
ールロジック２５を制御する。また、イベントトラッカ
ー２３は、例えばフェイルデータ等の比較結果をパター
ンコンパレータ１８（第１図）から受信する。この例で
は、ＤＦＭコントロールロジック２５は、フェイルアキ
ュムレータ（ＦＡ）３１と３２、マルチプレクサ３４、
ＤＦＭコントローラ３５、ダウンカウンタ３６、及びＣ
Ｒ（圧縮比率）レジスタ３８を有している。この例で
は、２つのフェイルアキュムレータ（ＦＡ）３１と３２
を、イベントトラッカー２３を介して、パターンコンパ
レータからのフェイルデータを交互に格納（セット）す
るために用いている。ＤＦＭコントロールロジック２５
は、カウントしたイベントの数がＣＲレジスタ３８の圧
縮比率によって特定された数と同じになったとき、ＦＡ
３１とＦＡ３２に累積（アキュムレート）したフェイル
データを、ＤＦＭ１６に選択的に格納するように、ＤＦ
Ｍ１６のアクセスを制御する。
【００３０】第６図の構成において、ＣＲレジスタ３８
は、ダウンカウンタ３６に例えば第４図（Ａ）における
圧縮比率「１００」を供給する。圧縮比率「１００」
は、イベントトラッカー２３からのロードコマンドによ
り、ダウンカウンタ３６にロードされる。ダウンカウン
タ３６は、イベントトラッカー２３を介して受信したイ
ベントにより、あらかじめセットした「１００」の値か
らダウンカウントする。ダウンカウンタ３６のカウント
値が０に達したとき、すなわち第１図または第５図のイ
ベントコントローラ１４により生成したイベント数が１
００になったとき、イベントトラッカー２３は、ＤＦＭ
１６のアドレスデータが１だけインクリメント（増加）
するように、ＤＦＭコントローラ３５にコントロール信
号を送信する。同時に、マルチプレクサ３４を介して、
フェイルアキュムレータ（ＦＡ）３１またはＦＡ３２に
累積（アキュムレート）したフェイルデータを、ＤＦＭ
１６の指定したアドレスに格納する。
は、ダウンカウンタ３６に例えば第４図（Ａ）における
圧縮比率「１００」を供給する。圧縮比率「１００」
は、イベントトラッカー２３からのロードコマンドによ
り、ダウンカウンタ３６にロードされる。ダウンカウン
タ３６は、イベントトラッカー２３を介して受信したイ
ベントにより、あらかじめセットした「１００」の値か
らダウンカウントする。ダウンカウンタ３６のカウント
値が０に達したとき、すなわち第１図または第５図のイ
ベントコントローラ１４により生成したイベント数が１
００になったとき、イベントトラッカー２３は、ＤＦＭ
１６のアドレスデータが１だけインクリメント（増加）
するように、ＤＦＭコントローラ３５にコントロール信
号を送信する。同時に、マルチプレクサ３４を介して、
フェイルアキュムレータ（ＦＡ）３１またはＦＡ３２に
累積（アキュムレート）したフェイルデータを、ＤＦＭ
１６の指定したアドレスに格納する。
【００３１】この例では、２つのフェイルアキュムレー
タ３１と３２は、一方が累積したフェイルデータをＤＦ
Ｍに送信してリセットすると同時に他方にフェイルデー
タを正確に累積するために用いられている。従って、こ
のような動作が単独のアキュムレータで実現できる場合
には、１つのアキュムレータを用いればよい。上述の２
個のフェイルアキュムレータ（ＦＡ）を用いる場合に
は、イベントトラッカー２３は、マルチプレクサ３４に
選択信号を供給し、どちらかのフェイルアキュムレータ
を選択して、フェイルデータをＤＦＭ１６に送信する。
選択されたフェイルアキュムレータは、フェイルデータ
を送出した後その内容を除去（リセット）し、選択され
なかったフェイルアキュムレータは、また別の１００個
のイベントについてのフェイルデータを累積する（セッ
ト）。このプロセスを繰り返すことにより、第４図
（Ａ）のように、「１００」等のように指定した圧縮比
率により、フェイルデータをＤＦＭ１６に収集すること
が出来る。
タ３１と３２は、一方が累積したフェイルデータをＤＦ
Ｍに送信してリセットすると同時に他方にフェイルデー
タを正確に累積するために用いられている。従って、こ
のような動作が単独のアキュムレータで実現できる場合
には、１つのアキュムレータを用いればよい。上述の２
個のフェイルアキュムレータ（ＦＡ）を用いる場合に
は、イベントトラッカー２３は、マルチプレクサ３４に
選択信号を供給し、どちらかのフェイルアキュムレータ
を選択して、フェイルデータをＤＦＭ１６に送信する。
選択されたフェイルアキュムレータは、フェイルデータ
を送出した後その内容を除去（リセット）し、選択され
なかったフェイルアキュムレータは、また別の１００個
のイベントについてのフェイルデータを累積する（セッ
ト）。このプロセスを繰り返すことにより、第４図
（Ａ）のように、「１００」等のように指定した圧縮比
率により、フェイルデータをＤＦＭ１６に収集すること
が出来る。
【００３２】第１回目のテスト実行において、第４図
（Ａ）に示す第２グループの１００個のイベントのよう
に、１００個単位のイベントについて、ＤＦＭ１６にフ
ェイルが検出された場合には、第４図（Ｂ）に示すよう
に、例えば圧縮比率１（すなわち非圧縮）で、第２グル
ープの１００個のイベントのみについて、第２回目のテ
ストを実行する。従って、第２回目のテスト実行では、
ＣＲレジスタ３８は、ダウンカウンタ３６に圧縮比率
「１」を供給する。これによりＤＦＭ１６のアドレスデ
ータは、各イベント発生毎にインクリメントされ、フェ
イルデータは各イベント発生毎にＤＦＭに送信される。
このようにして、フェイルデータは、テストシステムに
より発生されるイベントと１対１の関係でＤＦＭ１６の
アドレスに格納される。
（Ａ）に示す第２グループの１００個のイベントのよう
に、１００個単位のイベントについて、ＤＦＭ１６にフ
ェイルが検出された場合には、第４図（Ｂ）に示すよう
に、例えば圧縮比率１（すなわち非圧縮）で、第２グル
ープの１００個のイベントのみについて、第２回目のテ
ストを実行する。従って、第２回目のテスト実行では、
ＣＲレジスタ３８は、ダウンカウンタ３６に圧縮比率
「１」を供給する。これによりＤＦＭ１６のアドレスデ
ータは、各イベント発生毎にインクリメントされ、フェ
イルデータは各イベント発生毎にＤＦＭに送信される。
このようにして、フェイルデータは、テストシステムに
より発生されるイベントと１対１の関係でＤＦＭ１６の
アドレスに格納される。
【００３３】上述した本発明のイベント圧縮方法は、各
データピン（テスタピン、またはテストチャンネル）に
互いに同じイベント数が与えられる場合に効果的であ
る。周知のように、半導体テストシステムは、例えば数
１００のピンのように、多数のデータピン（テスタピ
ン、またはテストチャンネル）を有し、これにより多数
のデバイスピンを有する半導体デバイスをテストできる
ように構成している。各データピンは、第１図に示すよ
うな構成を有し、テスト実行時に、各データピンに対応
するデバイスピンにテストパターンを供給する。このと
きデバイスピンに印加するテストパターンは、常に同じ
とは限らないので、データピン間のイベント数は異なる
ことがあり得る。このように、各デバイスピンに印加す
るイベント数が異なる場合には、上述のイベント数に基
づく圧縮方法では、ＤＦＭにフェイルデータを収集する
際にエラーが発生する可能性がある。
データピン（テスタピン、またはテストチャンネル）に
互いに同じイベント数が与えられる場合に効果的であ
る。周知のように、半導体テストシステムは、例えば数
１００のピンのように、多数のデータピン（テスタピ
ン、またはテストチャンネル）を有し、これにより多数
のデバイスピンを有する半導体デバイスをテストできる
ように構成している。各データピンは、第１図に示すよ
うな構成を有し、テスト実行時に、各データピンに対応
するデバイスピンにテストパターンを供給する。このと
きデバイスピンに印加するテストパターンは、常に同じ
とは限らないので、データピン間のイベント数は異なる
ことがあり得る。このように、各デバイスピンに印加す
るイベント数が異なる場合には、上述のイベント数に基
づく圧縮方法では、ＤＦＭにフェイルデータを収集する
際にエラーが発生する可能性がある。
【００３４】従って、本発明の第２の態様においては、
上記の本発明の第１の態様のイベント圧縮方法に伴う問
題を解決している。本発明の第２の態様は、時間圧縮方
法を用いるものであり、テストパターンを、各グループ
が所定の同一の時間長を有する複数のグループに分割す
る。テストシステムの異なるデータピン間における共通
のパラメータは、テストタイムである。すなわち同一グ
ループに属する全てのデータピンは、各データピンに与
えられるイベント数にかかわらず、同時に開始し同時に
停止する。従って、本発明の時間圧縮方法では、第１回
目のテスト実行において、テストパターンの所定の時間
長毎に、ＤＦＭの単一の記憶位置（メモリロケーショ
ン）を割り当てて、その間のフェイルデータを取り込
む。そして、第２回目のテスト実行において、ＤＦＭに
格納されたフェイルデータに対応する部分のテストパタ
ーンの時間長だけを非圧縮で再度テストする。
上記の本発明の第１の態様のイベント圧縮方法に伴う問
題を解決している。本発明の第２の態様は、時間圧縮方
法を用いるものであり、テストパターンを、各グループ
が所定の同一の時間長を有する複数のグループに分割す
る。テストシステムの異なるデータピン間における共通
のパラメータは、テストタイムである。すなわち同一グ
ループに属する全てのデータピンは、各データピンに与
えられるイベント数にかかわらず、同時に開始し同時に
停止する。従って、本発明の時間圧縮方法では、第１回
目のテスト実行において、テストパターンの所定の時間
長毎に、ＤＦＭの単一の記憶位置（メモリロケーショ
ン）を割り当てて、その間のフェイルデータを取り込
む。そして、第２回目のテスト実行において、ＤＦＭに
格納されたフェイルデータに対応する部分のテストパタ
ーンの時間長だけを非圧縮で再度テストする。
【００３５】この例を、第７図（Ａ）と第７図（Ｂ）に
示しており、この状態は第４図（Ａ）と第４図（Ｂ）に
類似している。第７図（Ａ）と第７図（Ｂ）では、第４
図のイベント数と異なり、テストパターンの時間長を単
位として複数のグループに分割している。各グループの
時間長は同一である。例えば、第７図（Ａ）では、パタ
ーンメモリからのテストパターンは、複数のテストパタ
ーンのグループに分割され、そのテストパターンのグル
ープは１００ミリセカンド（ｍｓ）のパターン時間長を
有している。各１００ｍｓのテストパターングループ
は、ＤＦＭの対応する単一メモリロケーション（アドレ
ス）に割り当てられる。
示しており、この状態は第４図（Ａ）と第４図（Ｂ）に
類似している。第７図（Ａ）と第７図（Ｂ）では、第４
図のイベント数と異なり、テストパターンの時間長を単
位として複数のグループに分割している。各グループの
時間長は同一である。例えば、第７図（Ａ）では、パタ
ーンメモリからのテストパターンは、複数のテストパタ
ーンのグループに分割され、そのテストパターンのグル
ープは１００ミリセカンド（ｍｓ）のパターン時間長を
有している。各１００ｍｓのテストパターングループ
は、ＤＦＭの対応する単一メモリロケーション（アドレ
ス）に割り当てられる。
【００３６】したがって、第１回目のテスト実行では、
各１００ｍｓ単位のテストパターンについてのフェイル
データを、ＤＦＭ１６の割り当てられた単一メモリロケ
ーション（アドレス）に格納する。例えば、テストパタ
ーン０−９９ｍｓについてフェイルを検出した場合に
は、ＤＦＭ１６の記憶位置（メモリロケーション）０に
フェイルデータを格納し、テストパターン１００−１９
９ｍｓについてフェイルを検出した場合には、ＤＦＭ１
６の記憶位置（メモリロケーション）１にフェイルデー
タを格納し、テストパターン２００−２９９ｍｓについ
てフェイルを検出した場合には、ＤＦＭ１６の記憶位置
（メモリロケーション）２にフェイルデータを格納す
る、という動作を実行する。このプロセスを繰り返すこ
とで、全てのパターン長についてのフェイルデータを、
ＤＦＭ１６に格納する。
各１００ｍｓ単位のテストパターンについてのフェイル
データを、ＤＦＭ１６の割り当てられた単一メモリロケ
ーション（アドレス）に格納する。例えば、テストパタ
ーン０−９９ｍｓについてフェイルを検出した場合に
は、ＤＦＭ１６の記憶位置（メモリロケーション）０に
フェイルデータを格納し、テストパターン１００−１９
９ｍｓについてフェイルを検出した場合には、ＤＦＭ１
６の記憶位置（メモリロケーション）１にフェイルデー
タを格納し、テストパターン２００−２９９ｍｓについ
てフェイルを検出した場合には、ＤＦＭ１６の記憶位置
（メモリロケーション）２にフェイルデータを格納す
る、という動作を実行する。このプロセスを繰り返すこ
とで、全てのパターン長についてのフェイルデータを、
ＤＦＭ１６に格納する。
【００３７】ＤＦＭ１６のいずれかの記憶位置にフェイ
ルデータが格納されている場合は、そのフェイルデータ
に対応するテストパターン長のみについて第２回目のテ
ストを圧縮なしで実行する。第７図（Ｂ）は、テストパ
ターンの時間長とＤＦＭ１６のアドレス間の関係を示し
ている。この例では、ＤＦＭ１６の各アドレスは、１ｍ
ｓ（ミリセカンド）のパターン長に割り当てられ、した
がって圧縮なし、すなわち圧縮比率１となっている。従
って、より正確なフェイル解析を、第２回目のテスト実
行により得られたフェイルデータを解析することによっ
て行うことができる。
ルデータが格納されている場合は、そのフェイルデータ
に対応するテストパターン長のみについて第２回目のテ
ストを圧縮なしで実行する。第７図（Ｂ）は、テストパ
ターンの時間長とＤＦＭ１６のアドレス間の関係を示し
ている。この例では、ＤＦＭ１６の各アドレスは、１ｍ
ｓ（ミリセカンド）のパターン長に割り当てられ、した
がって圧縮なし、すなわち圧縮比率１となっている。従
って、より正確なフェイル解析を、第２回目のテスト実
行により得られたフェイルデータを解析することによっ
て行うことができる。
【００３８】第８図は、本発明の第２の態様において用
いるＤＦＭコントロールロジック２５２のより詳細な構
成例を示している。第８図の構成例は、タイムカウンタ
４２を有する以外は、第６図の構成とほぼ同一である。
すなわち、第６図のダウンカウンタ３６の代わりに、テ
ストパターンの時間長を計測するためのタイムカウンタ
４２が用いられている。イベントトラッカー２３は、第
１回目および第２回目のテスト実行時に、ＤＦＭ１６に
フェイルデータを格納するための全体動作をコントロー
ルする。
いるＤＦＭコントロールロジック２５２のより詳細な構
成例を示している。第８図の構成例は、タイムカウンタ
４２を有する以外は、第６図の構成とほぼ同一である。
すなわち、第６図のダウンカウンタ３６の代わりに、テ
ストパターンの時間長を計測するためのタイムカウンタ
４２が用いられている。イベントトラッカー２３は、第
１回目および第２回目のテスト実行時に、ＤＦＭ１６に
フェイルデータを格納するための全体動作をコントロー
ルする。
【００３９】ＣＲレジスタ３８は、クロックパルスのカ
ウントによってテストパターンの時間長を計測するため
のタイムカウンタ４２に、圧縮比率の値を供給する。イ
ベントトラッカー２３は、タイムカウンタ４２のカウン
ト値をモニターし、そのカウント値が圧縮比率により指
定された時間長に一致したとき、ＤＦＭコントローラ３
５にコントロール信号を送信する。ＤＦＭコントローラ
３５は、ＤＦＭ１６にアドレスデータを印加し、マルチ
プレクサ３４を介して、フェイルアキュムレータ３１ま
たは３２からのフェイルデータを書き込む。
ウントによってテストパターンの時間長を計測するため
のタイムカウンタ４２に、圧縮比率の値を供給する。イ
ベントトラッカー２３は、タイムカウンタ４２のカウン
ト値をモニターし、そのカウント値が圧縮比率により指
定された時間長に一致したとき、ＤＦＭコントローラ３
５にコントロール信号を送信する。ＤＦＭコントローラ
３５は、ＤＦＭ１６にアドレスデータを印加し、マルチ
プレクサ３４を介して、フェイルアキュムレータ３１ま
たは３２からのフェイルデータを書き込む。
【００４０】第９図は、本発明の半導体テストシステム
に用いる、ＤＦＭ（データフェイルメモリ）コントロー
ルロジックの構成例を示すブロック図であり、第１態様
のイベント数圧縮と第２態様のテストパターン時間長圧
縮の両方法を実施する構成となっている。第９図には、
イベント数をカウントするダウンカウンタ３６とテスト
パターンの時間長を計測するタイムカウンタ４２の双方
が用いられている。第９図の例では、更に、イベント圧
縮モードやタイム圧縮モードを選択するためのモードレ
ジスタ４７を有している。
に用いる、ＤＦＭ（データフェイルメモリ）コントロー
ルロジックの構成例を示すブロック図であり、第１態様
のイベント数圧縮と第２態様のテストパターン時間長圧
縮の両方法を実施する構成となっている。第９図には、
イベント数をカウントするダウンカウンタ３６とテスト
パターンの時間長を計測するタイムカウンタ４２の双方
が用いられている。第９図の例では、更に、イベント圧
縮モードやタイム圧縮モードを選択するためのモードレ
ジスタ４７を有している。
【００４１】好ましくは、第９図の例では、例えば第２
回目のテスト実行においてフェイルデータ数をカウント
をするためのエラーカウンタ４３をさらに有している。
このエラーカウンタ４３は、エラーの数が特定レベルに
達したとき、その被試験デバイスについての全体として
のテストを終了する場合に有効に用いることができる。
これにより明らかな欠陥デバイスのテスト時間を節約す
ることができる。第９図の例では、更に意図するテスト
パターンの範囲を特定するためのストップレジスタ４５
とスタートレジスタ４６を有している。
回目のテスト実行においてフェイルデータ数をカウント
をするためのエラーカウンタ４３をさらに有している。
このエラーカウンタ４３は、エラーの数が特定レベルに
達したとき、その被試験デバイスについての全体として
のテストを終了する場合に有効に用いることができる。
これにより明らかな欠陥デバイスのテスト時間を節約す
ることができる。第９図の例では、更に意図するテスト
パターンの範囲を特定するためのストップレジスタ４５
とスタートレジスタ４６を有している。
【００４２】好ましい実施例しか明記していないが、上
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
【００４３】
【発明の効果】本発明によれば、半導体テストシステム
は、本発明の圧縮方法を用いることにより、小容量のデ
ータフェイルメモリ（ＤＦＭ）に被試験デバイスのフェ
イル情報を収集することができる。本発明の１の態様に
おいては、パターンメモリからのパターンデータにより
発生したイベントの特定した数をＤＦＭの単独アドレス
に割り当てることによるイベント圧縮方法を用いて、フ
ェイルデータをＤＦＭに取り込む。また本発明の他の態
様においては、パターンメモリからのパターンデータに
より発生したテストパターンの特定した時間長をＤＦＭ
の単独アドレスに割り当てることによるイベント圧縮方
法を用いて、フェイルデータをＤＦＭに取り込む。第１
のテストをこのような圧縮モードで行いフェイルが検出
された場合には、上記のテストパターンの数、あるいは
パターンの時間長のいずれかのテストパターンの範囲の
みについて、圧縮なしで、すなわち圧縮比率１で第２の
テストを行う。これにより、半導体テストシステムは、
テスト信号と１対１の関係でフェイルデータを取り込む
ことができる。
は、本発明の圧縮方法を用いることにより、小容量のデ
ータフェイルメモリ（ＤＦＭ）に被試験デバイスのフェ
イル情報を収集することができる。本発明の１の態様に
おいては、パターンメモリからのパターンデータにより
発生したイベントの特定した数をＤＦＭの単独アドレス
に割り当てることによるイベント圧縮方法を用いて、フ
ェイルデータをＤＦＭに取り込む。また本発明の他の態
様においては、パターンメモリからのパターンデータに
より発生したテストパターンの特定した時間長をＤＦＭ
の単独アドレスに割り当てることによるイベント圧縮方
法を用いて、フェイルデータをＤＦＭに取り込む。第１
のテストをこのような圧縮モードで行いフェイルが検出
された場合には、上記のテストパターンの数、あるいは
パターンの時間長のいずれかのテストパターンの範囲の
みについて、圧縮なしで、すなわち圧縮比率１で第２の
テストを行う。これにより、半導体テストシステムは、
テスト信号と１対１の関係でフェイルデータを取り込む
ことができる。
【図１】パターンメモリとデータフェイルメモリを有し
た半導体テストシステムの基本構成を示す概略ブロック
図である。
た半導体テストシステムの基本構成を示す概略ブロック
図である。
【図２】従来技術におけるパターンメモリとデータフェ
イルメモリとの関係を示す概略図である。
イルメモリとの関係を示す概略図である。
【図３】小さなメモリ容量のデータフェイルメモリを用
いた、従来技術におけるパターンメモリとデータフェイ
ルメモリの動作例を示す概念図である。
いた、従来技術におけるパターンメモリとデータフェイ
ルメモリの動作例を示す概念図である。
【図４】イベント圧縮方法を用いた本発明の第１態様に
おけるパターンメモリとデータフェイルメモリとの関係
を示す概念図である。第４図（Ａ）は、テストシステム
の第１のテスト実行時におけるパターンメモリとデータ
フェイルメモリとの関係を示し、第４図（Ｂ）は、テス
トシステムの第２のテスト実行時におけるパターンメモ
リとデータフェイルメモリとの関係を示す。
おけるパターンメモリとデータフェイルメモリとの関係
を示す概念図である。第４図（Ａ）は、テストシステム
の第１のテスト実行時におけるパターンメモリとデータ
フェイルメモリとの関係を示し、第４図（Ｂ）は、テス
トシステムの第２のテスト実行時におけるパターンメモ
リとデータフェイルメモリとの関係を示す。
【図５】小さなメモリ容量のデータフェイルメモリによ
りフェイルデータを収集する本発明の半導体テストシス
テムの構成例を示す概略ブロック図である。
りフェイルデータを収集する本発明の半導体テストシス
テムの構成例を示す概略ブロック図である。
【図６】本発明の半導体テストシステムに用いるための
ＤＦＭ（データフェイルメモリ）のコントロールロジッ
クと第５図のブロック図におけるイベントトラッカーの
構成例を示すブロック図である。
ＤＦＭ（データフェイルメモリ）のコントロールロジッ
クと第５図のブロック図におけるイベントトラッカーの
構成例を示すブロック図である。
【図７】時間圧縮方法を用いた本発明の第２態様におけ
るパターンメモリとデータフェイルメモリとの関係を示
す概念図である。第７図（Ａ）は、テストシステムの第
１のテスト実行時におけるパターンメモリとデータフェ
イルメモリとの関係を示し、第７図（Ｂ）は、テストシ
ステムの第２のテスト実行時におけるパターンメモリと
データフェイルメモリとの関係を示す。
るパターンメモリとデータフェイルメモリとの関係を示
す概念図である。第７図（Ａ）は、テストシステムの第
１のテスト実行時におけるパターンメモリとデータフェ
イルメモリとの関係を示し、第７図（Ｂ）は、テストシ
ステムの第２のテスト実行時におけるパターンメモリと
データフェイルメモリとの関係を示す。
【図８】本発明の半導体テストシステムの第２態様に用
いるためのＤＦＭ（データフェイルメモリ）コントロー
ルロジックとイベントトラッカーの構成例を示すブロッ
ク図である。
いるためのＤＦＭ（データフェイルメモリ）コントロー
ルロジックとイベントトラッカーの構成例を示すブロッ
ク図である。
【図９】本発明の半導体テストシステムに用いるための
第１態様のイベント圧縮方法と第２態様の時間圧縮方法
の双方を有するＤＦＭ（データフェイルメモリ）コント
ロールロジックとイベントトラッカーの構成例を示すブ
ロック図である。
第１態様のイベント圧縮方法と第２態様の時間圧縮方法
の双方を有するＤＦＭ（データフェイルメモリ）コント
ロールロジックとイベントトラッカーの構成例を示すブ
ロック図である。
１３ パターンメモリ １４ イベントコントローラ １６ ＤＦＭ ２３ イベントトラッカー ２５ ＤＦＭ（データフェイルメモリ）コントロールロ
ジック
ジック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅森 茂 アメリカ合衆国、カリフォルニア州、サン タクララ、スコット・ブラバラード 3201
Claims (9)
- 【請求項１】 被試験半導体デバイス（ＤＵＴ）をテス
トするための半導体テストシステムにおいて、 ＤＵＴテスト用のテストパターンを生成するためのパタ
ーンデータを格納するパターンメモリと、 出力信号と期待信号を比較することにより、その間に不
一致があった場合にフェイルデータを発生するＤＵＴ出
力信号の評価手段と、 出力信号と期待信号間の不一致に起因するフェイルデー
タを格納するデータフェイルメモリと、 フェイルデータを圧縮してデータフェイルメモリに格納
するための圧縮手段と、により構成され、 その圧縮手段は、第１回目のテスト実行において、パタ
ーンメモリの複数のアドレスをデータフェイルメモリの
単一アドレスに割り当てることにより、パターンメモリ
の複数のアドレスを有する各グループについて発生した
フェイルデータを、あらかじめ定めた圧縮比率でデータ
フェイルメモリの対応するアドレスに格納し、そのデー
タフェイルメモリに格納されたフェイルデータに対応す
るパターンメモリの複数のアドレスを有するグループの
みについて、パターンメモリとデータフェイルメモリ間
にアドレス圧縮をすることなく、第２回目のテストを実
行する、ことを特徴とする半導体テストシステム。 - 【請求項２】 上記パターンメモリとデータフェイルメ
モリ間の圧縮比率は、パターンメモリのパターンデータ
により発生されるイベントの数とデータフェイルメモリ
の１のアドレスとにより決定される、請求項１に記載の
半導体テストシステム。 - 【請求項３】 上記パターンメモリとデータフェイルメ
モリ間の圧縮比率は、パターンメモリのパターンデータ
により形成されたテストパターンの時間長とデータフェ
イルメモリの１のアドレスとにより決定される、請求項
１に記載の半導体テストシステム。 - 【請求項４】 上記圧縮手段は、 テストパターンの各グループにおけるイベント数と上記
データフェイルメモリの１のアドレスとの間の圧縮比率
をあらわすデータを保持するためのレジスタと、 その圧縮比率で特定された数のイベントの間において発
生したフェイルデータをアキュムレート（累積）するた
めのフェイルアキュムレータと、 上記パターンメモリからのパターンデータに基づいて形
成されたイベントを受信する毎に、上記レジスタから与
えられた特定のイベント数をダウンカウントするための
ダウンカウンタと、 上記データフェイルメモリに与えるアドレスを発生し、
かつそのデータフェイルメモリの書き込み読み出し動作
を制御するためのデータフェイルメモリコントローラ
と、 上記フェイルデータを上記フェイルアキュムレータに供
給し、上記ダウンカウンタのカウント値をモニタし、上
記フェイルアキュムレータからのフェイルデータを、上
記ダウンカウンタからのカウント値が上記圧縮比率によ
り特定されたイベント数に達する毎に、上記データフェ
イルメモリに格納するように、上記フェイルデータメモ
リコントローラに指示することにより、フェイルデータ
を上記データフェイルメモリに格納するための全体動作
をコントロールするためのイベントトラッカーと、 により構成されることを特徴とする請求項２に記載の半
導体テストシステム。 - 【請求項５】 上記フェイルアキュムレータは２個のア
キュムレータにより構成され、上記圧縮比率により特定
されたイベント数の各グループについてのフェイルデー
タを交互に蓄積し、上記圧縮手段はさらにマルチプレク
サを有し、上記イベントトラッカーからの選択信号に基
づいて、いずれかのアキュムレータを選択して、累積さ
れたフェイルデータを上記データフェイルメモリに送出
する、請求項４に記載の半導体テストシステム。 - 【請求項６】 上記圧縮手段は、 テストパターンの各グループの時間長と上記データフェ
イルメモリの１のアドレスとの間の圧縮比率をあらわす
データを保持するためのレジスタと、 その圧縮比率で特定されたテストパターンの各グループ
の時間長の間において発生したフェイルデータをアキュ
ムレート（累積）するためのフェイルアキュムレータ
と、 上記レジスタから与えられた特定の圧縮比率に基づい
て、クロックパルスの数をカウントすることにより、上
記テストパターンの時間長を計測するタイムカウンタ
と、 上記データフェイルメモリに与えるアドレスを発生し、
かつそのデータフェイルメモリの書き込み読み出し動作
を制御するためのデータフェイルメモリコントローラ
と、 上記フェイルデータを上記フェイルアキュムレータに供
給し、上記タイムカウンタのカウント値をモニタし、上
記フェイルアキュムレータからのフェイルデータを、上
記タイムカウンタからのカウント値が上記圧縮比率によ
り特定されたテストパターンの時間長に達する毎に、上
記データフェイルメモリに格納するように、上記フェイ
ルデータメモリコントローラに指示することにより、フ
ェイルデータを上記データフェイルメモリに格納するた
めの全体動作をコントロールするためのイベントトラッ
カーと、 により構成されることを特徴とする請求項３に記載の半
導体テストシステム。 - 【請求項７】 上記フェイルアキュムレータは２個のア
キュムレータにより構成され、上記圧縮比率により特定
されたイベント数の各グループについてのフェイルデー
タを交互に累積し、上記圧縮手段はさらにマルチプレク
サを有し、上記イベントトラッカーからの選択信号に基
づいて、いずれかのアキュムレータを選択して、累積さ
れたフェイルデータを上記データフェイルメモリに送出
する、請求項６に記載の半導体テストシステム。 - 【請求項８】 上記圧縮手段は、 テストパターンの各グループの時間長あるいはイベント
数と上記データフェイルメモリの１のアドレスとの間の
圧縮比率をあらわすデータを保持するためのレジスタ
と、 その圧縮比率で特定されたテストパターンの各グループ
の時間長あるいはイベント数の間において発生したフェ
イルデータをアキュムレート（累積）するためのフェイ
ルアキュムレータと、 上記パターンメモリからのパターンデータに基づいて形
成されたイベントを受信する毎に、上記レジスタから与
えられた特定のイベント数をダウンカウントするための
ダウンカウンタと、 上記レジスタから与えられた特定の圧縮比率に基づい
て、クロックパルスの数をカウントすることにより、上
記テストパターンの時間長を計測するタイムカウンタ
と、 イベント数圧縮モードまたはパターン時間長圧縮モード
のいずれかの選択された圧縮モードを示すためのモード
レジスタと、 上記データフェイルメモリに与えるアドレスを発生し、
かつそのデータフェイルメモリの書き込み読み出し動作
を制御するためのデータフェイルメモリコントローラ
と、 上記フェイルデータを上記フェイルアキュムレータに供
給し、上記ダウンカウンタあるいはタイムカウンタのカ
ウント値をモニタし、上記フェイルアキュムレータから
のフェイルデータを、上記ダウンカウンタあるいはタイ
ムカウンタからのカウント値が上記レジスタに特定され
た値に達する毎に、上記データフェイルメモリに格納す
るように、上記フェイルデータメモリコントローラに指
示することにより、フェイルデータを上記データフェイ
ルメモリに格納するための全体動作をコントロールする
ためのイベントトラッカーと、 により構成されることを特徴とする請求項１に記載の半
導体テストシステム。 - 【請求項９】 被試験半導体デバイス（ＤＵＴ）をテス
トする際に検出されるフェイルデータを格納するための
方法は、 ＤＵＴをテストするためにＤＵＴに供給するテストパタ
ーンを生成するパターンデータをパターンメモリから読
み出すステップと、 ＤＵＴの出力信号を期待信号を比較することにより、そ
の出力信号を評価し、その間に不一致があった場合にフ
ェイルデータを発生するステップと、 その出力信号と期待信号間の不一致に起因するフェイル
データを格納するデータフェイルメモリを備えるステッ
プと、 第１回目のテスト実行において、上記パターンメモリの
複数のアドレスをデータフェイルメモリの単一アドレス
に割り当てることにより、パターンメモリの複数のアド
レスを有する各グループについて発生したフェイルデー
タを、あらかじめ定めた圧縮比率でデータフェイルメモ
リの対応するアドレスに格納するステップと、 そのデータフェイルメモリに格納されたフェイルデータ
に対応するパターンメモリの複数のアドレスを有するグ
ループのみについて、パターンメモリとデータフェイル
メモリ間にアドレス圧縮をすることなく、第２回目のテ
ストを実行するステップと、よりなることを特徴とする
フェイルデータの格納方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/545730 | 2000-04-08 | ||
| US09/545,730 US6578169B1 (en) | 2000-04-08 | 2000-04-08 | Data failure memory compaction for semiconductor test system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001311762A true JP2001311762A (ja) | 2001-11-09 |
Family
ID=24177344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001089409A Pending JP2001311762A (ja) | 2000-04-08 | 2001-03-27 | 半導体テストシステム及びフェイルデータの格納方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6578169B1 (ja) |
| JP (1) | JP2001311762A (ja) |
| KR (1) | KR100506776B1 (ja) |
| CN (1) | CN1243250C (ja) |
| DE (1) | DE10115572A1 (ja) |
Cited By (1)
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| CN100458717C (zh) * | 2001-11-12 | 2009-02-04 | 西门子公司 | 测试和/或运行存储器的方法以及带有该存储器的装置 |
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| JP2006118880A (ja) * | 2004-10-19 | 2006-05-11 | Sharp Corp | 半導体集積回路の検査方法及び検査装置 |
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| WO2013114525A1 (ja) * | 2012-01-30 | 2013-08-08 | 三菱電機株式会社 | 設備管理装置、設備管理システム、設備管理方法、及びプログラム |
| JP6715198B2 (ja) * | 2017-02-20 | 2020-07-01 | キオクシア株式会社 | メモリ検査装置 |
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| US20240054039A1 (en) * | 2020-12-23 | 2024-02-15 | Intel Corporation | Silicon usage metering to provide silicon-as-a-service |
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| EP0599524A3 (en) * | 1992-11-24 | 1996-04-17 | Advanced Micro Devices Inc | Self-test for integrated storage networks. |
| JP3175446B2 (ja) * | 1993-11-29 | 2001-06-11 | ソニー株式会社 | 情報圧縮方法及び装置、圧縮情報伸張方法及び装置、圧縮情報記録／伝送装置、圧縮情報再生装置、圧縮情報受信装置、並びに記録媒体 |
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2000
- 2000-04-08 US US09/545,730 patent/US6578169B1/en not_active Expired - Fee Related
-
2001
- 2001-03-27 JP JP2001089409A patent/JP2001311762A/ja active Pending
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- 2001-04-05 CN CNB011105127A patent/CN1243250C/zh not_active Expired - Fee Related
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