CN112257358B - 一种动态功耗精确分析方法及装置 - Google Patents

Abstract

本申请实施例中提供了一种动态功耗精确分析方法及装置，属于集成电路芯片设计验证技术领域，具体包括：将电路设计加载入包括可编程逻辑阵列的第一硬件仿真器中进行仿真运行，实时读取第一硬件仿真器的外部端口状态数据并存储，对第二硬件仿真器进行配置，逐个时钟读取硬件仿真器的所有第二内部数据，通过累加器将对比结果中信号翻转的个数进行实时累加计数于总翻转次数大于一预设阈值时生成一中断信号；通过本申请的处理方案，实现了对动态功耗值的精确获取与分析，并能准确记录峰值功耗。

Description

一种动态功耗精确分析方法及装置

技术领域

本申请涉及集成电路芯片设计验证技术领域，尤其涉及一种动态功耗精确分析方法及装置。

背景技术

功耗在电路中通常指元、器件上耗散的热能，或是逻辑门翻转时候产生的功耗。功耗分析是集成电路计算机辅助设计，简称ICCAD，也叫电子设计自动化的重要功能。对于电路设计来说，用户主要关注动态功耗，简称，Dynamic power，即逻辑门翻转时候产生的功耗。

在早期设计验证模型的时候，可以认为翻转频度对应功耗。现有技术中方法为统计每个时钟域上每个信号的翻转概率，乘以时钟频率，得到功耗数据。记录动态功耗的方法是以时间为单位，例如1us，记录每个时间分段内发生的信号翻转次数，以统计出单位时间的动态功耗。此动态功耗值和翻转次数成线性正比关系。这种统计动态功耗的方法不仅数据量计算量大，消耗时间长，且对CPU的选型要求较高，增加了经济成本。同时该种统计方法精确度不高，无法准确统计到每个时钟信号下的功耗值，无法进一步记录峰值功耗。

发明内容

有鉴于此，本申请实施例提供一种动态功耗精确分析方法及装置，至少部分解决现有技术中存在的问题。

上述技术方案具体包括：

一种动态功耗精确分析方法，应用于集成电路芯片设计的验证，其中包括：

步骤S1，将电路设计加载入包括可编程逻辑阵列的第一硬件仿真器中进行仿真运行；

步骤S2，通过所述可编程逻辑阵列的扫描链通道以预定时间间隔周期性读取所述可编程逻辑阵列的所有第一内部状态数据并存储，以及实时读取所述第一硬件仿真器的外部端口状态数据并存储；

步骤S3，以每个所述第一内部状态数据和所述第一内部状态数据采集时间点对应的所述外部状态数据作为初始数据状态对所述第二硬件仿真器进行配置，所述第二硬件仿真器有多个且载入有所述电路设计；

步骤S4，运行所述第二硬件仿真器，并逐个时钟读取所述第二硬件仿真器的所有第二内部数据，直至时钟数达到所述预定时间间隔；

步骤S5，将读取的当前时钟的所述第二内部数据与前一时钟的所述第二内部数据进行对比，并通过累加器将对比结果中信号翻转的个数进行实时累加计数，以得到当前时钟下的总翻转次数；

步骤S6，于所述总翻转次数大于一预设阈值时生成一中断信号，并将所述总翻转次数以及所述总翻转次数对应的时钟信息进行输出和存储。

优选地，其中，所述步骤S6还包括：

根据所述中断信号生成相应的提示信息以向用户发出报警提示。

优选地，其中，所述第二硬件仿真器包括可编程逻辑阵列。

优选地，其中，所述步骤S3中，所述第二硬件仿真器的个数与所述第一内部状态数据的个数相同。

优选地，其中，所述第二硬件仿真器并行设置，采集的所述第一内部状态数据和对应时间点的外部端口状态数据实时对所述第二硬件仿真器进行配置。

一种动态功耗精确分析装置，应用于集成电路芯片设计的验证，其中包括第一硬件仿真器和第二硬件仿真器，所述第一硬件仿真器包括可编程逻辑阵列，所述分析装置还包括：

加载模块，用于将电路设计加载入所述第一硬件仿真器和所述第二硬件仿真器中；

第一读取模块，用于通过所述可编程逻辑阵列的扫描链通道以预定时间间隔周期性读取所述可编程逻辑阵列的所有第一内部状态数据；

第二读取模块，用于实时读取所述第一硬件仿真器的外部端口状态数据；

存储模块，连接所述第一读取模块和所述第二读取模块，用于存储所述第一内部状态数据和外部端口状态数据；

配置模块，连接所述存储模块，用于以每个所述第一内部状态数据和所述第一内部状态数据采集时间点对应的所述外部状态数据作为初始数据状态对所述第二硬件仿真器进行配置；

第三读取模块，于配置后的所述第二硬件仿真器运行时，逐个时钟读取所述硬件仿真器的所有第二内部数据，直至时钟数达到所述预定时间间隔；

对比模块，连接所述第三读取模块，用于将读取的当前时钟的所述第二内部数据与前一时钟的所述内部数据进行对比，生成相应的对比结果；

累加模块，连接所述对比模块，用于将对比结果中信号翻转的个数进行实时累加计数，以得到当前时钟下的总翻转次数；

记录模块，连接所述累计模块，用以于所述总翻转次数大于一预设阈值时生成一中断信号，并将所述总翻转次数以及所述总翻转次数对应的时钟信息进行输出和存储。

优选地，其中，还包括：

报警模块，连接所述记录模块，用于根据所述中断信号生成相应的提示信息以向用户发出报警提示。

优选地，其中，所述第二硬件仿真器包括可编程逻辑阵列。

优选地，其中，所述第二硬件仿真器的个数与所述第一内部状态数据的个数相同。

优选地，其中，所述第二硬件仿真器并行设置，所述配置模块还连接所述第一读取模块和所述第二读取模块，所述配置模块根据采集的所述第一内部状态数据和对应时间点的外部端口状态数据实时对所述第二硬件仿真器进行配置。

上述技术方案的有益效果在于：

通过对每个时钟信号进行动态探针记录，对信号翻转次数进行累加统计，获得每个时钟信号下的翻转信息，进而处理得到每个时钟信号下的动态功耗值，实现了对动态功耗值的精确获取与分析，并能准确记录峰值功耗。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本发明的较佳实施例中，一种动态功耗精确分析方法步骤流程示意图；

图2是本发明的较佳实施例中，一种动态功耗精确分析装置的结构示意图。

具体实施方式

下面结合附图对本申请实施例进行详细描述。

以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。

还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。

在采用FPGA原型验证(FPGA Prototyping Verification)来验证设计的正确性时，可以达到几十MHz甚至更高的运行速度，从而实现更快速的验证。但是，FPGA原型验证很难探测到待测设计的信号值，一般的方法只能靠把需要的信号通过布线引到端口上，再连接到逻辑分析仪来触发或显示，这种探测方法称为静态探针，静态探针只能看到非常有限的信号，每次要看新的信号，还需要重新进行FPGA布线，需要漫长的准备时间。并且，这个过程中，由于信号或者环境的变化，可能导致原来发生的错误或者事件，又难以复现了，所以FPGA的可调试性非常差。相比FPGA原型验证，硬件仿真器具有方便的信号可探测性，可以不需要重新运行或者重新配置，即可看到待测设计的所有内部和端口信号。专业术语称为信号全可视(Full Visibility)。为了实现硬件仿真器，采用通用FPGA组成阵列，通过克隆影子资源并存储和转存到外部存储器。或者用FPGA提供的扫描链读出写入能力，把信号读出存储到外部存储器。

在通用FPGA阵列的方案中，FPGA扫描链读出/写入资源：FPGA厂家都有提供内部资源的读出/写入通道，可以在普通的逻辑资源网络之外的额外通道对寄存器（DFF），逻辑资源(LUT),内置SRAM（BRAM）等逻辑进行直接的读出或者写入，(可以理解为一个上帝视角的信号通道)例如，XILINX称这个功能为Configuration Readback Capture。这个通道一般是用于FPGA的配置用的，但硬件仿真器也可以利用这个通道来实现读取到任意内部信号。这种方法称为动态探针探测方法，动态探针探测方法不消耗FPGA资源，但是，由于读取通道采用扫描链串行读取方式，速度极慢，如采用此通道读取，运行速度低至Hz级别。 所以，硬件仿真器通常只是用动态探针来取单次的信号值，当用来连续取信号的时候，运行速度会降低到极低水平。这与动态功耗分析的要求不符，单次信号值也无法准确定位每个时钟下的功耗值，无法为操作人员提供更为精准的分析数据，不利于研究人员针对性的修改设计方案。

本申请公开了一种动态功耗精确分析方法，应用于集成电路芯片设计的验证，其中包括：

步骤S1，将电路设计加载入包括可编程逻辑阵列的第一硬件仿真器中进行仿真运行；

在本发明的一个具体实施例中，第一硬件仿真器采用通用的FPGA阵列组成。在第一硬件仿真器中加载待测试的电路设计，并对电路设计进行仿真运行。

步骤S2，通过可编程逻辑阵列的扫描链通道以预定时间间隔周期性读取可编程逻辑阵列的所有第一内部状态数据并存储，以及实时读取第一硬件仿真器的外部端口状态数据并存储；

具体的，在本实施例中，通过可编程逻辑阵列配置用的扫描链通道来读取仿真运行过程中的任意内部信号，该过程不消耗可编程逻辑阵列的内部资源。本实施例中采用以预定时间间隔为周期，通过扫描链通道周期性的采集可编程逻辑阵列中的所有第一内部状态数据并存储在相应的外部存储介质中。预定时间间隔用户可以根据具体的软硬件情况具体的设置，例如，可以设定每次的时间间隔为1万个时钟信号，预定时间间隔的时钟信号也可以动态调整设置。

对电路设计进行FPGA仿真时，将代码加载到FPGA中，然后设置初始运行参数即可。读取硬件仿真器的所有外部端口的状态数据时，由于采用静态探针探测方法，外部端口已通过引线引出，因此可以直接实时读取，没有任何的延时。读取硬件仿真器的全部内部状态数据时，由于读取通道采用扫描链串行读取方式，速度极慢，每读取一次数字产品的全部内部状态数据需要耗费大量的时间，因此，不能实时读取数字产品的全部内部状态数据，每间隔一段时间读取一次即可。

步骤S3，以每个第一内部状态数据和第一内部状态数据采集时间点对应的外部状态数据作为初始数据状态对第二硬件仿真器进行配置，第二硬件仿真器有多个且载入有电路设计；

具体的，在本实施例中，对电路设计进行FPGA仿真时，实时读取数字产品的所有外部端口的状态数据，同时每间隔一段时间读取一次数字产品的全部内部状态数据。将电路设计的外部端口数据和内部状态数据以时钟周期序号作为时间戳处理为有序的结构化数据并保存在存储设备中。由于保存的数据中包括以时钟周期序号作为时间戳，因此可以通过时间戳来查找并确定第一内部状态数据采集的时间点对应的外部状态数据。将实时采集到的第一内部状态数据和采集时间点对应的外部数据作为初始状态数据，配置第二硬件仿真器。

在本发明的较佳实施例中，第二硬件仿真器与第一硬件仿真器相同配置，均包括可编程逻辑阵列，且第二硬件仿真器中也提前加载有待测试的电路设计，把采集到的第一内部状态数据写入第二硬件仿真器的内部状态数据存储器，并把第一内部状态数据采集时间点记录的外部端口状态数据写入第二硬件仿真器的外部端口状态数据寄存器，数字产品的内部状态数据存储器包括内置寄存器（DFF）、逻辑资源(LUT) 、内置SRAM（BRAM）等。

步骤S4，运行第二硬件仿真器，并逐个时钟读取第二硬件仿真器的所有第二内部数据，直至时钟数达到预定时间间隔；

随后，启动第二硬件仿真器，使得第二硬件仿真器中加载的电路设计以初始数据状态开始运行，并逐个时钟信号来读取第二硬件仿真器中的所有第二内部数据并存储。同样，第二内部数据在采集和保存的数据中也包括以时钟信号的序号作为标识的时间戳，方便用户去准确定位每个时钟信号。第二硬件仿真器采用逐时钟运行，采集第二内部数据的通道同样可以采用FPGA扫描链，由于第二硬件仿真器可以设置多个，且可以并行运行，因此实现了第二内部数据的动态多核并行采集，极大的提升了每个时钟信号下的第二内部数据的采集效率。由于第一内部状态数据的采集时间间隔为预定时间间隔，因此，以初始数据状态进行仿真运行的第二硬件仿真器只需要运行预定时间间隔后便可以停止运行。

步骤S5，将读取的当前时钟的第二内部数据与前一时钟的第二内部数据进行对比，并通过累加器将对比结果中信号翻转的个数进行实时累加计数，以得到当前时钟下的总翻转次数；

通过对每个时钟信号的动态探针记录，按照每个信号逐个做统计，可以获得该时钟信号下的翻转信息。对于每个时钟信号，统计发生翻转的信号占总信号数量比，即可获得当前时钟信号下的动态功耗。

具体的，在本实施例中，读取当前时钟信号下的第二内部数据并存储，随后读取下一时钟信号下的第二内部数据，并与在先存储的上一时钟信号下的第二内部数据进行逐个对比，对比中发现产生翻转的信号，控制累加器进行加一操作来计数，最终统计得到当前时钟下的总翻转次数。由于单个信号翻转的翻转功耗已知，总翻转次数乘以翻转功耗便可以得到当前时钟信号下的动态功耗。

步骤S6，于总翻转次数大于一预设阈值时生成一中断信号，并将总翻转次数以及总翻转次数对应的时钟信息进行输出和存储。

由于总翻转次数与动态功耗成正比，因此当总翻转次数大于一预设阈值时，可以判定该时钟信号下的动态功耗超过了预设的功耗峰值，为了用户的分析需要，可以将超过预设阈值的动态功耗值，以及对应的时钟信号的时间戳进行关联保存，以方便后续用户进行追溯分析。同时还可以产生相应的中断信号进行输出。

在本发明的较佳实施例中，步骤S6还包括：根据中断信号生成相应的提示信息以向用户发出报警提示。

具体的，本实施例中，可以外接一报警装置用于将中断信号提示给用户。

在本发明的较佳实施例中，步骤S3中，第二硬件仿真器的个数与第一内部状态数据的个数相同。

具体的，在本实施例中，第二硬件仿真器有多个且并行运行，通过控制预定时间间隔可以调整采集的第一内部状态数据的个数，第二硬件仿真器可以设置为与要采集的第一内部状态数据的个数相同，每个第一内部状态数据采集完成后，连同对应时刻的外部状态数据输入相应的第二硬件仿真器中进行仿真运行，可以最大化的并行运算。在本发明的另一个具体实施例中，第二硬件仿真器的个数也可以少于第一内部状态数据的个数，多个第一内部状态数据可以依次复用同一个第二硬件仿真器进行仿真模拟运行。

在本发明的较佳实施例中，第二硬件仿真器并行设置，采集的第一内部状态数据和对应时间点的外部端口状态数据实时对第二硬件仿真器进行配置。

一种动态功耗精确分析装置，应用于集成电路芯片设计的验证，其中包括第一硬件仿真器和第二硬件仿真器，第一硬件仿真器包括可编程逻辑阵列，分析装置还包括：

加载模块1，用于将电路设计加载入第一硬件仿真器和第二硬件仿真器中；

第一读取模块2，用于通过可编程逻辑阵列的扫描链通道以预定时间间隔周期性读取可编程逻辑阵列的所有第一内部状态数据；

第二读取模块3，用于实时读取第一硬件仿真器的外部端口状态数据；

存储模块4，连接第一读取模块2和第二读取模块3，用于存储第一内部状态数据和外部端口状态数据；

配置模块5，连接存储模块4，用于以每个第一内部状态数据和第一内部状态数据采集时间点对应的外部状态数据作为初始数据状态对第二硬件仿真器进行配置；

第三读取模块6，于配置后的第二硬件仿真器运行时，逐个时钟读取硬件仿真器的所有第二内部数据，直至时钟数达到预定时间间隔；

对比模块7，连接第三读取模块6，用于将读取的当前时钟的第二内部数据与前一时钟的内部数据进行对比，生成相应的对比结果；

累加模块8，连接对比模块7，用于将对比结果中信号翻转的个数进行实时累加计数，以得到当前时钟下的总翻转次数；

记录模块9，连接累计模块，用以于总翻转次数大于一预设阈值时生成一中断信号，并将总翻转次数以及总翻转次数对应的时钟信息进行输出和存储。

在本发明的较佳实施例中，还包括：

报警模块10，连接记录模块9，用于根据中断信号生成相应的提示信息以向用户发出报警提示。

在本发明的较佳实施例中，第二硬件仿真器包括可编程逻辑阵列。

在本发明的较佳实施例中，第二硬件仿真器的个数与第一内部状态数据的个数相同。

在本发明的较佳实施例中，第二硬件仿真器并行设置，配置模块5还连接第一读取模块2和第二读取模块3，配置模块5根据采集的第一内部状态数据和对应时间点的外部端口状态数据实时对第二硬件仿真器进行配置。

上述技术方案的有益效果在于：

通过对每个时钟信号进行动态探针记录，对信号翻转次数进行累加统计，获得每个时钟信号下的翻转信息，进而处理得到每个时钟信号下的动态功耗值，实现了对动态功耗值的精确获取与分析，并能准确记录峰值功耗。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种动态功耗精确分析方法，应用于集成电路芯片设计的验证，其特征在于，包括：

步骤S1，将电路设计加载入包括可编程逻辑阵列的第一硬件仿真器中进行仿真运行；

步骤S2，通过所述可编程逻辑阵列的扫描链通道以预定时间间隔周期性读取所述可编程逻辑阵列的所有第一内部状态数据并存储，以及实时读取所述第一硬件仿真器的外部端口状态数据并存储；

步骤S3，以每个所述第一内部状态数据和所述第一内部状态数据采集时间点对应的外部端口状态数据作为初始数据状态对第二硬件仿真器进行配置，所述第二硬件仿真器有多个且载入有所述电路设计；

步骤S4，运行所述第二硬件仿真器，并逐个时钟读取所述第二硬件仿真器的所有第二内部数据，直至时钟数达到所述预定时间间隔；

步骤S5，将读取的当前时钟的所述第二内部数据与前一时钟的所述第二内部数据进行对比，并通过累加器将对比结果中信号翻转的个数进行实时累加计数，以得到当前时钟下的总翻转次数；

步骤S6，于所述总翻转次数大于一预设阈值时生成一中断信号，并将所述总翻转次数以及所述总翻转次数对应的时钟信息进行输出和存储。

2.根据权利要求1所述的动态功耗精确分析方法，其特征在于，所述步骤S6还包括： 根据所述中断信号生成相应的提示信息以向用户发出报警提示。

3.根据权利要求1所述的动态功耗精确分析方法，其特征在于，所述第二硬件仿真器包括可编程逻辑阵列。

4.根据权利要求 1 所述的动态功耗精确分析方法，其特征在于，所述步骤S3 中，所述第二硬件仿真器的个数与所述第一内部状态数据的个数相同。

5.根据权利要求 4 所述的动态功耗精确分析方法，其特征在于，所述第二硬件仿真器并行设置，采集的所述第一内部状态数据和对应时间点的外部端口状态数据实时对所述第二硬件仿真器进行配置。

6.一种动态功耗精确分析装置，应用于集成电路芯片设计的验证，其特征在于，包括第一硬件仿真器和第二硬件仿真器，所述第一硬件仿真器包括可编程逻辑阵列，所述分析装置还包括：

加载模块，用于将电路设计加载入所述第一硬件仿真器和所述第二硬件仿真器中；

第一读取模块，用于通过所述可编程逻辑阵列的扫描链通道以预定时间间隔周期性读取所述可编程逻辑阵列的所有第一内部状态数据；

第二读取模块，用于实时读取所述第一硬件仿真器的外部端口状态数据；

存储模块，连接所述第一读取模块和所述第二读取模块，用于存储所述第一内部状态数据和外部端口状态数据；

配置模块，连接所述存储模块，用于以每个所述第一内部状态数据和所述第一内部状态数据采集时间点对应的外部端口状态数据作为初始数据状态对所述第二硬件仿真器进行配置；

第三读取模块，于配置后的所述第二硬件仿真器运行时，逐个时钟读取所述硬件仿真器的所有第二内部数据，直至时钟数达到所述预定时间间隔；

对比模块，连接所述第三读取模块，用于将读取的当前时钟的所述第二内部数据与前一时钟的所述内部数据进行对比，生成相应的对比结果；

累加模块，连接所述对比模块，用于将对比结果中信号翻转的个数进行实时累加计数，以得到当前时钟下的总翻转次数；

记录模块，连接所述累加模块，用以于所述总翻转次数大于一预设阈值时生成一中断信号，并将所述总翻转次数以及所述总翻转次数对应的时钟信息进行输出和存储。

7.根据权利要求6所述的动态功耗精确分析装置，其特征在于，还包括：

报警模块，连接所述记录模块，用于根据所述中断信号生成相应的提示信息以向用户发出报警提示。

8.根据权利要求6所述的动态功耗精确分析装置，其特征在于，所述第二硬件仿真器包括可编程逻辑阵列。

9.根据权利要求6所述的动态功耗精确分析装置，其特征在于，所述第二硬件仿真器的个数与所述第一内部状态数据的个数相同。

10.根据权利要求9所述的动态功耗精确分析装置，其特征在于，所述第二硬件仿真器并行设置，所述配置模块还连接所述第一读取模块和所述第二读取模块，所述配置模块根据采集的所述第一内部状态数据和对应时间点的外部端口状态数据实时对所述第二硬件仿真器进行配置。

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