KR102065813B1 - 아날로그 블록 및 아날로그 블록을 테스트하는 테스트 블록 - Google Patents

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Abstract

일반적으로 시스템 온 칩(200)과 관련된 장치가 개시된다. 이 장치에서, 시스템 온 칩(200)은 적어도 하나의 아날로그 블록(201), 입력/출력 인터페이스(221), 데이터 테스트 블록(209) 및 처리 유닛(230)을 구비한다. 처리 유닛(230)은 입력/출력 인터페이스(221)에 결합되어 상기 적어도 하나의 아날로그 블록(201)에 대한 접근을 제어한다. 데이터 테스트 블록(209)은 상기 입력/출력 인터페이스(221)를 통해 상기 적어도 하나의 아날로그 블록(201)에 결합된다. 처리 유닛(230)은 데이터 테스트 블록(209)에 결합되고 적어도 하나의 테스트 패턴을 가진 테스트 코드를 실행하도록 구성된다. 상기 처리 유닛(230)에 의해 실행되는 테스트 코드의 제어를 받는 상기 데이터 테스트 블록(209)은 상기 테스트 패턴으로 상기 적어도 하나의 아날로그 블록(201)을 테스트하도록 구성된다.

Description

아날로그 블록 및 아날로그 블록을 테스트하는 테스트 블록{AN ANALOG BLOCK AND TEST BLOCKS FOR TESTING THEREOF}
본 발명은 집적회로 장치(IC)에 관한 것이다. 특히 IC의 아날로그 블록 및 이 아날로그 블록을 테스트하는 테스트 블록에 관한 것이다.
프로그래머블 논리 소자("PLD")와 같은 프로그램가능 소자는 많은 컴포넌트를 가질 수 있다. 과거에, 일반적으로 PLD의 중요한 컴포넌트들은 패브릭(fabric)의 구성 비트스트림을 통해 제공되는 내장형 자기 테스트(built-in self-test, "BIST") 시스템의 프로그래머블 리소스(예를 들면, "패브릭")를 프로그램함으로써 테스트될 수 있었다.
그러나, PLD는 시스템 온 칩("SoC")으로 진보되었고, 테스트되는 모든 중요한 컴포넌트들이 상기 BIST 시스템 실증 테스팅을 위한 패브릭을 통해 접근될 수 없다. 이에 따라, 하나 이상의 아날로그 블록이 상기 패브릭으로부터 분리될 수 있고, 그래서 패브릭을 통해 테스트하는 상기 BIST 시스템에 대하여 접근하지 못할 수 있다.
그러므로, 아날로그 블록을 테스트할 수 있는 SoC를 제공하는 것이 유용할 것이다.
장치는 일반적으로 시스템 온 칩과 관련된다. 그러한 장치에서, 시스템 온 칩은 적어도 하나의 아날로그 블록, 입력/출력 인터페이스, 데이터 테스트 블록 및 처리 유닛을 구비한다. 처리 유닛은 입력/출력 인터페이스에 결합되어 상기 적어도 하나의 아날로그 블록에 대한 접근을 제어한다. 데이터 테스트 블록은 상기 입력/출력 인터페이스를 통해 상기 적어도 하나의 아날로그 블록에 결합된다. 처리 유닛은 데이터 테스트 블록에 결합되고 적어도 하나의 테스트 패턴을 가진 테스트 코드를 실행하도록 구성된다. 상기 처리 유닛에 의해 실행되는 테스트 코드의 제어를 받는 상기 데이터 테스트 블록은 상기 테스트 패턴으로 상기 적어도 하나의 아날로그 블록을 테스트하도록 구성된다.
방법은 일반적으로 아날로그 블록을 테스트하는 것과 관련된다. 그러한 방법에서, 아날로그 블록은 데이터 시퀀스를 되돌림(loop back)하는 단계를 포함한다. 구성 정보가 링크 테스트 블록의 구성 제어기에 제공된다. 아날로그 블록은 상기 구성 정보에 응답하여 상기 구성 제어기의 제어하에 구성된다. 데이터 시퀀스는 상기 아날로그 블록으로부터 링크 테스트 블록의 비트 에러율 테스터에 의해 수신된다. 상기 비트 에러율 테스터는 테스트 패턴 정보로 구성된다. 데이터 시퀀스는 상기 테스트 패턴 정보와 관련된 테스트 패턴에 응답한다. 비트 에러율은 상기 데이터 시퀀스에 대한 상기 비트 에러율 테스터에 의해 결정된다. 상기 비트 에러율이 출력된다.
방법은 일반적으로 데이터 아이(data eye)를 발생하는 것과 관련된다. 구성 정보가 링크 테스트 블록의 구성 제어기에 제공된다. 상기 구성 제어기의 제어를 받는 아날로그 블록은 상기 구성 정보에 응답하여 구성된다. 응용 데이터는 제1 입력/출력 버스를 통해 상기 아날로그 블록으로부터 링크 테스트 블록의 아이 스캔(eye scan) 제어기에 의해 수신된다. 데이터 아이는 상기 응용 데이터에 응답하여 상기 아이 스캔 제어기에 의해 발생된다. 데이터 아이는 상기 구성 정보에 응답하여 상기 아날로그 블록을 설정하기 위한 것이다. 데이터 아이가 출력된다.
첨부 도면은 예시적인 장치 및/또는 방법을 도시한다. 그러나, 첨부 도면은 특허 청구범위를 제한하는 것이 아니고 오로지 설명 및 이해만을 위한 것임을 이해하여야 한다.
도 1은 예시적인 원주형 필드 프로그래머블 게이트 어레이("FPGA") 아키텍처를 보인 단순화한 블록도이다.
도 2는 예시적인 시스템 온 칩("SoC")을 보인 블록도이다.
도 3은 예시적인 아날로그 블록 테스트 흐름을 보인 흐름도이다.
도 4는 도 3의 테스트 흐름에 대한 예시적인 되돌림 테스트 흐름을 보인 흐름도이다.
도 5는 예시적인 데이터 아이 발생 흐름을 보인 흐름도이다.
이하의 설명에서, 여기에서 설명하는 특정 실시예의 보다 완전한 설명을 제공하기 위해 여러 가지 구체적인 세부가 개시된다. 그러나, 이 기술에 숙련된 사람이라면 하나 이상의 다른 실시예 및/또는 이 실시예의 변형예가 이하에서 제공하는 구체적인 세부를 모두 갖추지 않더라도 실시될 수 있다는 것을 이해할 것이다. 다른 예로서, 잘 알려져 있는 특징들은 여기에서의 실시예의 설명을 불명료하게 하는 것을 방지하기 위해 구체적으로 설명하지 않는다. 설명의 용이성을 위해, 서로 다른 도면의 동일한 아이템을 지칭하기 위해 동일한 참조 번호 표시를 사용하지만, 대안적인 실시예에서는 아이템들이 다를 수 있다.
수 개의 도면에 예시적으로 도시된 실시예를 설명하기 전에, 이해를 돕기 위해 개괄적인 소개가 제공된다. 프로그래머블 논리 소자("PLD")와 같은 프로그램가능 소자는 많은 컴포넌트를 가질 수 있다. 과거에, PLD의 일반적으로 중요한 컴포넌트들은 패브릭의 구성 비트스트림을 통해 제공되는 내장형 자기 테스트("BIST") 시스템의 프로그래머블 리소스(예를 들면, "패브릭")를 프로그램함으로써 테스트될 수 있었다. 그러나, PLD는 시스템 온 칩("SoC")으로 진보되었고, 테스트되는 모든 컴포넌트들이 패브릭으로 실증되는 상기 BIST 시스템의 패브릭에 결합될 수 없다. 이에 따라, 아날로그 블록이 상기 패브릭으로부터 분리될 수 있다.
뒤에서 더 자세히 설명하는 것처럼, 매립형(embedded) 테스트 블록은 SoC의 하나 이상의 아날로그 블록을 테스트하는 것으로 설명된다. 특히, 아날로그 기반 SERDES의 테스트를 설명한다. 비록 하기의 설명이 SoC에 관한 것이기는 하지만, 그러한 SoC는 다이를 적층하기 위한 인터포저가 있거나 인터포저를 갖지 않은 적층형 다이 패키지에서와 같이, 모노리틱 다이 또는 멀티다이 패키지에서의 많은 SoC 중의 하나일 수 있다.
전술한 일반적인 이해를 염두에 두고 SoC의 각종 실시형태에 대하여 이하에서 개괄적으로 설명한다.
전술한 하나 이상의 실시예는 특정 유형의 IC를 이용하여 여기에서 설명되기 때문에, 그러한 IC의 상세한 설명이 뒤에서 제공된다. 그러나, 다른 유형의 IC가 여기에서 설명하는 하나 이상의 기술에 따라 이용할 수 있다는 것을 이해하여야 한다. 예를 들면, 매립형 블록들을 가진 다른 IC는 뒤에서 설명하는 것과 유사한 기술 및 회로를 이용하여 테스트될 수 있다.
프로그래머블 논리 소자("PLD")는 특정의 논리 기능을 수행하도록 프로그램가능한 공지된 유형의 집적회로이다. PLD의 일 유형인 필드 프로그래머블 게이트 어레이("FPGA")는 전형적으로 프로그래머블 타일의 어레이를 포함한다. 이러한 프로그래머블 타일은 예를 들면 입력/출력 블록("IOB"), 구성가능 논리 블록("CLB"), 전용 랜덤 액세스 메모리 블록("BRAM"), 멀티플라이어, 디지털 신호 처리 블록("DSP"), 프로세서, 클럭 관리자, 지연 고정 루프("DLL") 등을 포함할 수 있다. 여기에서 사용하는 용어 "포함하는"은 제한 없이 포함하는 것을 의미한다.
각각의 프로그래머블 타일은 전형적으로 프로그래머블 상호접속 및 프로그래머블 로직을 둘 다 포함한다. 프로그래머블 상호접속은 전형적으로 프로그래머블 상호접속 포인트("PIP")에 의해 상호접속된 상이한 길이를 가진 다수의 상호접속 선들을 포함한다. 프로그래머블 로직은 예를 들면 함수 생성기, 레지스터, 산술 로직 등을 포함하는 프로그래머블 요소를 이용하여 사용자 설계의 로직을 구현한다.
프로그래머블 상호접속 및 프로그래머블 로직은 전형적으로 프로그래머블 요소들을 구성하는 법을 규정하는 구성 데이터 스트림을 내부 구성 메모리 셀에 로딩함으로써 프로그램된다. 상기 구성 데이터는 메모리로부터(예를 들면, 외부 PROM으로부터) 판독할 수 있고, 또는 외부 장치에 의해 FPGA에 기입될 수 있다. 그 다음에 개별 메모리 셀의 집합적 상태에 의해 FPGA의 기능을 결정한다.
다른 유형의 PLD는 복합 프로그래머블 논리 소자, 즉 CPLD이다. CPLD는 2개 이상의 "기능 블록"을 포함하고, 상기 기능 블록들은 함께 접속됨과 아울러 상호접속 스위치 매트릭스에 의해 입력/출력("I/O") 리소스에 접속된다. CPLD의 각각의 기능 블록은 프로그래머블 로직 어레이("PLA") 및 프로그래머블 어레이 로직("PAL") 소자에서 사용하는 것과 유사한 2-레벨 AND/OR 구조를 포함한다. CPLD에 있어서, 구성 데이터는 전형적으로 비휘발성 메모리에 온칩(on-chip)으로 저장된다. 일부 CPLD에 있어서, 구성 데이터는 비휘발성 메모리에 온칩으로 저장되고, 그 다음에 초기 구성(프로그래밍) 시퀀스의 일환으로서 휘발성 메모리에 다운로드된다.
이러한 모든 프로그래머블 논리 소자("PLD")에 있어서, 소자의 기능은 그 목적으로 소자에 제공된 데이터 비트에 의해 제어된다. 데이터 비트는 휘발성 메모리(예를 들면, FPGA 및 일부 CPLD에서와 같은 정적 메모리 셀)에, 비휘발성 메모리(예를 들면, 일부 CPLD에서와 같은 플래시 메모리)에, 또는 임의의 다른 유형의 메모리 셀에 저장될 수 있다.
다른 PLD는 소자의 각종 요소들을 프로그램적으로 상호접속하는 금속 층 등의 처리 층을 적용함으로써 프로그램된다. 이러한 PLD는 마스크 프로그래머블 소자라고 알려져 있다. PLD는 또한 예를 들면 퓨즈 또는 안티퓨즈 기술을 이용하여 다른 방식으로 구현될 수 있다. 용어 "PLD" 및 "프로그래머블 논리 소자"는 비제한적인 예로서 상기 예시한 소자들을 포함할 뿐만 아니라 단지 부분적으로 프로그램가능한 소자들도 포함한다. 예를 들면, 일 유형의 PLD는 하드 코드 트랜지스터 로직 및 이 하드 코드 트랜지스터 로직을 프로그램적으로 상호접속하는 프로그래머블 스위치 패브릭의 조합을 포함한다.
전술한 바와 같이, 진보형 FPGA는 어레이 내에 몇 가지 다른 유형의 프로그래머블 논리 블록을 포함할 수 있다. 예를 들면, 도 1은 멀티 기가비트 송수신기("MGT")(101), 구성가능 논리 블록("CLB")(102), 랜덤 액세스 메모리 블록("BRAM")(103), 입력/출력 블록("IOB")(104), 구성 및 클럭킹 로직("CONFIG/CLOCKS")(105), 디지털 신호 처리 블록("DSP")(106), 특수 입력/출력 블록("I/O")(107)(예를 들면, 구성 포트 및 클럭 포트), 및 디지털 클럭 관리자, 아날로그-디지털 변환기, 시스템 감시 로직 등과 같은 기타의 프로그래머블 로직(108)을 포함한 다수의 상이한 프로그래머블 타일을 구비한 FPGA 아키텍처(100)를 도시하고 있다. 일부 FPGA는 전용 프로세서 블록("PROC")(110)을 또한 포함한다.
일부 FPGA에 있어서, 각각의 프로그래머블 타일은 각 인접 타일의 대응하는 상호접속 요소에 대한 표준화 접속을 가진 프로그래머블 상호접속 요소("INT")(111)를 구비한다. 그러므로, 함께 취해진 프로그래머블 상호접속 요소들은 예시된 FPGA에 대하여 프로그램가능한 상호접속 구조를 구현한다. 프로그래머블 상호접속 요소(111)는 도 1의 상부에 포함된 예로 나타낸 바와 같이 동일 타일 내의 프로그래머블 논리 요소에 대한 접속들을 또한 구비한다.
예를 들면, CLB(102)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성가능 논리 요소("CLE")(112) 및 단일 프로그래머블 상호접속 요소("INT")(111)를 구비할 수 있다. BRAM(103)은 하나 이상의 프로그래머블 상호접속 요소 외에 BRAM 논리 요소("BRL")(113)를 구비할 수 있다. 전형적으로, 타일에 내포되는 상호접속 요소의 수는 타일의 높이에 의존한다. 도시된 실시형태에 있어서, BRAM 타일은 5개의 CLB와 같은 높이를 갖지만, 다른 갯수(예를 들면, 4개)가 또한 사용될 수 있다. DSP 타일(106)은 적당한 수의 프로그래머블 상호접속 요소 외에도 DSP 논리 요소("DSPL")(114)를 포함할 수 있다. IOB(104)는 예를 들면 1 인스턴스의 프로그래머블 상호접속 요소(111) 외에도 2 인스턴스의 입력/출력 논리 요소("IOL")(115)를 포함할 수 있다. 이 기술에 숙련된 사람에게는 명백한 바와 같이, 예컨대 I/O 논리 요소(115)에 접속되는 실제 I/O 패드는 전형적으로 입력/출력 논리 요소(115)의 영역으로 한정되지 않는다.
도시된 실시형태에 있어서, (도 1에 도시된) 다이의 중앙 부근의 수평 영역은 구성, 클럭 및 기타의 제어 로직을 위해 사용된다. 이 수평 영역 또는 컬럼으로부터 연장하는 수직 컬럼(109)은 FPGA의 폭을 가로질러서 클럭 및 구성 신호를 배분하기 위해 사용된다.
도 1에 도시한 아키텍처를 이용하는 일부 FPGA는 FPGA의 대부분을 형성하는 규칙적인 원주형 구조를 분열시키는 추가의 논리 블록을 포함한다. 상기 추가의 논리 블록은 프로그래머블 블록 및/또는 전용 로직일 수 있다. 예를 들면, 프로세서 블록(110)은 CLB 및 BRAM의 수 개의 컬럼에 걸쳐진다.
도 1은 단지 예시적인 FPGA 아키텍처만을 보이고자 한 것임에 주목한다. 예를 들면, 행(row) 내의 논리 블록의 수, 행들의 상대적인 폭, 행들의 수 및 순서, 각 행에 포함된 논리 블록들의 유형, 논리 블록들의 상대적 크기, 및 도 1의 상부에 표시된 상호접속/로직 구현예들은 순전히 예시적인 것이다. 예를 들면, 실제 FPGA에 있어서, CLB가 나타나는 곳은 어디든지 사용자 로직의 효율적인 구현을 촉진하기 위하여 전형적으로 2개 이상의 인접하는 CLB 행이 포함되지만, 인접하는 CLB 행의 수는 FPGA의 전체 크기에 따라 변한다.
도 2는 예시적인 시스템 온 칩("SoC")(200)을 보인 블록도이다. 도 1의 FPGA(100)는 이러한 SoC(200)일 수 있고, SoC(200)는 비제한적인 예로서 적층형 실리콘 상호접속 기술(stacked silicon interconnect technology, "SSIT")을 포함한, 전술한 바와 같은 모노리틱 다이 또는 멀티다이 스택 또는 패키지일 수 있다.
SoC(200)는 하나 이상의 직렬 변환기/직병렬 변환기 블록(serializer-deserializer block, "SERDES")(201), 입력/출력 인터페이스(221), 데이터 테스트 블록(209), 처리 유닛(230), 링크 테스트 블록(203), 및 하나 이상의 미디어 접근 제어기("MAC")(202)를 포함한다. 이에 따라, SoC(200)는 전용 또는 매립형 하드웨어 블록을 이용하여 완전하게 형성될 수 있다. 따라서, SERDES(201)는 프로그래머블 패브릭 리소스에 직접 결합되지 않을 수 있고, 따라서, 뒤에서 더 자세히 설명하는 것처럼, 전용 블록(203, 209)을 SERDES(201) 테스트용으로 사용할 수 있다.
이 예에서, 입력/출력 인터페이스(221)는 쌍방향 멀티플렉서로서 예시적으로 도시되어 있지만, 입력/출력 인터페이스의 다른 구성에서는 다른 회로, 즉 쌍방향 멀티플렉서 외의 회로를 사용할 수 있다. 멀티플렉서(221)는 제어 선택 신호(222)를 통한 프로세서(231)의 제어하에 데이터 테스트 블록 인터페이스(229)를 통해 데이터 테스트 블록(209)용의 임의의 하나의 SERDES(201)를 선택하기 위해 사용될 수 있다.
게다가, 이 예에서, SERDES(201)는 8b/10b 인코딩을 수행하도록 구성되는 것으로 가정한다. 다시 말해서, 만일 8, 16, 24 등의 데이터 또는 다른 정보 비트가 SERDES(201)에 입력되면, SERDES(201)는 상기 데이터 또는 다른 정보 비트뿐만 아니라 코딩 비트를 포함하는 대응하는 10, 20, 30 등의 비트를 출력할 수 있다. 그러나, SERDES의 다른 구성에서는 8b/10b 코딩이 아닌 다른 코딩을 사용할 수 있다.
처리 유닛(230)은 입력/출력 인터페이스(221)에 결합되어 SERDES(201)로/로부터의 접근을 제어하기 위한 제어 선택 버스/신호(222)를 상기 입력/출력 인터페이스(221)에 제공할 수 있다. 데이터 테스트 블록(209)은 입력/출력 인터페이스(221)를 통해 SERDES(201)에 결합할 수 있다. 처리 유닛(230)은 쌍방향 버스/시그널링(223)을 통해 데이터 테스트 블록(209)에 결합할 수 있다. 데이터 테스트 블록(209)이 SERDES(201)를 제어할 수 있도록, 입력/출력 인터페이스(221)를 통해 SERDES(201)에 대한 접근을 제어하기 위해 사용되는 테스트 코드 또는 다른 소프트웨어를 입력 제어 레지스터(234)의 레지스터에 기입할 수 있다.
처리 유닛(230)은 프로세서(231), 읽기 전용 메모리("ROM")(232), 랜덤 액세스 메모리("RAM")(233), 제어 레지스터(234), 마이크로컨트롤러 인터페이스/버스-주변 버스 브리지("브리지")(235) 및 마이크로컨트롤러 인터페이스/버스 스위치("스위치")(236)를 포함할 수 있다. 프로세서(231)는 하나 이상의 코어를 포함할 수 있고, 중앙 처리 유닛일 수 있다. 비록 처리 유닛(230)이 ARM 처리 유닛인 것으로 설명하지만, 여기에서의 설명에 따라 임의의 처리 유닛을 사용할 수 있다는 것을 이해하여야 한다. 이에 따라, 브리지(235)는 AXI-APB 브리지이고 스위치(236)는 AXI 스위치라고 가정한다. 그러나, AXI 및/또는 APB는 ARM 특유형이고, 다른 유형의 처리 유닛 기반구조를 사용할 수 있다.
프로세서(231)는 ROM(232)에 결합되어, SoC(200)를 부팅하기 위해 ROM(232)에 저장되어 있는 부트 코드를 실행할 수 있다. 프로세서(231)는 또한 RAM(233)에 결합되어 테스트 코드(237)를 실행할 수 있다. 테스트 코드(237)는 RAM(233)에 로드되어, 뒤에서 더 자세히 설명하는 것처럼 SERDES(201)를 테스트하기 위해 프로세서(231)의 제어하에 실행된다. 프로세서(231)는 스위치(236)의 AXI 슬레이브(239)와 통신하도록 결합된 AXI 마스터(238)를 포함할 수 있다. 스위치(236)는 브리지(235)의 AXI 슬레이브(241)와 통신하도록 결합된 AXI 마스터(240)를 포함할 수 있다. 브리지(235)는 APB 마스터(242, 243, 244)를 포함할 수 있다. APB 마스터(242)는 제어 레지스터(234)의 APB 슬레이브(245)와 통신하도록 결합될 수 있다. 이에 따라, 프로세서(231)의 제어하에, 테스트 코드(237)는 제어 레지스터(234)에 기입되어 제어 레지스터(234)가 제어 시그널링을 제어 버스/신호(222)를 통해 입력/출력 인터페이스(221)에 제공하게 할 수 있다. APB 마스터(243)는 미디어 버스/신호(225)를 통해 MAC(202)와 통신하도록 결합할 수 있다. APB 마스터(244)는 데이터 테스트 블록(209)의, 이 예에서 APB 슬레이브 블록일 수 있는, 주변 버스 블록(212)과 통신하도록 결합할 수 있다. 주변 버스 블록(212)은 입력 제어 레지스터(213) 및 출력 포착 레지스터(214)를 포함할 수 있다. 입력 제어 레지스터(213) 및 출력 포착 레지스터(214)는 뒤에서 더 자세히 설명하는 것처럼 테스트 코드(237)의 제어하에 처리 유닛(230)을 통해 접근 가능하다.
프로세서(231)는 테스트 코드(237)를 제어 가능하게 실행하고, 상기 테스트 코드(237)는 SERDES(201)를 테스트하기 위한 적어도 하나의 테스트 패턴을 포함한다. 입력 제어 레지스터(213)는 상기 적어도 하나의 테스트 패턴이 SERDES(201)에 제공될 수 있도록 상기 테스트 코드(237)의 제어하에 기입될 수 있다. 테스트 코드(237) 또는 다른 소프트웨어가 제품 테스트 패턴을 구현하게 함으로써, 상기 소프트웨어 구현가능 제품 테스트 패턴이 종래의 하드코드 테스트 패턴보다 더 쉽게 업그레이드될 수 있다.
데이터 테스트 블록(209)은 테스트 패턴 발생기(210)와 테스트 패턴 체커(211)를 또한 포함할 수 있다. 입력 제어 레지스터(213)에의 기입에 응답하여, 상기 입력 제어 레지스터(213)에 결합된 상기 테스트 패턴 발생기(210)는 데이터를 입력/출력 인터페이스(221)를 통해 SERDES(201)에 제공하기 위한 적어도 하나의 상기 테스트 패턴을 발생할 수 있다. 이 예에서, 테스트 패턴 발생기(210)는 선형 피드백 시프트 레지스터("LFSR") 및 의사 랜덤 비트 시퀀스("PRBS") 발생기이고, 테스트 패턴 체커(211)는 LFSR 및 PRBS 체커이다. 예를 들면, 테스트 코드(237)는 각종의 PRBS 패턴뿐만 아니라 LFSR 시드로부터 선택할 수 있고, 테스트 데이터를 발생 및 체크하는 LFSR/PRBS 발생기(210) 및 체커(211)를 구성한다. 입력 제어 레지스터(213)는 테스트 코드(237)로 특정되는 테스트 패턴에 응답하여 테스트 패턴 발생기(210)에 의한 테스트 패턴 발생을 제어하기 위해 사용될 수 있다. 그러나, 다른 유형의 테스트 패턴 발생기 및 체커를 사용할 수도 있다.
테스트 패턴은 테스트 패턴 체커로의 되돌림을 위해 SERDES(201)에게 테스트 패턴 발생기(210)의 제어하에 제공될 수 있다. 이러한 되돌림은 내부 전용 되돌림, 즉 전적으로 SoC(200) 내에서 이루어지는 되돌림이거나, 또는 되돌림을 위한 외부 장치를 포함할 수 있다. SERDES(201)는 테스트 패턴 체커(211)에 의한 수신을 위해 상기 테스트 패턴 데이터를 되돌림할 수 있다. 테스트 패턴 체커(211)에 결합된 출력 포착 레지스터(214)는 테스트 패턴 체커(211)로부터 출력된 데이터 또는 다른 정보를 포착할 수 있다. 이러한 포착 데이터는 예를 들면 후속 분석을 위해 처리 유닛(230)에 역으로 제공될 수 있다. 예를 들면, 출력 포착 레지스터(214)는 테스트 코드(237)에 의해 특정된 테스트 패턴에 응답하여 테스트 패턴 체커(211)에 의해 결정된 데이터 시퀀스 및 데이터 에러를 포착하기 위해 사용할 수 있다. 이에 따라, 테스트 패턴 체커(211)는 사용하는 테스트 패턴에 대하여 알기 위해 입력 제어 레지스터(213)에 결합될 수 있다. 의사 랜덤 비트 시퀀스의 경우에는 클럭 신호(명확성을 위해 도시 생략됨)의 다수의 클럭 사이클 후에 상기 의사 랜덤 비트 시퀀스를 반복할 수 있다는 것을 이해하여야 한다. 따라서, 테스트 패턴 체커(211)는 예상하는 것에 대하여 알 수 있다.
SoC(200)는 또한 링크 테스트 블록(203)을 포함한다. 링크 테스트 블록(203)은 구성 제어기(204), 상태 모니터(205), 비트 에러율 테스터(206), 아이 스캔 제어기(207)뿐만 아니라 테스트 입력 출력 인터페이스("테스트 인터페이스")(208)를 포함한다. 이 예에서, 테스트 인터페이스(208)는 JTAG 인터페이스이다. 테스트 인터페이스(208)에 결합된 테스트 버스/신호(224)는 테스트 인터페이스(208)와 쌍방향 통신을 위해 사용될 수 있다. 테스트 버스/신호(224)는 테스트 소프트웨어를 구동하는 워크스테이션 또는 다른 컴퓨터 시스템과 같은 컴퓨터 시스템과 통신하기 위한 것일 수 있다. 따라서, 링크 테스트 블록(203)은 링크 동조 및/또는 특징화를 촉진하는 역할을 할 수 있다. JTAG 인터페이스(208)는 프로세서 시스템의 JTAG 체인에 결합하기 위해 사용될 수 있다. 이에 따라, 링크 테스트 블록(203)은 예를 들면 PC 또는 다른 워크스테이션에서 동작하는 소프트웨어를 통해 사용자 제어가 가능하도록 JTAG를 통해 제어될 수 있다. 이에 따라, SERDES(201)의 아날로그 구성 파라미터는 상기 SERDES(201)를 통하여 데이터 패턴을 구동하는 동안, 및 비트, 에러 또는 다른 파라미터를 카운트하는 동안 제어 및/또는 조정될 수 있다.
버스(224)는 처리 유닛(230)의 동작과 관련하여 비침입 방식으로 링크 테스트 블록(203)과 통신하도록 사용될 수 있다. 다시 말해서, 링크 테스트 블록은 테스트 코드(237)에 의해, 더 일반적으로는 처리 유닛(230)에 의해 동작하거나 구동하지 않기 때문에, 링크 테스트 블록(203)의 동작은 처리 유닛(230)을 방해하거나 다른 방식으로 부담을 줄 필요가 없다. 더 나아가, 링크 테스트 블록(203)은 뒤에서 더 자세히 설명하는 것처럼 SoC(200)를 테스트하기 위해 테스트 코드(237)의 실행과 병행하여 동작할 수 있다.
MAC(202)는 입력/출력 버스(226)를 통해 입력/출력 인터페이스(221)에 결합될 수 있다. 데이터 테스트 블록(209)은 입력/출력 버스(229)를 통해 입력/출력 인터페이스(221)에 결합될 수 있다. 입력/출력 인터페이스(221)는 입력/출력 버스(228)를 통해 SERDES(201)에 결합될 수 있다. 그러나, SERDES(201)는 처리 유닛(230)을 거칠 필요 없이 입력/출력 버스(227)를 통해 링크 테스트 블록(203)에 직접 결합될 수 있다. 선택적으로, 입력/출력 버스(227)는 SERDES(201)와 링크 테스트 블록(203) 간의 통신을 위해 입력/출력 인터페이스(221)를 통해 입력/출력 버스(228)에 결합될 수 있다. 입력/출력 버스(226-229)는 다른 신호들 중에서도 특히 데이터, 제어 및 어드레스 시그널링을 위한 것일 수 있고, 이들은 명확성을 위해 여기에서 구별하지 않고, 제한되지 않는다.
링크 테스트 블록(203)은 예를 들면 데이터 아이를 최적화하는 것과 같이 그 동작 중에 적어도 하나의 SERDES(201)의 동작 파라미터를 조정하기 위해 테스트 인터페이스(208)를 통해 별도로 제어가능하다. 이에 따라, 상기 적어도 하나의 SERDES(201)는 아날로그 설계의 것일 수 있고, 그래서 상기 동작 파라미터는 적어도 하나의 아날로그 파라미터를 포함할 수 있다. 상기 적어도 하나의 SERDES(201)는 제어 레지스터(246) 및 하나 이상의 유한 상태 머신(247)을 포함할 수 있다. 구성 제어기(204)는 상기 적어도 하나의 SERDES(201)의 동작 중에 상기 적어도 하나의 동작 파라미터를 조정하기 위해 제어 레지스터(246)를 제어(예를 들면, 기입, 판독, 세트, 리세트)하도록 적어도 하나의 SERDES(201)에 결합될 수 있다. 제어 레지스터(246)의 이러한 제어는 처리 유닛(230)과 무관할 수 있다. 상태 모니터(205)는 클럭 사이클 입도로 적어도 하나의 SERDES의 상태를 모니터링하고 상기 적어도 하나의 SERDES로부터 출력된 각각의 에러를 포착하도록 결합될 수 있다. 상태 머신(247)은 관련 클럭 사이클 기반이고 그 상태가 상태 머신에 의해 표시되는 인코딩 에러 및/또는 구동 불일치 에러가 상태 모니터(205)에 의해 모니터링될 수 있는 경우 예컨대 SERDES 상태와 같은 상태를 표시하기 위해 사용될 수 있다. SERDES(201)에게 테스트 패턴을 제공하고, SERDES(201)로부터 테스트 패턴 및 기타 정보를 판독하며 SERDES(201)의 상태를 모니터링함에 있어서의 상기 클럭 사이클 의존성 때문에, SERDES(201)의 SoC측 부분, 테스트 패턴 발생기(210), 테스트 패턴 체커(211) 및 상태 모니터(205)는 동일한 클럭 도메인(248)에서 동작할 수 있다. 상태 모니터(205)는 정보를 클럭 도메인(248)과 관련된 버퍼에 클러킹하기 위해 선입선출 버퍼를 포함할 수 있다. 그러나, 상태 정보는 클럭 도메인(248)의 클럭 속도로 상기 상태 모니터로부터 클럭될 필요가 없지만 그렇게 할 수 있다. 클럭 도메인(248)은 상이한 데이터율을 제공하도록 상향으로 또는 하향으로 조정될 수 있다. 이에 따라, 클럭 도메인(248)은 테스트 클럭 도메인일 수 있다.
비트 에러율("BER") 테스터(206)는 테스트 패턴을 이용하여 비트 에러율을 결정하도록 구성될 수 있다. 예를 들면, BER 테스터(206)는 클럭 사이클에 대하여 8비트 또는 어떤 다른 수의 비트의 증분으로 클럭 도메인(248)의 각 클럭 사이클에서 고정될 수 있다. 그러나, BER 테스터(206)는 훨씬 더 큰 시간 간격으로 BER을 결정할 수 있다. 따라서, BER은 복수의 링크율 각각에 대하여 특정될 수 있다. 테스트 인터페이스(208)는 그러한 BER을 제공하게끔 BER 테스터(206)를 구성하기 위하여 테스트 패턴 또는 적어도 충분한 양의 테스트 패턴 정보를 BER 테스터(206)에게 제공하기 위해 사용될 수 있다.
일반적으로, BER은 비트들이 떠나고 일부 형태 또는 다른 형태로 SoC(200) 다이로 되돌아 온 비트와 더 관계가 있다. 이에 따라, SoC(200)는 테스트 PCB를 가질 수 있고, 또는 블랭크 보드에서 테스트 트레이스를 가진 어떤 것이 테스트 부품 및/또는 테스트 장비에 테스트 PBC를 통해 결합될 수 있다. 따라서, 예를 들면, BER은 소정의 데이터율로 소정의 이동 거리에 대한 일부 FR4 또는 다른 회로 기판 재료에 대한 것일 수 있다.
처리 유닛(230)은 입력/출력 인터페이스(221) 및 처리 유닛(230)에 결합된 하나 이상의 MAC(202)를 통해 적어도 하나의 SERDES(201)에 제공되는 응용 데이터를 수반하는 애플리케이션(250)을 그 실행을 위해 RAM(233)에 수신하도록 결합될 수 있다. 매립형 MAC(202)는 비제한적인 예를 들자면 SoC(200)에 의해 지원되는 이더넷을 포함한 각종 산업 프로토콜에 대한 것일 수 있다. MAC(202)는 SoC(200)에서 예컨대 사용자 애플리케이션과 같은 애플리케이션을 구동하기 위해 사용될 수 있다.
아이 스캔 제어기(207)는 애플리케이션을 예를 들면 처리 유닛(230)에 의해 실행하는 동안에 상기 응용 데이터의 데이터 아이를 결정하도록 구성될 수 있다. 다시, 입력/출력 버스(227)는 아이 스캔 제어기에 의해 그 응용 데이터를 수집하는 동안 프로세서(231)에 의해 실행되는 애플리케이션의 동시 동작을 위해 별도의 경로를 제공할 수 있다. 다시 말해서, 입력/출력 버스(226)를 통한 응용 데이터 흐름은 입력/출력 버스(227)를 통한 상기 응용 데이터의 흐름으로부터 분리될 수 있다. 이것은 사용자가 데이터 아이를 모니터링하고, 상기 데이터 아이를 조정하기 위해 구성 제어기(204)를 통해 동시에 SERDES(201)의 동작을 조정하는 것을 용이하게 한다. 구성 제어기(204)는, SERDES(201)의 데이터 아이에 응답해서, 레지스터(246)가 샘플링하는 곳을 조정하기 위해 사용될 수 있다. 다시 말해서, 구정 제어기(204)는 비제한적인 예를 들자면 역치의 위와 아래를 포함해서 데이터 아이 내의 상이한 시점에서 레지스터(246)가 샘플링하는 곳을 제어하기 위해 사용될 수 있다. 아이 스캔 제어기(207)의 아이 스캔 레지스터는 상기 샘플들을 저장하기 위해 사용될 수 있고, 아이 스캔 제어기(207)는 샘플을 판독하는 곳에 대하여 SERDES(201)의 레지스터(246)에게 표시하기 위해 구성 제어기(204)에 결합될 수 있다. 따라서, 레지스터(246)의 아이 스캔 레지스터는 개별적인 샘플들만을 유지할 수 있고, 아이 스캔 제어기(207)는 샘플들을 취하는 곳 및 때를 표시하고 레지스터(246)에 의해 취해진 샘플과 같은 샘플들을 저장하기 위해 사용될 수 있다.
요약하자면, 일반적으로 데이터 테스트 블록(209)은 SERDES(201)가 되돌림되는 테스트 패턴 발생형 데이터를 이용하여 명확히 규정된 구성으로 작용하는지 결정하기 위해 사용될 수 있다. 일반적으로, 다른 한편의 링크 테스트 블록(203)은 결과의 품질, 즉 SERDES(201)의 동작의 품질을 결정하기 위해 사용될 수 있다.
도 3은 예시적인 아날로그 블록 테스트 흐름(300)을 보인 흐름도이다. 테스트 흐름(300)은 도 2 및 도 3을 동시에 참조하면서 설명한다.
301에서, SERDES(201)는 데이터의 시퀀스("데이터 시퀀스")를 되돌림하기 위해 테스트된다. 302에서, 구성 정보가 예를 들면 테스트 인터페이스(208)를 통해 링크 테스트 블록(203)의 구성 제어기에 제공될 수 있다. 303에서, SERDES(201)가 상기 구성 정보에 응답하여 구성 제어기(204)의 제어하에 구성된다. 304에서, 상기 데이터 시퀀스가 SERDES(201)로부터 링크 테스트 블록(203)의 BER 테스터(206)에 의해 수신될 수 있다. BER 테스터(206)는 303에서 테스트 패턴 정보에 의해 구성될 수 있다. 시퀀스 데이터는 따라서 상기 테스트 패턴 정보와 관련된 테스트 패턴에 응답할 수 있다. 305에서, 상기 데이터 시퀀스에 대하여 비트 에러율이 BER 테스터(206)에 의해 결정될 수 있다. 306에서, 상기 비트 에러율이 306에서 출력될 수 있다.
BER에 대한 상기 데이터 시퀀스의 수신과 병행하여 또는 별도로, 314에서, 상태 정보가 링크 테스트 블록(203)의 상태 모니터(205)에 의해 수신될 수 있다. 상기 상태 정보는 SERDES(201)의 하나 이상의 상태 머신(247)으로부터 올 수 있다. 상기 상태 정보는 되돌림된 상기 데이터 시퀀스와 관련하여 SERDES(201)로부터 독립적으로 버스될 수 있다. 316에서, 상태 정보가 출력될 수 있다.
도 4는 테스트 흐름(300)의 예시적인 되돌림 테스트 흐름(301)을 보인 흐름도이다. 테스트 흐름(301)은 도 2 및 도 4를 동시에 참조하면서 설명한다. 테스트 흐름(301)은 링크 테스트 블록(203)의 사용과 병행하여 데이터 테스트 블록(209)을 사용할 수 있다.
401에서, 테스트 코드(237)가 처리 유닛(230)에 의해 실행될 수 있다. 테스트 코드(237)는 하기와 같이 전해질 수 있는 테스트 패턴 정보를 포함한다. 테스트 코드(237)는 SERDES(201)의 입력 및 출력을 토글하도록 구성될 수 있다. 402에서, SERDES(201)의 동작 상태에 대한 판독이 테스트 코드(237)로부터 발행될 수 있다. 403에서, 스위치(236)에 대한 것과 같은 마이크로컨트롤러 버스 트랜잭션이 상기 테스트 코드(237) 판독의 실행에 응답하여 처리 유닛(230)으로부터 제공될 수 있다. 404에서, 상기 마이크로컨트롤러 버스 트랜잭션이 주변 버스 트랜잭션을 제공하기 위해 예를 들면 브리지(235)에 의해 변환될 수 있다. SERDES(201)의 입력 및 출력의 이러한 토글링은 테스트 패턴의 발생을 위해 상기 테스트 패턴 정보로 테스트 데이터 블록(209)의 주변 버스 블록(212)을 로딩하는 것을 수반할 수 있다. 따라서, 이 로딩은 처리 유닛(230)에 의해 실행되는 테스트 코드(237)에 의해 제어될 수 있다. 이에 따라, 405에서의 동작은 테스트 패턴 정보로 주변 버스 블록(212)을 로드하기 위해 데이터 테스트 블록(209)의 주변 버스 블록(212)에 의해 주변 버스 트랜잭션을 예를 들면 입력 제어 레지스터(213)에 등록하는 것을 포함할 수 있다(415).
406에서, 상기 데이터 시퀀스는 데이터 테스트 블록(209)의 테스트 패턴 발생기(210)에 의한 상기 테스트 패턴에 응답하여 발생될 수 있다. 407에서, 상기 데이터 시퀀스는 SERDES(201)의 입력을 토글하기 위해 SERDES(201)에 보내질 수 있다. 상기 데이터 시퀀스 또는 적어도 그 버전은 SERDES(201)의 출력을 토글하기 위해 408에서 되돌림 또는 다른 방식으로 보내질 수 있다. 409에서, 되돌림된 상기 데이터 시퀀스는 데이터 테스트 블록(209)의 테스트 패턴 체커(211)에 의해 수신될 수 있다. 상기 테스트 패턴 체커(211)에 의해 수신된 데이터 시퀀스는 SERDES(201)의 테스트 데이터를 발생하기 위해 410에서 체크될 수 있다. 411에서, 상기 테스트 데이터는 상기 체크에 응답하여 테스트 패턴 체커(211)로부터 예를 들면 출력 포착 레지스터(214)에 의해 포착될 수 있다. 상기 테스트 데이터는 예를 들면 입력/출력 버스(223)를 통해 처리 유닛(230)에 412에서 출력될 수 있다. 테스트 인터페이스(208)는 예를 들면 401에서 처리 유닛(230)에 의한 테스트 코드(237)의 실행과 무관하게, 302에서의 구성 정보, 316에서의 상태 정보 출력 및 306에서의 BER 출력을 제공하기 위해 사용될 수 있다.
도 5는 예시적인 데이터 아이 발생 흐름(500)을 보인 흐름도이다. 테스트 흐름(500)은 도 2 및 도 5를 동시에 참조하면서 설명한다.
501에서, 구성 정보가 링크 테스트 블록(203)의 구성 제어기(204)에 제공될 수 있다. 502에서, SERDES(201)는 상기 구성 정보에 응답하여 구성 제어기(204)의 제어하에 구성될 수 있다.
511에서, 응용 코드(250)가 처리 유닛(230)에 의해 실행되어 응용 데이터를 발생할 수 있다. 이러한 응용 데이터는 512에서 처리 유닛(230)으로부터 MAC(202)에 제공될 수 있다. 513에서, 상기 응용 데이터는 입력/출력 버스(227)로부터 독립적인 입력/출력 버스(226)를 통해 상기 MAC(202)로부터 SERDES(201)에게 보내질 수 있다. 따라서, 상기 응용 데이터는 뒤에서 더 자세히 설명하는 것처럼 505에서 데이터 아이의 출력과 병행하여 발생될 수 있다.
503에서, 전술한 바와 같이 MAC(202)를 통해 SERDES(201)로부터 오는 응용 데이터는 입력/출력 버스(227)를 통해 SERDES(201)로부터 링크 테스트 블록(203)의 아이 스캔 제어기(207)에 의해 수신될 수 있다. 504에서, 데이터 아이는 응용 데이터에 응답하여 아이 스캔 제어기(207)에 의해 발생될 수 있다. 상기 구성 정보에 응답하여 SERDES(201)를 설정하기 위한 것일 수 있는 상기 데이터 아이는 505에서 출력될 수 있다.
비록 전술한 설명이 아날로그 기반 SERDES의 제어와 관련된 것이지만, 전술한 설명은 예를 들면 아날로그-디지털 번환기와 같이 데이터 아이에 영향을 주는 아날로그 파라미터를 가진 다른 블록에 마찬가지로 적용된다. 요컨대, 동조를 행하는 아날로그 컴포넌트를 구비한 임의의 블록 및/또는 그 특징화가 유용할 수 있다. 따라서, 아날로그 블록에 대하여 BER 테스터뿐만 아니라 소프트웨어 구현가능 제품 테스트 특징이 SoC를 위해 제공된다.
지금까지 예시적인 실시형태를 설명하였지만, 하나 이상의 양태에 따라서 다른 추가의 실시형태가 첨부된 특허 청구범위 및 그 균등물에 의해 결정되는 발명의 범위로부터 벗어나지 않고 고안될 수 있다. 단계들을 열거하는 특허 청구범위는 그 단계들의 임의의 순서를 암시하지 않는다. 상표들은 각각의 상표 소유자들의 재산이다.

Claims (15)

  1. 테스트 블록을 갖는 장치에 있어서,
    적어도 하나의 아날로그 블록, 입력/출력 인터페이스 및 처리 유닛을 구비한 시스템 온 칩과,
    상기 적어도 하나의 아날로그 블록에 결합된 상기 입력/출력 인터페이스에 결합된 데이터 테스트 블록과,
    상기 적어도 하나의 아날로그 블록에 결합된 링크 테스트 블록 - 상기 링크 테스트 블록은 그에 결합된 테스트 인터페이스를 포함함 - ,
    를 포함하며,
    상기 처리 유닛은 상기 적어도 하나의 아날로그 블록에 대한 접근을 제어하기 위해 상기 입력/출력 인터페이스에 결합되고,
    상기 처리 유닛은 상기 데이터 테스트 블록에 결합되고 적어도 하나의 테스트 패턴을 가진 테스트 코드를 실행하도록 구성되며,
    상기 처리 유닛에 의해 실행되는 테스트 코드의 제어하에서의 상기 데이터 테스트 블록은, 상기 테스트 패턴으로 상기 적어도 하나의 아날로그 블록을 테스트하도록 구성되고,
    상기 링크 테스트 블록은, 상기 적어도 하나의 아날로그 블록의 동작 파라미터를 조정하기 위해 상기 테스트 인터페이스를 통해 별도로 제어 가능한 것인 테스트 블록을 갖는 장치.
  2. 제1항에 있어서, 상기 데이터 테스트 블록은, 입력 제어 레지스터, 출력 포착 레지스터, 테스트 패턴 발생기 및 테스트 패턴 체커를 포함하는 것인 테스트 블록을 갖는 장치.
  3. 제2항에 있어서, 상기 테스트 패턴 발생기는 선형 피드백 시프트 레지스터 및 의사 랜덤 비트 시퀀스 발생기를 포함하는 것인 테스트 블록을 갖는 장치.
  4. 제2항에 있어서, 상기 테스트 패턴 체커는 선형 피드백 시프트 레지스터 및 의사 랜덤 비트 시퀀스 체커를 포함하는 것인 테스트 블록을 갖는 장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 입력 제어 레지스터 및 상기 출력 포착 레지스터는 상기 테스트 코드의 제어하에서 상기 처리 유닛을 통해 접근 가능한 것인 테스트 블록을 갖는 장치.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 입력 제어 레지스터는, 상기 테스트 패턴에 응답하여 상기 테스트 패턴 발생기에 의한 테스트 패턴 발생을 제어하며,
    상기 출력 포착 레지스터는, 상기 테스트 패턴에 응답하여 상기 테스트 패턴 체커에 의해 결정된 데이터 시퀀스 및 데이터 에러를 포착하며,
    상기 테스트 패턴은, 상기 테스트 패턴 체커에 대한 되돌림(loop back)을 위해 상기 테스트 패턴 발생기의 제어하에서 상기 적어도 하나의 아날로그 블록에게 제공되고,
    상기 적어도 하나의 아날로그 블록은 적어도 하나의 직렬 변환기-직병렬 변환기인 것인 테스트 블록을 갖는 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 링크 테스트 블록은 상기 입력/출력 인터페이스를 통하여 상기 적어도 하나의 아날로그 블록에 결합되고,
    상기 링크 테스트 블록은 구성 제어기, 상태 모니터, 비트 에러율 테스터, 아이 스캔(eye scan) 제어기 및 상기 테스트 인터페이스를 포함하는 것인 테스트 블록을 갖는 장치.
  8. 제7항에 있어서, 상기 링크 테스트 블록은, 그 동작 중에 상기 적어도 하나의 아날로그 블록의 상기 동작 파라미터를 조정하도록 상기 테스트 인터페이스를 통해 별도로 제어 가능하며,
    상기 적어도 하나의 아날로그 블록은 적어도 하나의 직렬 변환기-직병렬 변환기인 것인 테스트 블록을 갖는 장치.
  9. 제7항에 있어서, 상기 비트 에러율 테스터는 상기 테스트 패턴을 이용하여 비트 에러율을 결정하도록 구성되고,
    상기 테스트 인터페이스는 상기 비트 에러율 테스터에 상기 테스트 패턴을 제공하도록 결합되는 것인 테스트 블록을 갖는 장치.
  10. 제7항에 있어서, 상기 처리 유닛은, 상기 입력/출력 인터페이스 및 상기 처리 유닛에 결합된 접근 제어기를 통해 상기 적어도 하나의 아날로그 블록에 제공되는 응용 데이터를 수반한 애플리케이션을 실행하도록 결합되고,
    상기 아이 스캔 제어기는, 상기 애플리케이션의 실행 중에 상기 응용 데이터의 데이터 아이를 결정하도록 구성되며,
    상기 적어도 하나의 아날로그 블록은 적어도 하나의 직렬 변환기-직병렬 변환기인 것인 테스트 블록을 갖는 장치.
  11. 아날로그 블록을 테스트하기 위한 방법에 있어서,
    데이터 테스트 블록을 입력/출력 인터페이스에 결합하는 단계와,
    상기 입력/출력 인터페이스를 아날로그 블록에 결합하는 단계와,
    테스트 인터페이스를 통해 별도로 제어 가능한 링크 테스트 블록에 결합된 상기 테스트 인터페이스를 구현하는 단계와,
    상기 데이터 테스트 블록을 이용하여 데이터 시퀀스를 되돌림(loop back)하기 위해 상기 아날로그 블록을 테스트하는 단계와,
    링크 테스트 블록의 구성 제어기에 구성 정보를 제공하는 단계와,
    상기 구성 정보에 응답하여 상기 구성 제어기의 제어하에서 상기 아날로그 블록을 구성하는 단계와,
    상기 아날로그 블록으로부터 상기 링크 테스트 블록의 비트 에러율 테스터 - 상기 비트 에러율 테스터는 테스트 패턴 정보로 구성됨 - 에 의해 상기 데이터 시퀀스 - 상기 데이터 시퀀스는 상기 테스트 패턴 정보와 연관된 테스트 패턴에 응답함 - 를 수신하는 단계와,
    상기 데이터 시퀀스에 대하여 상기 비트 에러율 테스터에 의해 비트 에러율을 결정하는 단계와,
    상기 비트 에러율을 출력하는 단계와,
    상기 아날로그 블록의 동작 파라미터를, 상기 테스트 인터페이스를 통해 상기 링크 테스트 블록의 구성 제어기에 의해 조정하는 단계를 포함하는 아날로그 블록을 테스트하기 위한 방법.
  12. 제11항에 있어서, 상기 아날로그 블록은 직렬 변환기-직병렬 변환기이고,
    상기 테스트하는 단계는, 처리 유닛에 의해 테스트 코드를 실행하는 단계를 포함하며,
    상기 테스트 코드는 상기 테스트 패턴 정보를 포함하고,
    상기 테스트 코드는,
    상기 테스트 패턴의 발생을 위해 상기 테스트 패턴 정보로 상기 데이터 테스트 블록의 주변 버스 블록을 로딩 - 상기 로딩은 상기 처리 유닛에 의해 실행되는 테스트 코드에 의해 제어됨 - 하고,
    상기 데이터 테스트 블록의 테스트 패턴 발생기에 의해 상기 테스트 패턴에 응답하여 상기 데이터 시퀀스를 발생하고,
    상기 직렬 변환기-직병렬 변환기의 입력을 토글하기 위해 상기 직렬 변환기-직병렬 변환기에게 상기 데이터 시퀀스를 보내고,
    상기 직렬 변환기-직병렬 변환기의 출력을 토글하기 위해 상기 보내진 데이터 시퀀스를 되돌림하고,
    되돌림된 상기 데이터 시퀀스를 상기 데이터 테스트 블록의 테스트 패턴 체커에 의해 수신하고,
    상기 직렬 변환기-직병렬 변환기의 테스트 데이터를 발생하기 위해 상기 테스트 패턴 체커에 의해 수신된 데이터 시퀀스를 체크하고,
    상기 테스트 데이터를 상기 체크에 응답하여 상기 테스트 패턴 체커로부터 포착하고,
    상기 테스트 데이터를 상기 처리 유닛에 출력함으로써,
    상기 직렬 변환기-직병렬 변환기의 입력 및 출력을 토글하도록 구성되는 것인 아날로그 블록을 테스트하기 위한 방법.
  13. 제12항에 있어서, 상기 테스트하는 단계는,
    상기 직렬 변환기-직병렬 변환기의 동작 상태에 대한 판독을 상기 테스트 코드로부터 발행하는 단계와,
    마이크로컨트롤러 버스 트랜잭션을 상기 테스트 코드의 판독의 실행에 응답하여 상기 처리 유닛으로부터 제공하는 단계와,
    상기 마이크로컨트롤러 버스 트랜잭션을 주변 버스 트랜잭션으로 변환하는 단계를 더 포함하고,
    상기 로딩은 상기 테스트 패턴 정보로 상기 주변 버스 블록을 로드하기 위해 상기 데이터 테스트 블록의 주변 버스 블록에 의해 주변 버스 트랜잭션을 등록하는 것을 포함하는 것인 아날로그 블록을 테스트하기 위한 방법.
  14. 제13항에 있어서, 상기 아날로그 블록을 구성하는 단계 후에,
    상기 링크 테스트 블록의 상태 모니터에 의해 상기 직렬 변환기-직병렬 변환기로부터 상태 정보를 수신하는 단계와,
    상기 상태 정보를 출력하는 단계를 더 포함하고,
    상기 상태 정보는 상기 직렬 변환기-직병렬 변환기의 상태 머신으로부터 오는 것이고,
    상기 상태 정보는, 되돌림된 상기 데이터 시퀀스와 관련하여 상기 직렬 변환기-직병렬 변환기로부터 독립적으로 버스 이동되는 것인 아날로그 블록을 테스트하기 위한 방법.
  15. 제14항에 있어서, 상기 링크 테스트 블록은 상기 처리 유닛에 의한 상기 테스트 코드의 실행과 관련하여 상기 구성 정보, 상기 상태 정보의 출력 및 상기 비트 에러율의 출력을 독립적으로 제공하기 위한 상기 테스트 인터페이스를 포함하는 것인 아날로그 블록을 테스트하기 위한 방법.
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