JP2005505780A - 特定メモリ試験用イベント型テストシステム - Google Patents
特定メモリ試験用イベント型テストシステム Download PDFInfo
- Publication number
- JP2005505780A JP2005505780A JP2003536763A JP2003536763A JP2005505780A JP 2005505780 A JP2005505780 A JP 2005505780A JP 2003536763 A JP2003536763 A JP 2003536763A JP 2003536763 A JP2003536763 A JP 2003536763A JP 2005505780 A JP2005505780 A JP 2005505780A
- Authority
- JP
- Japan
- Prior art keywords
- test
- module
- tester
- memory
- device under
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【0001】
本発明は超LSI等の半導体集積回路を試験するための半導体テストシステムに関し、特に特定のメモリデバイス試験に特化(アプリケーションスペシフィック)して構成され、かつイベントテスタアーキテクチャにより構成された低コスト半導体メモリテストシステムに関する。本発明のイベントベースによるメモリテストシステムは、同一または異なる性能のテスタモジュールと、その被試験メモリに固有のアルゴリズミックパターン発生するアルゴリズミックパターン発生用モジュールを任意に組み合わせることにより、特定メモリ試験用のテストシステムを安価に構成する。
【0002】
また、システム本体に組み込んだ各種テスタモジュールやアルゴリズミックパターン発生用モジュールに加え、被試験メモリに固有の機能モジュールをテストフィクスチャ内に搭載することにより、メモリの試験とそれに伴う特殊な処理を実施することができるメモリテストシステムを構成する。アルゴリズミックパターン発生モジュールは、プログラマブルロジックデバイスにより構成する。
【背景技術】
【0003】
超LSI等の半導体集積回路(以後必要に応じて「被試験デバイス」ともいう)を試験するための半導体テストシステム(ICテスタと通称される)の典型的な構成例を図1に示す。
図1において、テストプロセッサ11はテストシステム内に設けられた専用プロセッサであり、試験システム全体の動作をテスタバスを経由して制御する。パターン発生器12はテストプロセッサからのパターンデータに基づき、タイミングデータと波形データを、それぞれタイミング発生器13、波形整形器14に与える。パターン発生器12からの波形データとタイミング発生器13からのタイミング信号により、試験パターン(テストパターン)が波形整形器14により形成される。試験パターンは、ドライバ15を経由して、被試験デバイス(DUT)19に印加される。
【0004】
被試験デバイス19がメモリである場合は、その被試験デバイスに与えられる試験パターンは、一般にアドレスデータと書き込みデータ、および制御データである。被試験メモリデバイスの所定アドレスに所定データを書き込んだ後、そのアドレス位置のデータを読み出して、そのデータが意図した書き込みデータであるかを検証する。
より具体的には、被試験メモリデバイス19からの読み出しデータは、アナログコンパレータ16により、所定のスレッショルドレベルで論理信号に変換され、ロジックコンパレータ17において、パターン発生器12で形成された期待値(書き込みデータ)と論理比較される。比較結果はDUT19のアドレスに対応して、フェイルメモリ18に記憶され、後の不良解析に用いられる。ここで、書き込みや読み出しのために被試験メモリデバイスに与えるアドレスデータや書き込みデータは、各種の数学的アルゴリズムによる周期的なシーケンスで発生されるパターンとすることもある。そのようなパターン発生アルゴリズムは、被試験メモリデバイスの物理的構造や試験目的等により選ばれる。
【0005】
上記のような回路構成は、半導体テストシステムのテストピン毎に設けられる。したがって、大型の半導体テストシステムでは、例えば256テストピンから2048テストピンのようにその数が大きいため、図1の回路構成をそれと同数備えると、非常に大型の装置となる。図2はそのような半導体テストシステムの外観イメージを示している。半導体テストシステムはメインフレーム22と、テストヘッド24と、ワークステーション26で構成している。
ワークステーション26は例えばグラフィック・ユーザ・インターフェイス(GUI)を備え、使用者とテストシステム間のインターフェイスをするためのコンピュータであり、テストシステムの操作やテストプログラムの作成や実行の指示を行う。メインフレーム22には、図1におけるのテストプロセッサ11、パターン発生器12、タイミング発生器13、波形整形器14およびコンパレータ17等が各テストピン数に応じて搭載される。
【0006】
テストヘッド24には図1のピンエレクトロニクス20を搭載した回路基板が多数装備されている。ドライバ15、アナログコンパレータ16および、被試験デバイスのピンを切り替えるスイッチ(図示せず)等はピンエレクトロニクス20に設けられている。テストヘッド24は例えば円筒状に形成されて、その内部にピンエレクトロニクス回路基板が放射状に装備されている。そのテストヘッドの上面には、被試験デバイス19が、パーフォーマンスボード28上の中央部において、例えば試験ソケットに挿入される。
ピンエレクトロニクス回路20とパーフォーマンスボード28間には、電気信号を伝達するための接触機構であるピン(テスト)フィクスチャ27が設けられている。ピン・フィクスチャ27には多数の接続用コンタクタ、例えばポゴピン等を設け、ピンエレクトロニクス20とパーフォーマンスボード28を電気的に接続している。被試験デバイス19は、ピンエレクトロニクスからの試験パターンを受けて、それに対する応答信号を送出する。
【0007】
ところで従来の半導体テストシステムでは、被試験デバイスに印加するための試験パターンを形成するために、いわゆるサイクルベース形式で記述された試験データを用いている。サイクルベース形式では、テストパターンの各変数は、テスタの各試験サイクル(テスタレート)との関係で定義されている。すなわち、試験データに含まれる、試験サイクル(テスタレート)記述、波形(波形種類、エッジタイミング)記述、およびベクタ記述を用いて、所定のサイクルにおけるテストパターンを形成している。
一方、被試験デバイスの設計時においては、コンピュータ支援による設計(CAD)手法が用いられ、その設計の検証にはテストベンチによる論理シミュレーションが行われ、その検証データが得られる。このテストベンチによるデータはいわゆるイベント形式で記述されている。イベント形式においては、注目するテストパターンが1から0にあるいは0から1にスイッチするときのその変化点(イベント)を、時間の経過との関係で現している。時間の経過は、例えばある基準点からの連続した絶対的時間差として、あるいは直前のイベントからの相対的時間差として表すことが一般である。
【0008】
このようなサイクルベースの試験データによる試験パターン形成と、イベントベースの試験データによる試験パターンの形成の比較については、本発明の発明者等による米国特許出願番号09/340、371に記載されている。さらに、本出願の発明者等は新たな形式の半導体試験装置としてイベント型テストシステムを提案している。このイベント型テストシステムの構成や動作については、米国特許出願番号09/406,300に詳述されている。
半導体テストシステムにおいては、上述のように多数の同一回路基板等がテストピン数と同数あるいはそれ以上装備され、大規模なシステムを構成している。従来の半導体テストシステムでは、これらの回路基板等は全て同一構成、同一性能で構成されている。
【0009】
すなわち、高速高性能な試験システム、例えば500MHzのテストレートでタイミング確度80ピコセカンドの仕様による場合は、テストピンに対応する全ての回路基板がこの性能を満たすように同一に構成される。このため半導体テストシステム全体としてのコストが非常に高くなる。また全て同一の回路を各テストピンに実装するので、テストシステムは画一的な試験内容しか実施できない。
例えばメモリデバイスを試験する半導体テストシステムにおいて、被試験メモリデバイスに印加するアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生器(ALPG)は、想定するあらゆるパターンを発生できるように構成されている。しかし、被試験メモリデバイスの種類により、最適なアルゴリズミックパターンは異なる。したがって、被試験メモリの種類が限られている場合には、実際には使用されないパターンの発生機能をALPGが有することとなり、結果としてテストコストの上昇となる。
【0010】
また、従来のメモリ半導体テストシステムでは、そのようなアルゴリズミックパターン発生器(ALPG)は、被試験メモリデバイスに印加するテストパターンを直接的に発生するため、そのパターンの発生速度は、被試験デバイスの実際の動作速度(アトスピード)である必要がある。このため、アルゴリズミックパターン発生器(ALPG)自体が高速動作可能なように構成される必要があり、必然的に高価となっている。
また、従来のメモリ半導体テストシステムに用いるアルゴリズミックパターン発生器(ALPG)は、プログラムに基づいて、パターン発生器内のインストラクションメモリからデータを読み出すようにしているので、そのメモリのアクセスに時間を要し、高速なパターン発生をすることは難しい。また高速パターンを発生させるためには、特に高速メモリを使用する必要があり高価となる。
【発明の開示】
【発明が解決しようとする課題】
【0011】
従来の半導体テストシステムにおいて、上記のように同一回路構成を多数搭載する理由、すなわち異なる回路構成を混在させて柔軟性のあるテストシステムを構成するようにしていない理由の1つは、上述したサイクルベースにより試験パターンを形成するようにシステムが構成されているからである。サイクルベースにより試験パターンを形成する方式では、ソフトウエアやハードウエアが複雑になり、異なる回路構成を混在させることは実際上困難だからである。またこのような理由から、メモリデバイスの試験のためのアルゴリズミックパターン発生器(ALPG)を、高速動作可能でかつオールパーパスな機能を有するものとして構成する必要があった。
その理由を説明するために、ここでサイクルベースの試験データを用いて試験パターンを形成する場合と、イベントベースの試験データを用いて同一の試験パターンを形成する場合の比較を図3の波形等を用いて簡単に示す。より詳細については、本出願と同じ譲受人の有する上記の米国特許出願に記載されている。
【0012】
図3の例では、半導体デバイスの設計段階で得られた、論理シミュレーションの結果データを格納したダンプファイル(VCD)37からのデータを利用して試験パターンを形成する場合を示している。そのダンプ出力データは、設計したLSIデバイスの入出力信号変化とその時間をイベントベースで現わしたデータであり、例えば波形31を表現するような場合、右下部の記述38のようになっている。
その記述に基づいて、波形31に示すようなテストパターンを形成することを想定する。この波形31では、ピン(テスタピンあるいはテストチャンネル)SaとSbから発生されるテストパターンの波形が描かれている。この波形を表現するための、イベントデータは、記述38に示すように、各イベントをセットエッジSan,Sbnとそのタイミング(例えば基準点からの時間の経過)、およびリセットエッジRan、Rbnとそのタイミングで記述されている。
【0013】
従来の半導体テストシステムで使用するサイクルベース方式によりテストパターンを形成するためには、試験データを試験サイクル(テスタレート)、波形(波形種類、エッジタイミング)、およびベクタの各記述に分けて構成する必要がある。その記述例を図3中央部および左部に示す。サイクルベースのテストパターンの場合、左部の波形33のように、テストパターンを各試験サイクル(TS1,TS2,TS3)に分けて、その試験サイクルの中で各波形とそのサイクル内での遅延時間を定義する。
そのための波形、タイミングおよび試験サイクルのデータ記述例が、タイミングデータ(テストプラン)36に示されており、その波形の”1”または”0”あるいは”Z”等の論理がベクタデータ(パターンデータ)35に示されている。例えばタイミングデータ36では、試験サイクルが”rate”としてその時間間隔が規定され、波形種類はRZ(リターンゼロ),NRZ(ノンリターンゼロ),XOR(排他論理)等で規定される。さらに各波形のタイミングが、該当する試験サイクルの開始エッジからの遅延時間として規定される。
【0014】
このように従来の半導体テストシステムでは、サイクルベースでテストパターンを形成するため、パターン発生器、タイミング発生器あるいは波形整形回路のハードウエア構成が複雑となっており、またそれらハードウエアで使用するソフトウエア(テストデータ)も複雑となっている。また各ピン(上例のSaとSb)間が共通のテストサイクルで扱われるため、各ピン間で異なるサイクルのテストパターンを同時に発生することは困難である。
したがって、従来の半導体テストシステムでは、全てのテストピンについて同一の回路構成を採用しており、異なる性能のボードを混在させることは困難であった。このため、ロジック機能ブロックについての試験とメモリ機能ブロックについての試験を同時に平行して行うことは困難であった。また例えば高速タイプの回路構成を取っていても、低速タイプで必要とする性能(例えば高電圧大振幅やドライバの禁止機能等)を備える必要があり、高速性能を直接的に実現するさまたげともなっていた。
【0015】
一方イベントベースにより試験パターンを形成する場合には、メモリに蓄積したセット・リセットのデータとそのタイミングデータを読み出すのみでよく、そのハードウエアやソフトウエアの構成は極めて単純である。また各ピンがサイクルではなく、イベントの有無として独立に動作できるため、異なる機能や周波数レンジのテストパターンを同時に形成することができる。
上述のように、本発明の発明者等はイベント方式の半導体テストシステムを提案している。この方式ではハードウエアの構成もソフトウエアの内容も極めて単純となるため、異なる性能の試験回路が混在してもシステム全体として機能できる。またテストピン間が相互に独立して動作できるので、異なる機能や周波数レンジのテストを同時に平行して実施することができる。このように柔軟なテストシステム構成が可能なので、被試験デバイスのメモリブロックとロジックブロックを同時に試験することが可能となる。また被試験メモリデバイスの種類や試験目的に応じて、試験対象別すなわち用途別に特化した低コストのイベント型メモリテストシステムが構成できる。
【0016】
したがって、本発明の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で組み合わせて構成し、また特定用途用の機能モジュールをテストフィクスチャに搭載することにより、特定用途に特化した半導体テストシステムを提供することにある。
本発明の他の目的は、テストピンに応じてロジック試験用のテスタモジュールとメモリ試験用の用のテスタモジュールを任意に組み合わせて構成することにより、システムIC(システムオンチップ)のようにプロセッサコアとメモリコアのように異なる機能コアを有する被試験デバイスを、同時に平行に試験することを可能とした半導体テストシステムを提供することにある。
本発明の他の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で構成し、かつ特定用途用のアルゴリズミックパターン発生器をモジュール形式で構成して、これらのモジュールを組み合わせ、被試験メモリデバイスの種類や試験目的に応じて簡易かつ安価に構成できる半導体メモリテストシステムを提供することにある。
【0017】
本発明のさらに他の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で構成し、かつ特定用途用のアルゴリズミックパターン発生器をモジュール形式で構成して、これらのモジュールを組み合わせ、さらに被試験メモリデバイスに固有の関係を有する機能モジュールをテストフィクスチャに搭載することにより、被試験メモリデバイスの種類や試験目的に応じて簡易かつ安価に構成できる半導体メモリテストシステムを提供することにある。
本発明のさらに他の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で構成し、かつ特定用途用のアルゴリズミックパターン発生機能をフィールド・プログラマブル・ゲートアレイ(FPGA)のようなプログラマブルロジックデバイスによりモジュール形式で構成して、これらのモジュールを組み合わせることにより、被試験メモリデバイスの種類や試験目的に応じて簡易かつ安価に構成できる半導体メモリテストシステムを提供することにある。
【0018】
本発明の他の目的は、異なるピン数や性能のモジュールを自由に組み合わせてテスタ本体に組み込めるように、テスタ本体とモジュールとの接続部分の仕様を標準化した半導体メモリテストシステムを提供することにある。
本発明のさらに他の目的は、複数の異なる性能のテスタモジュールを組み合わせることにより、被試験デバイスで必要とする試験を全体として低コストで実現できるとともに、将来の機能の向上を実現できる半導体テストシステムを提供することにある。
【課題を解決するための手段】
【0019】
本発明の半導体メモリテストシステムは、同一または異なる種類の性能を有するテスタモジュールと、被試験メモリに固有のアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生(ALPG)モジュールと、そのテスタモジュールとALPGモジュールを2個以上組み合わせて搭載するテストシステム本体と、そのテストシステム本体上に設けられ、テスタモジュールと被試験デバイスを電気的に接続するテストフィクスチャと、そのテストフィクスチャに設けられ被試験メモリデバイスの試験に付随した被試験メモリに固有の機能を実施するための機能モジュールと、そのテストシステムに搭載された上記テスタモジュールおよびALPGモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータとにより構成される。
【0020】
本発明の半導体メモリテストシステムにおいては、被試験メモリデバイスの種類や試験目的に応じて必要なアルゴリズミックパターンのみを発生できるように構成したアルゴリズミックパターン発生モジュールを被試験メモリに応じてテストシステムに組み込むように構成されている。これによりテスタモジュールとALPGモジュールの各種の組み合わせが可能となり、被試験メモリデバイスに固有の試験システムを低コストで構成できる。
さらに本発明の半導体メモリテストシステムにおいては、テスタモジュールと被試験デバイス間の電気的接続を行うためのテストフィクスチャ内に各種の機能モジュールを用途別に設け、試験対象に応じてテストフィクスチャを交換する。テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードは、ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う。
【発明の効果】
【0021】
本発明のイベント型メモリテストシステムでは、特定用途に用いる機能モジュールをテストフィクスチャ(ピン・フィクスチャ)に搭載することにより、被試験メモリに固有であってその試験に付随する機能、例えばそのメモリの不良個所の修理(リペア)等を実行することができる。このため、特定用途に専用として用意されたテストフィクスチャを被試験デバイスに応じて取り替えることにより、簡易で低コストな半導体メモリテストシステムを実現できる。
本発明の半導体テストシステムは、テストピン間で相互に独立した動作が可能であり、所定テストピンのグループと他のグループ間で異なる被試験デバイスや被試験ブロックを同時に担当することができる。したがって、システムICのような複数の異なる機能ブロック(コア)、例えばロジックコアとメモリコアを有する場合であっても、これらの機能コアの試験を同時に平行して実施できる。
本発明の半導体テストシステムでは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また必要とするハードウエア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウエアを大幅に単純化できる。このために、全体としの物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それに伴う各種費用の減少が実現できる。
【発明を実施するための最良の形態】
【0022】
本発明の実施形態について図4−図15を参照して説明する。図4のブロック図は、本発明の半導体テストシステムによりロジック部とメモリ部を有する半導体デバイスを試験する場合の概略構成例を示している。またこの例では、被試験デバイスのメモリ部は、冗長構成を有し、不良メモリセルを冗長メモリセルと置き換えすることにより、全体としてのメモリ部を修復(リペア)することができる機能を有する場合を想定している。
この発明の半導体テストシステムでは、テストヘッド(システム本体)にモジュール化したテスタ(以後「テスタモジュール」という)を複数個自由に搭載できるように構成している。テスタモジュール125は例えば同一のモジュールが必要なピン数に応じて複数搭載することも、異なる性能、例えば高速モジュールHSTMと低速モジュールLSTMを必要に応じて組み合わせることも可能である。メモリ試験を含む場合には、図7に示すように、メモリ試験用に構成したテスタモジュール135を併せて組み込むことが好ましい。
【0023】
後で図6に関して説明するが、この各テスタモジュールには複数、例えば8枚の、イベントテスタボード43が搭載されている。また各イベントテスタボードには複数のテスタピン、例えば32ピンに相当するイベントテスタ66が例えば32個搭載されている。したがって図4の例では、イベントテスタボード431により被試験デバイスのメモリブロックを担当し、他のテスタボードで被試験デバイスのロジックブロックを担当している。
図4の試験システムの概略を説明する。この例では、複数のイベントテスタボード43が、ホストコンピュータであるテスタコントローラ41によりシステムバス64を通して制御される。上述のようにイベントテスタボードは、例えば8枚が1個のテスタモジュールに格納されている。また図4では示されていないが、通常そのようなテスタモジュールを2個以上用いて試験システムを構成する。
【0024】
この構成において、イベントテスタボード43は被試験デバイス19にテストパターン(試験信号)を与え、その結果としの被試験デバイスの応答信号を評価する。被試験デバイスのメモリ部の試験結果に基づいて、メモリ部に有する冗長部のメモリセルを不良メモリセルと置き換えるためのリペア機能を実施するために、この例では、リペアモジュール48が必要に応じて用いられる。後で説明するように、リペアモジュール48のような機能モジュールは、テストフィクスチャ(ピン・フィクスチャ)内に搭載される。
各イベントテスタボード43は、例えば32チャンネルのイベントテスタ661ー6632とインターフェイス部53、プロセッサ67およびメモリ68により構成されている。各イベントテスタは各テスタピンに対応して設けられ、その内部構成は同一ボード内ではそれぞれ同一である。この例では各イベントテスタ66は、イベントメモリ60、イベント実行ユニット47、ドライバコンパレータ61および試験結果メモリ57により構成されている。
【0025】
イベントメモリ60にはテストパターンを形成するためのイベントデータが格納されており、このイベントデータを用いてイベント実行ユニット47によりテストパターンが形成される。テストパターンはドライバコンパレータ61を経由して被試験デバイスに与えられる。被試験デバイスのメモリ部に与えるテストパターンをアルゴリズミックなシーケンスで与える場合には、アルゴリズミックパターン発生(ALPG)モジュール(図7)がシステム内に搭載され、そのALPGモジュールから、アルゴリズミックパターン用のイベントデータが、イベントメモリに与えられる。
【0026】
図5は、各イベントテスタボード43内のイベントテスタ66の構成例をより詳細に示すブロック図である。このイベント方式による半導体試験装置の詳細については、上記の米国特許出願のほか、同一譲受人による米国特許出願番号09/259401にも詳述されている。図5において図4と共通部分は同一符号で示している。
インターフェイス53とプロセッサ67は、システムバス64を経由してテスタコントローラ(ホストコンピュータ)41に接続される。インターフェイス53は、例えば被試験デバイスのピンに対応するイベントテスタの割り当てを行うために、イベントテスタボード内のレジスタ(図示せず)にテスタコントローラ41からのデータを書き込む際に用いる。例えばホストコンピュータからグループ指定アドレスがシステムバス64出された場合に、そのアドレスを解読して自己のテスタ内のレジスタへデータの書き込みを可能にする。
【0027】
プロセッサ67は例えば各イベントテスタボード毎に設けられ、ボード内部の動作、例えばイベント(テストパターン)の発生、デバイスピンの出力信号の検証、フェイルデータの収集等を制御する。プロセッサ67は各ボードごとに設けても良いし、複数のボード単位で備えても良い。またプロセッサ67はボードに備える必要は必ずしもなく、テスタコントローラ41から各イベントテスタボードを直接的に制御してもよい。
アドレス制御部58は、例えば単純な形態としてはプログラムカウンタであり、この図の場合、フェイルメモリ57やイベントメモリ60のアドレスを制御している。イベントタイミングデータは、テストプログラムとして、ホストコンピュータからイベントメモリ60に転送される。
【0028】
上記のように、イベントメモリ60は、各イベント(1から0、0から1の変化点)を形成するためのイベントデータを格納する。このイベントデータは、例えば各イベントのタイミングを現すイベントタイミングデータとそのイベントのタイプを現すイベントタイプデータトにより構成される。例えばイベントタイミングデータは、基本クロック周期の整数倍のデータと、タイミングデータ中の基本クロック周期の端数データとに分けて格納している。好ましくはこのようなタイミングデータは、圧縮されてイベントメモリ60に格納される。
図5の例では、図4のイベント実行ユニット47は、デコンプレッション・ユニット62、タイミングカウント・スケーリング63、およびイベント発生器64により構成されている。デコンプレッション・ユニット62は、イベントメモリ60からの圧縮されたタイミングデータを伸張(復元)させる。タイミングカウント・スケーリング63は、イベントタイミングデータを加算しあるいは倍率変更して、各イベントのタイミングを所定の基準時間からのタイミング(遅延時間)としてあらわす。
【0029】
イベント発生器64は、加算やスケーリングの結果としての最終タイミングデータにより、テストパターンを発生し、ドライバコンパレータ61を経由して、被試験デバイス19に与える。被試験デバイスの応答を検証することにより、デバイス19の所定ピンの試験が実行される。ドライバコンパレータ61は、図4のように、主として対応するデバイスピンに与える試験パターンを駆動するドライバと、デバイスピンからの応答出力信号を受けてその電圧値を判定し、期待値と比較するためのコンパレータで構成される。
上記のイベント型テストシステムは、被試験デバイスへの入力信号およびその出力比較用のストローブは、イベント形式で取り扱われている。上述のようにイベント形式では、入力信号や出力比較信号の変化情報はアクション情報(セット・リセット)と時間情報(基準点からの時間)により構成されている。
【0030】
従来技術による試験システムでは、イベント形式で必要とするメモリ容量を低減するためにサイクルベースを採用していた。サイクルベースでは、上記時間情報をサイクル情報(同期信号)と遅延時間情報として、上記アクション情報を波形モードとパターンデータとして構成している。この場合、遅延時間はそのデータ数に制限があり、またパターンデータを柔軟に発生させるためにはループやサブルーチンのような機能を多用する必要があった。したがって、全体として複雑な構成と動作が必要であった。
本発明のイベントテスタでは、従来のサイクルベースの試験システムのような複雑な構成や動作を要しないので、テストピンの増加や異なる性能のテストピンの混在が容易に実現できる。一方、イベントテスタは大きなメモリ容量を必要とするが、メモリが急速に高密度化低価格化する現在、メモリ容量の増大はさほど問題ではない。
上述のように、イベントテスタは個々のテストピン毎に、あるいは所定数のテストピンのグループ毎に独立した試験動作ができる。このためロジックコアやメモリコアのような異なる機能ブロック(コア)を有するシステムICのような被試験デバイスの試験のように、異なる種類の試験を必要とする場合であっても、それらの試験を同時に平行して実行することができる。これら複数の異なる試験の開始や終了タイミングについても独立して設定することができる。
【0031】
図6は、本発明によるテスタモジュールをテストヘッドに組み込むことにより異なる性能にグループ分けされたテストピンを有する半導体試験システムを構成するための概念図である。
テストヘッド124には複数のテスタモジュールが、例えばそのテストヘッドに結合されるテストフィクスチャ127のピン数や被試験デバイスの種類やピン数に応じて組み合わされる。後述のように、テストフィクスチャ127とテスタモジュールのインターフェイスはその仕様を標準化しておき、テスタモジュールをテストヘッド内のどの位置に組み込むことも可能とする。
テストフィクスチャ127は、例えばポゴピンのような伸縮可能なコネクタを多数搭載し、テスタモジュールとパーフォーマンスボード128を電気的かつ機械的に結合する。図6では示していないが、図7Aや図7Bに示すように、本発明においては、用途別の機能モジュール(例えばメモリ修復のためのリペアモジュール132)をテストフィクスチャ127に搭載する。したがって、本発明におけるテストフィクスチャ127は、被試験デバイスの種類等のような特定用途に固定されたものとなる。
【0032】
テストフィクスチャ127上に、パーフォーマンスボード128が設けられる。被試験デバイス19は、パーフォーマンスボード128上の例えばテストソケットに挿入されて、半導体試験システムとの電気的接続がされる。図4に示した、メモリデバイス修復用の機能を実行するリペアモジュール48(図7のリペアモジュール132)は、上述のようにテストフィクスチャ127に搭載される。リペアモジュール48は、例えばパーフォーマンスボード128上に、被試験メモリデバイスの仕様に応じて設けてもよい。
リペアモジュール48には被試験メモリの冗長部の構造についてのデータが与えられている。リペアモジュール48は、被試験メモリの試験により不良メモリセルが発見された場合、その不良メモリセルと冗長部のメモリセルとの置き換えにより被試験メモリを修復するための方法を決定する。一般にこのような修復(リペア)方法は、被試験メモリ内の回路パターンを、冗長部の構造および修復ルールにしたがって切断することにより達成される。例えば、その被試験メモリのリペア方法が、電気信号による回路パターンの切断により実行できる場合には、このリペアモジュール48は切断信号を発生するためのドライバとしての機能も備えることが好ましい。
【0033】
各テスタモジュールは125所定のテストピン数のグループとされる。例えば1個の高速テスタモジュールHSTMには128ピン(チャンネル)分のボードが搭載され、1個の低速テスタモジュールLSTMには256(チャンネル)ピン分のボードが搭載される。これらの数値は単なる例であり、より小さなピン数あるは大きなピン数のグループでもよい。メモリデバイスの試験においては、図7のように、メモリ試験用に構成されたテスタモジュール135を併せて組み込むことが好ましい。
テスタモジュール内の各ボードは、上述したようなイベントテスタとして構成され、被試験デバイス19の対応するピンにテストパターンを、パーフォーマンスボード128を経由して与える。またテストパターンに対する被試験デバイス19の応答出力がパーフォーマンスボード128を経由して対応するテスタモジュール内のボードに与えられ、例えば期待値と比較されてその正否が判定される。
【0034】
各テスタモジュールにはインターフェイス(接続部)126が設けられている。このインターフェイス126は、テストフィクスチャ127の標準仕様に合致するように構成される。例えば対象とするテストヘッドに用いられるテストフィクスチャ127の接続ピンの構造、インピーダンス、ピン間距離(ピンピッチ)あるいは相対位置等が標準仕様化される。この標準仕様にマッチするインターフェイス126をテスタモジュールに備えることにより、テスタモジュールの自由な組み合わせにより試験システムを構成できる。
このような本発明の構成により、被試験デバイスに合った最適のコストパーフォーマンスの試験システムを構成できる。また試験システムの性能を向上させる場合でも、1部のテスタモジュールを交換することにより達成できる場合が多いので、全体として試験設備の長寿命化が実現できる。さらに複数の異なる性能のモジュールの混在が可能なため、必要な性能を該当するモジュールにより直接的に実現することができるので、試験システムの性能向上が容易になる。
【0035】
図7Aおよび図7Bは、メモリデバイスの試験用に構成した本発明の半導体テストシステムの例を示すブロック図である。図7A,図7Bともに、被試験デバイスのロジック部とメモリ部を同時に試験できるようにしたテストシステムの構成を示している。またこれらの図において、テストフィクスチャ127内にリペアモジュール132を有しているが、このような機能モジュールは被試験デバイスに固有な機能に基づいて用いられる。したがって、被試験メモリにリペア機能を有しない場合には、リペアモジュール132を有しないテストフィクスチャが用いられる。ここでは簡略のために、図6におけるインターフェイス126は示していない。またテスタモジュール125は単にTMとして現しているが、その各性能等は目的に応じてそれぞれ同一でも異なっていてもよい。
【0036】
図7Aにおける半導体テストシステムの例では、テストシステムにテスタモジュール125とテスタモジュール135およびアルゴリズミックパターン発生(ALPG)モジュール137が搭載されている。これらのモジュールは、上述したような標準仕様に合致したインターフェイス126を通して、システム本体の任意のスロットに組み込まれる。被試験デバイスのメモリ部がリペア機能を有する場合には、リペアモジュール132を搭載したテストフィクスチャ127を用いることにより、被試験デバイスの試験とそのメモリ部の修復の全行程をこのテストシステムにより実施する。
この構成においてテスタモジュール125はロジック試験用、テスタモジュール135はメモリ試験用のモジュールとなっている。これらテスタモジュールは必ずしもロジック試験用あるいはメモリ試験用に異なるもとのする必要はないが、一般的にはロジック試験とメモリ試験との要件は異なるので、それに適合するように別個のモジュールにするほうが、コストパーフォーマンスがよい。
【0037】
テスタモジュール125から発生されたテストパターンは、テストフィクスチャ127、パーフォーマンスボード128を経由して、被試験デバイスのロジック部に印加される。テストパターンに応答して出力されたロジック部の信号は、テスタモジュール125において期待値と比較されてその良否が検証される。テスタモジュール135から発生されたメモリ試験用のテストパターンは、テストフィクスチャ127、パーフォーマンスボード128を経由して、被試験デバイスのメモリ部に印加される。メモリ部に書き込まれたデータを読み出して、テスタモジュール135において期待値と比較することによりその良否が検証される。
【0038】
被試験デバイスのメモリ部の試験において、テストパターンとして固有の数学的シーケンスを有するパターン(アルゴリズミックパターン)を用いる場合には、ALPGモジュール137からアルゴリズミックパターンを発生するためのイベントデータをテスタモジュール135に供給する。ALPGモジュール137は、対象とするメモリデバイスに必要なアルゴリズミックパターンのみを発生するように構成することにより、より単純で低コストで実現されている。これによりテスタモジュール135から、被試験メモリに適合したアルゴリズミックパターンがイベントデータ列として発生される。
【0039】
ここでALPGモジュール137から、アルゴリズミックパターンを発生するためのイベントデータを、テスタモジュール135に供給する構成をより具体的に説明する。図8のブロック図はその構成例を示している。ALPGモジュール137にはイベントデータに展開されたアルゴリズミックパターンが格納されている。このデータ格納装置としては例えば数ギガバイトから数十ギガバイト(将来においては数百ギガバイト)の大容量ハードディスクを使用できる。その場合、ハードディスク・サブニット158には、テスタモジュール135のピン数に対応したハードディスクをそれぞれ設けるようにしてもよいし、それより少ない数でもよい。アルゴリズミックパターンの容量は大であるが、ハードディスクの容量も急速に増大しかつ小型となっているので、将来のデータ量の増加にも、この構成で対応できる。
【0040】
ハードディスクからのイベントデータは、イベントバッファ156を通してテスタモジュール135のイベント発生器154(図4におけるイベントメモリ60とイベント実行ユニット47に相当)に供給される。イベント発生器154により発生されたテストパターンは、ドライバ152を介して被試験デバイスに与えられる。
ここで、好ましくは上記のハードディスク・サブユニット158は、着脱可能に構成する。これにより、ハードディスクへのアルゴリズミックパターンの書き込みをオフラインで行え、その間別のサブユニットを使用することによりシステムの使用効率を上げることができるので、特に半導体デバイスの生産用のテストシステムに適する。研究開発用として必要な場合には、このようなハードディスクによる構成ではなく、リアルタイムでアルゴリズミックイベントを生成するALPGモジュール137として構成してもよい。
このようにイベントベースのテスタモジュールを用いることにより、全ての信号をイベントタイミングデータとして扱うことができるので、上述のようなハードディスクの使用によるアルゴリズミックパターンのイベントデータとしての処理を行うシステムを構成できる。
【0041】
図7Aに戻り、被試験メモリの試験結果データは、リペアモジュール132にも与えられている。リペアモジュール132は、あらかじめ被試験メモリの物理的構造や冗長部の使用ルール等についての情報が与えられている。したがって、リペアモジュール132は、試験結果データに基づいて、不良メモリセルを冗長部の有効メモリセルと置き換えるためのリペア・アルゴリズムを決定する。上述のように、一般にこのようなメモリセルの置き換えは、被試験デバイス内部の回路パターンをレーザや電気信号により切断することにより行われる。電気信号による切断の場合には、リペアモジュール132に電流ドライバを有することにより、このテストシステムのみで、被試験デバイスの試験と修復を実施できる。
【0042】
図7Bにおける半導体テストシステムの例は、図7Aの半導体テストシステム例と基本的な構造は同一であるが、細部において相違点を有している。相違点の1つは、メモリ用テスタモジュール135とアルゴリズミックパターン発生(ALPG)モジュール137間がデータキャシュパイプライン138による転送手段により接続されている。パイプラインやパラレリング等の先行制御技術によるデータ転送の高速化は、この技術分野では周知である。パイプライン138の段数(レジスタ数)を適切に設定することにより、ALPGモジュール137からテスタモジュール135に転送するデータレートは、テスタモジュール135から被試験デバイスに与えるパターンのレートよりも低くできる。このためALPGモジュール137を低コストで構成できる。
また他の相違点として、ALPGモジュール137は、プログラマブルロジックデバイス、典型的にはフィールド・プログラマブル・ゲートアレイ(FPGA)139をサブユニットとして用い、あるいはこれと置き換えてもよい。このようなFPGAによりALPGを構成する例を後に説明する。FPGAサブユニット139にロードされるデータは、使用されるFPGAのフォーマットに対応したデータ構造に変換された後に、FPGAサブユニット139に書き込まれる。
【0043】
この構成において、FPGA139により被試験メモリの種類等に特化した専用のアルゴリズミックパターンを低コストで発生できる。FPGA139のデータは例えばHDL(ハードウエア記述言語)により記述される。またこの図では、ALPGモジュール137やFPGA139により発生させるアルゴリズミックパターン用のイベントデータを、RTL(レジスタトランスファ言語)モデルのファイル141を用いて作成する場合を示している。このようなRTLモデルのファイルは、被試験デバイスの設計段階において、設計者がテストベンチ142において作成するものであり、そのデータは一般にHDLにより書かれている。
このようにして、全てのアルゴリズミックパターンを発生できるようなALPGを備えるのではなく、被試験デバイスのメモリに固有のアルゴリズミックパターンのみを発生するようにして、簡易で低コストのメモリテストシステムを構成できる。また上述したように、被試験デバイスのメモリ部がリペア機能を有する場合には、リペアモジュール132を搭載したテストフィクスチャ127を用いることにより、被試験デバイスの試験とそのメモリ部の修復をこのテストシステムにより実行することができる。
【0044】
図9に本発明による半導体テストシステムの外観図例を示す。図9において、ホストコンピュータ(メイン・システム・コンピュータ)41は、例えばグラフィック・ユーザ・インターフェイス(GUI)を有するワークステーションであり、ユーザインターフェイスとして機能するとともに、試験システム全体の動作制御を行う。ホストコンピュータ41と試験システム内部のハードウエアは、システムバス64(図4および図5)により接続される。
本発明によるALPGモジュールの一部であるFPGAサブユニット139について図10−図15を参照して説明する。本発明のサブユニット139は、FPGA(フィールドプログラマブル・ゲートアレイ)、PLD(プログラマブルロジックデバイス)、あるいはPAL(プグロラマブルアレイロジック)等を用いて、特定のアルゴリズミックパターンの発生のために専用のアルゴリズミックパターン発生器として構成する。
【0045】
FPGAやPLDあるいはPALは、ユーザがプログラム可能な論理ICデバイス(プログラマブルロジックデバイス)であり、ユーザによるプログラムがハードウエアとしてIC中にロードされ、意図した機能を実現するものである。本発明に用いるこのようなプログラマブルロジックデバイスは、上記のFPGA等の名称に限らず、ユーザのプログラム可能なあらゆるロジックデバイスを含む。
図10はFPGA(フィールドプログラマブル・ゲートアレイ)の基本構成例を示している。FPGA250では例えば数百あるいは数千のような多数のロジックセル256が2次元的(アレイ状)に配列されている。各ロジックセル256には縦方向および横方向にチャンネルが形成され、このチャンネルによりロジックセル256の入出力の信号路を形成する。これらの信号通路はインターコネクト(プログラマブルスイッチ)254により他のロジックセル256と任意に接続することができる。FPGA250の外周には外部回路とのインターフェイスのために用いる入出力セル252が備えられている。
【0046】
FPGA250の各ロジックセル256の最も単純な構成例を図11に示す。この例では、ロジックセル256は、入力端子A、B、C、Dと出力端子X、Yおよびクロック端子を有しており、クロックに同期して動作する。ロジックセル256の内部は、マルチプレクサ(選択回路)261、263−267、ルックアップテーブル262およびフリップフロップ268により構成されている。
ルックアップテーブル262は、ユーザがプログラムできる小さなメモリであり、上記入力端子からの入力信号はそのメモリのアドレスとしても使用される。ルックアップテーブル262にプログラムすることにより、PROM(プログラムROM)と同様な態様で、所望のロジック機能を実現できる。したがって、この各ロジックセル256は、ロジック回路(ゲートにより形成)とフリップフロップにより1ユニットを構成しているといえる。
プログラマブルスイッチ254は、最初のプログラム設定により固定され以後の変更は不可能な構成としているFPGA、あるいは再プログラムによる変更が可能な構成のFPGAのいずれも市場で入手可能である。再変更(プログラムの書き換え)が可能な構成の場合には、プログラムスイッチ254は、トランジスタスイッチにより構成され、例えば外部からの信号によりそのオンオフが設定される。
【0047】
図12は、代表的なアルゴリズミックパターンの1つである、マーチングパターンを示している。この例では、図示の簡素化のために、被試験メモリのアドレス数(セル数)を8(アドレス0からアドレス7)としている。図3の上側では、該当アドレスにおいて0を書き込む場合を「0W」、1を書き込む場合を「1W」、0を読み出す場合を「0R」、1を読み出す場合を「1R」として、フローグラフ状に現している。図3の下側では、アドレス発生器から発生するアドレス、データ発生器から発生するデータ、制御信号発生器から発生する制御信号をテーブル状に現している。
図12のマーチングパターンを、わずか8個のメモリセルを有する被試験メモリに適用する場合であっても、そのテストパターンは、40ステップを必要とする。したがって、数百メガビット等のような最近の半導体メモリデバイスを試験するためには、このようなテストパターンを単純にパターン発生器のメモリに格納するためには、膨大なメモリ容量が必要となる。このため、アルゴリズミックパターン発生器により、所定の規則性を有するテストパターンを数学的演算を実行しながら発生するようにして、パターン発生に必要なメモリ容量を小さくしている。
【0048】
図13は、FPGAを用いて構成した本発明のアルゴリズミックパターン発生器の1例を示す。この例によるアルゴリズミックパターン発生器は、図12のマーチングパターンを発生するように、FPGAを用いたシーケンサやカウンタ等を用いて構成している。このアルゴリズミックパターン発生器を、FPGA以外の他のプログラマブルロジックデバイスを用いて構成してもよい。
図13のパターン発生器は、シーケンサ270、シーケンサ272、カウンタ274およびロジック回路276、278を有している。カウンタ274はアップダウンカウンタである。ロジック回路276および278はアンドやオアのようなゲート機能を果たすものである。ロジック回路276の出力はデータであり、ロジック回路278の出力はコントロール信号であり、カウンタの出力はアドレスである。これらデータ、コントロール信号、アドレスは図12のマーチングテストパターンを構成し、被試験メモリデバイスに供給される。
【0049】
図14Aおよび図14Bは、FPGAにより構成した図13のアルゴリズミックパターン発生器において、図12のマーチングパターンを発生するための各部の動作シーケンスを示すステートダイアグラム(状態変移図)である。図14Aは、シーケンサ270の動作を示し、図14Bはシーケンサ272の動作を示している。
カウンタ274は、シーケンサ270の状態(ステート)がS1およびS2のときはアップカウント、S3のときダウンカントとなるようにプログラムされている。またカウンタ274は、シーケンサ272の状態が論理1のとき不動作(ポーズ)であり、論理0のときにはカウント動作を行う。
【0050】
図14Aにおいて、アイドル状態においてstartの条件が成立するとシーケンサ270の動作が開始されて状態S1(シーケンス1)に移行する。これによりカウンタ274のカウント動作が開始され、クロックを1づつアップカウントする。したがって、カウンタ274は図12のアドレス0からアドレス7(パターン1−8)を発生する。
図14Bのシーケンサ272は、シーケンサ270の状態がS2またはS3の場合は論理0と論理1を交互に繰り返すが、S1の場合は非動作となるようにプログラムされている。したがってシーケンサ272は非動作となり、論理0の状態を維持している。この論理0はロジック回路276からデータとして出力されるので、図3のパターン1−8における書き込みデータ0が形成される。またこの論理0を書き込みコントロール信号(W)としてロジック回路278から出力する。
【0051】
図14Aにおいて、図12のシーケンス1が終了すると、end条件が成立するので、シーケンサ270は状態S2(シーケンス2)に移行する。上記のようにカウンタ274はシーケンサ270の状態がS2のときもアップカウントをするように設定されている。したがって、図12のシーケンス2のようにアドレス値が増加する。
このとき図14Bのように、シーケンサ272は、シーケンサ270の状態がS2あるいはS3のときは、クロックに同期して論理0と論理1の状態を交互に繰り返す。上記のように論理1のときはカウンタ274の動作が停止されるので、カウンタ274のアドレス出力は以前の状態を維持する。したがって、カウンタ274のアドレス出力は、図12に示す用に、00112233...のように同一のアドレスを2回繰り返しながら増加する。
【0052】
シーケンサ272の状態は論理0と論理1を交互に繰り返すので、これを書き込みコントロール信号(W)と読み出しコントロール信号(R)としてロジック回路278から出力する。またシーケンサ272の状態は論理0と論理1を図12に示すデータとしてロジック回路276から出力する。
図14Aにおいて、図12のシーケンス2が終了すると、end条件が成立して、シーケンサ270は状態S3(シーケンス3)に移行する。上記のように状態S3のときは、カウンタ274はダウンカウントするように設定されているので、アドレス7からアドレス0に向かってアドレス値を減少させる。このときシーケンサ272は上記のように論理0と論理1を交互に繰り返すので、カウンタ274のアドレス出力は、図3に示す77665544...のように同一のアドレスを2回繰り返しながら減少する。
【0053】
またシーケンサ272の状態は論理0と論理1を交互に繰り返すので、これを書き込みコントロール信号(W)と読み出しコントロール信号(R)としてロジック回路278から出力するとともにデータとしてロジック回路276から出力する。このとき、データとコントロール信号(書き込み、読み出し)は、それぞれシーケンス2の場合と逆なので、例えばシーケンサ270の状態S3においては、ロジック回路276および278の反転ロジックを出力する。
以上のようにして、図13のアルゴリズミックパターン発生器により、図12のマーチングパターンを発生することができる。このようにプログラム可能なロジックデバイスでアルゴリズミックパターン発生器を形成することにより、特定パターン専用のALPGサブユニット139を小規模なハードウエアにより構成できる。またこのサブユニット139は、ハードウエアに組み込まれたプログラムにより所定の動作をするので、従来の汎用パターン発生のようなメモリのアクセス時間を要せず、したがって高速動作が可能である。
【0054】
図15Aは図13のシーケンサ270の構成例を示すブロック図、図15Bは図13のシーケンサ272の構成例を示すブロック図、図15Cは図13のカウンタ274の構成例を示すブロック図である。これらの回路はいずれもロジック回路とフリップフロップの組み合わせにより構成されている。
図15Aのシーケンサ270は、ロジック回路282、283とフリップフロップ285、286により構成されたステートマシンになっている。設定したプログラムに基づいてロジック回路285、286には、入力条件としてstartとendが与えられる。シーケンサ270の出力A1、A2はシーケンサ272とカウンタ274にそれぞれ供給される。
図15Bのシーケンサ272は、ロジック回路287とフリップフロップ288により構成されたステートマシンである。シーケンサ272の入力にはシーケンサ270の出力が与えられる。上述のように、シーケンサ270が状態S1のときは、シーケンサ272は非動作(ポーズ)となるように設定されている。
図15Cのカウンタ274はロジック回路292、293、294とフリップフロップ295、296、297により構成されている。カウンタ274の出力は被試験メモリに与えるアドレスとなる。シーケンサ272からの出力が論理1のとき、カウンタ274のカウント動作を非動作(ポーズ)とするように設定されている。
【0055】
上記の説明ではマーチングパターンを例に説明したが、本発明のアルゴリズミックパターン発生モジュールを、再プログラム可能なFPGA等により構成する場合には、そのプログラムを変更することができるので、他のアルゴリズミックパターンを発生するパターン発生器として再構成することも可能である。
一般にFPGAのプログラムはハードウエア記述言語(VHDL等)を用いて行う。したがって、本発明のパターン発生器を既存のVHDL用ツールを用いてプログラムすることも可能である。しかし、各種のアルゴリズミックパターンが発生できるように構成された汎用のアルゴリズミックパターン発生器が既に存在するので、その発生器のプログラムからFPGAのプログラムに変換するコンパイラを作成して、FPGAのプログラムを行うことも可能である。この場合は、既存の汎用パターン発生器のプログラムを有効利用できる。
【0056】
以上説明したように、本発明のアルゴリズミックパターン発生モジュールは、プログラム可能なロジックデバイスを用いて形成することにより、特定パターン専用のパターン発生器を小規模なハードウエアにより構成できる。また本発明のアルゴリズミックパターン発生器は、ハードウエアに組み込まれたプログラムにより所定の動作をするので、従来の汎用アルゴリズミックパターン発生のようなメモリのアクセス時間を要せず、したがって高速動作が可能である。また本発明のアルゴリズミックパターン発生器は、プログラムの書き換え可能なプログラマブルロジックデバイスを用いることにより、ハードウエアプログラムにより、発生するアルゴリズミックパターンを変更できる。
本発明によるイベントテスタは、従来のサイクルベースで構成された半導体試験システムと異なり、パターン発生器やタイミング発生器等に相当するハードウエアを要しない。したがって、モジュール化したイベントテスタを全てテストヘッド(システム本体)124内に収容する構成として、全体の物理的サイズを大幅に縮小できる。
【0057】
以上のように本発明の半導体メモリテストシステムにおいては、被試験メモリデバイスの種類や試験目的に応じて必要なアルゴリズミックパターンのみを発生できるように構成したALPG発生モジュールを被試験メモリに応じてテストシステムに組み込むように構成されている。これによりテスタモジュールとALPGモジュールの各種の組み合わせが可能となり、被試験メモリデバイスに固有の試験システムを低コストで構成できる。
さらに本発明の半導体メモリテストシステムにおいては、テスタモジュールと被試験デバイス間の電気的接続を行うためのテストフィクスチャ内に各種の機能モジュールを用途別に設け、試験対象に応じてテストフィクスチャを交換する。テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードは、ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う。
【0058】
本発明のイベント型メモリテストシステムでは、特定用途に用いる機能モジュールをテストフィクスチャ(ピン・フィクスチャ)に搭載することにより、被試験メモリに固有であってその試験に付随する機能、例えばそのメモリの不良個所の修理(リペア)等を実行することができる。このため、特定用途に専用として用意されたテストフィクスチャを被試験対象に応じて取り替えることにより、簡易で低コストな半導体メモリテストシステムを実現できる。
本発明の半導体テストシステムは、テストピン間で相互に独立した動作が可能であり、所定テストピンのグループと他のグループ間で異なる被試験デバイスや被試験ブロックを同時に担当することができる。したがって、システムICのような複数の異なる機能ブロック(コア)、例えばロジックコアとメモリコアを有する場合であっても、これらの機能コアの試験を同時に平行して実施できる。
本発明の半導体テストシステムでは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また必要とするハードウエア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウエアを大幅に単純化できる。このために、全体としの物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それに伴う各種費用の減少が実現できる。
【0059】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【図面の簡単な説明】
【0060】
【図1】図1は、従来技術における半導体テストシステム(LSIテスタ)の基本的構成例を示すブロック図である。
【図2】図2は、従来技術における半導体テストシステムの一般的な外観を示す概念図である。
【図3】図3は、従来の半導体テストシステムにおいて、サイクルベースによりテストパターンを形成するためのデータ記述例と、それと同一のテストパターンをイベントベースでテストパターンを形成するためのデータ記述例を比較するための図である。
【図4】図4は、本発明による特有用途用のイベント型メモリテストシステムによりメモリデバイスを試験する場合の、テストシステムの構成例を示すブロック図である。
【図5】図5は、本発明によるイベントベースで形成され、テスタモジュールに組み込まれるイベントテスタボード内に構成される各イベントテスタの回路構成例を示すブロック図である。
【図6】図6は、本発明によるテスタモジュールをテストヘッドに組み込むことにより、異なる性能にグループ分けられたテストピンを有する半導体テストシステムを構成するための概念図である。
【図7A】図7Aは、本発明によりメモリを有する被試験デバイスの試験用に構成した半導体テストシステムの構成例を示すブロック図である。
【図7B】図7Bは、本発明によりメモリを有する被試験デバイスの試験用に構成した半導体テストシステムの他の構成例を示すブロック図である。
【図8】図8は、ALPGモジュールからアルゴリズミックパターンを発生するためのイベントデータをテスタモジュールに供給する構成を示したブロック図である。
【図9】図9は、本発明におけるモジュール形式半導体テストシステムの外観例を示す概念図である。
【図10】図10は、本発明によるアルゴリズミックパターンALPGモジュールを構成するために用いるプログラマブルロジックデバイスの1種であるFPGA(フィールドプログラマブル・ゲートアレイ)の簡略構成例を示す概念図である。
【図11】図11は、図10のFPGAにおける1のロジックセルの基本回路構成例を示す回路図である。
【図12】図12は、半導体メモリをテストするためにパターン発生器により発生するアルゴリズミック・テストパターンの1種であるマーチングパターンのシーケンス例を示す概念図である。
【図13】図13は、FPGAを用いて構成した本発明のアルゴリズミックパターン発生器(ALPG)モジュールの例を示すブロックであり、図12のマーチングパターンを発生するための構成となっている。
【図14A】図14Aは、FPGAにより構成した図13のALPGモジュールにおいて、図12のマーチングパターンを発生するためのシーケンスを示すステートダイアグラムである。
【図14B】図14Bは、FPGAにより構成した図13のALPGモジュールにおいて、図12のマーチングパターンを発生するためのシーケンスを示すステートダイアグラムである。
【図15A】図15Aは、図13のシーケンサ270の構成例を示すブロック図である。
【図15B】図15Bは、図13のシーケンサ272の構成例を示すブロック図である。
【図15C】図15Cは、図13のカウンタ274の構成例を示すブロック図である。
Claims (14)
- 半導体テストシステムにおいて、
同一または異なる種類の性能を有するテスタモジュールと、
被試験デバイスのメモリに固有のアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生(ALPG)モジュールと、そのALPGモジュールはプログラマブルロジックデバイスにハードウエアによるプログラムを施して少なくとも1個のステートマシンを構成し、これにより特定のアルゴリズミック・テストパターンを発生可能にした専用ALPGモジュールであり、
そのテスタモジュールとALPGモジュールを複数個任意に組み合わせて搭載するテストシステム本体と
そのテストシステム本体上に設けられ、テスタモジュールと被試験デバイスを電気的に接続するテストフィクスチャと、
そのテストフィクスチャ上に設けられ被試験デバイスを搭載するためのパーフォーマンスボードと、
そのテストシステムに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータと、
により構成される半導体テストシステム。 - 被試験デバイスがロジック機能とメモリ機能を有するときは、上記複数のテスタモジュールはロジック試験用テスタモジュールとメモリ試験用テスタモジュールを含み、被試験デバイスのロジック機能とメモリ機能の試験を同時に平行に行う請求項1に記載の半導体テストシステム。
- 上記テストフィクスチャ内に、被試験デバイスのメモリ機能に固有の機能モジュールを搭載した請求項1に記載の半導体テストシステム。
- 上記機能モジュールはメモリのリペア機能を実行するためのアルゴリズムを決定するモジュールである請求項3に記載の半導体テストシステム。
- 上記ALPGモジュールはフィールド・プログラマブル・ゲートアレイ(FPGA)により構成される請求項1に記載の半導体テストシステム。
- 上記ALPGモジュールは、上記メモリ試験用テスタモジュールにパイプライン構成によるデータ転送手段を用いて、アルゴリズミックパターン用のイベントデータを転送する請求項2に記載の半導体テストシステム。
- 上記テスタモジュールと被試験デバイスを電気的に接続するためのテストフィクスチャと上記テスタモジュールとの接続仕様が標準化された請求項1に記載の半導体テストシステム。
- 上記テスタモジュールは所望のテストピン数となるようにピン数の設定変更ができる請求項1に記載の半導体テストシステム。
- 上記テスタモジュールは所望のテストピン数となるようにピン数の設定変更ができ、その設定や変更はホストコンピュータからのアドレス設定によりされる請求項1に記載の半導体テストシステム。
- 上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは1のテストピン用に構成されている請求項1に記載の半導体テストシステム。
- 上記テスタモジュールはそれぞれその内部にコントローラを有し、上記ホストコンピュータからの指令に基づき各モジュールからテストパターンの発生と被試験デバイスからの出力信号の検証を行う請求項1に記載の半導体テストシステム。
- 上記テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードはコントローラを有し、上記ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う請求項10に記載の半導体テストシステム。
- 上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは1のテストピン用に構成されており、かつその各イベントテスタボードは、
上記ホストコンピュータからの指令に基づき各テスタボードからテストパターンの発生と被試験デバイスからの出力信号の検証を行うコントローラと、
各イベントのタイミングデータを格納するためのイベントメモリと、
上記コントローラの制御のもとに、そのイベントメモリにアドレスデータを与えるアドレスシーケンサと、
そのイベントメモリからのタイミングデータに基づいてテストパターンを形成する手段と、
そのテストパターンを対応する被試験デバイスピンに与えその被試験デバイスからの応答出力信号を受けるドライバコンパレータと、
により構成される請求項1に記載の半導体テストシステム。 - 半導体テストシステムにおいて、
同一または異なる種類の性能を有するテスタモジュールと、
被試験デバイスのメモリに固有のアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生(ALPG)モジュールと、そのALPGモジュールはプログラマブルロジックデバイスにハードウエアによるプログラムを施して少なくとも1個のステートマシンを構成し、これにより特定のアルゴリズミック・テストパターンを発生可能にした専用ALPGモジュールであり、
そのテスタモジュールとALPGモジュールを複数個任意に組み合わせて搭載するテストシステム本体と、
そのテストシステム本体上に設けられ、テスタモジュールと被試験デバイスを電気的に接続するテストフィクスチャと、
そのテストフィクスチャ内に設けられ、被試験デバイスのメモリ機能に付随する機能を果たすための機能モジュールと、
そのテストフィクスチャ上に設けられ被試験デバイスを搭載するためのパーフォーマンスボードと、
そのテストシステムに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータと、
により構成される半導体テストシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/981,535 | 2001-10-15 | ||
US09/981,535 US6631340B2 (en) | 2001-10-15 | 2001-10-15 | Application specific event based semiconductor memory test system |
PCT/JP2002/010531 WO2003034082A1 (en) | 2001-10-15 | 2002-10-10 | Application specific event based semiconductor memory test system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005505780A true JP2005505780A (ja) | 2005-02-24 |
JP4729256B2 JP4729256B2 (ja) | 2011-07-20 |
Family
ID=25528443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003536763A Expired - Fee Related JP4729256B2 (ja) | 2001-10-15 | 2002-10-10 | 特定メモリ試験用イベント型テストシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US6631340B2 (ja) |
JP (1) | JP4729256B2 (ja) |
CN (1) | CN100406902C (ja) |
DE (1) | DE10297319T5 (ja) |
TW (1) | TW567571B (ja) |
WO (1) | WO2003034082A1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015032341A (ja) * | 2013-07-31 | 2015-02-16 | ユニテスト インク.Unitest Inc. | Fpga基盤メモリ試験装置の出力信号校正装置およびその方法 |
KR20150127704A (ko) * | 2013-03-13 | 2015-11-17 | 자일링크스 인코포레이티드 | 아날로그 블록 및 아날로그 블록을 테스트하는 테스트 블록 |
KR101731209B1 (ko) * | 2015-08-17 | 2017-04-27 | 가부시키가이샤 어드밴티스트 | 테스트 시스템, 시험 장치 |
KR20220000783U (ko) * | 2020-09-28 | 2022-04-05 | 허페이 스피록스 테크놀로지 씨오., 엘티디. | 자동 시험 장비 |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030074623A1 (en) * | 2001-10-13 | 2003-04-17 | Koji Takahashi | Algorithmic test pattern generator |
US7174490B2 (en) * | 2002-04-12 | 2007-02-06 | Broadcom Corporation | Test system rider utilized for automated at-speed testing of high serial pin count multiple gigabit per second devices |
US7502326B2 (en) * | 2002-04-12 | 2009-03-10 | Broadcom Corporation | Methods used to simultaneously perform automated at-speed testing of multiple gigabit per second high serial pin count devices |
EP1353189B1 (en) * | 2002-04-12 | 2006-06-14 | Broadcom Corporation | Systems and methods utilized for automated at-speed testing of high serial pin count multiple gigabit per second devices |
US7363557B2 (en) * | 2002-04-12 | 2008-04-22 | Broadcom Corporation | System for at-speed automated testing of high serial pin count multiple gigabit per second devices |
US7278079B2 (en) * | 2002-04-12 | 2007-10-02 | Broadcom Corporation | Test head utilized in a test system to perform automated at-speed testing of multiple gigabit per second high serial pin count devices |
JP2005528596A (ja) * | 2002-05-06 | 2005-09-22 | ネクステスト システムズ コーポレイション | マルチタスク・アルゴリズミック・パターン・ジェネレータを有する半導体試験システム |
DE10231419B4 (de) * | 2002-07-11 | 2015-01-29 | Qimonda Ag | Vorrichtung und Verfahren zur Kalibrierung von Signalen |
AU2003265891A1 (en) * | 2002-09-04 | 2004-03-29 | Mentor Graphics (Holdings) Ltd. | Polymorphic computational system and method in signals intelligence analysis |
DE10323413B4 (de) * | 2003-05-23 | 2006-01-19 | Infineon Technologies Ag | Prüfverfahren, Prüfsockel und Prüfanordnung für Hochgeschwindigkeits- Halbleiterspeichereinrichtungen |
KR100498509B1 (ko) * | 2003-11-12 | 2005-07-01 | 삼성전자주식회사 | 검사시간을 단축하는 플래시 메모리 테스터 및 이를이용한 전기적 검사방법 |
KR100536293B1 (ko) * | 2004-02-17 | 2005-12-12 | 박현주 | 칩 설계 검증 장치 및 방법 |
US7362089B2 (en) * | 2004-05-21 | 2008-04-22 | Advantest Corporation | Carrier module for adapting non-standard instrument cards to test systems |
US7190583B1 (en) * | 2005-08-29 | 2007-03-13 | Verigy Pte Ltd | Self contained, liquid to air cooled, memory test engineering workstation |
US7552370B2 (en) * | 2006-03-31 | 2009-06-23 | Robert Pochowski | Application specific distributed test engine architecture system and method |
EP1858028B1 (en) * | 2006-05-18 | 2010-12-22 | Dialog Semiconductor GmbH | Memory test engine |
US7821284B2 (en) * | 2008-10-24 | 2010-10-26 | It&T | Semiconductor test head apparatus using field programmable gate array |
JP5477062B2 (ja) * | 2010-03-08 | 2014-04-23 | 富士通セミコンダクター株式会社 | 半導体集積回路の試験装置、試験方法、及びプログラム |
KR20120066158A (ko) * | 2010-12-14 | 2012-06-22 | 삼성전자주식회사 | 테스트 방법 및 이를 수행하기 위한 장치 |
US8839057B2 (en) * | 2011-02-03 | 2014-09-16 | Arm Limited | Integrated circuit and method for testing memory on the integrated circuit |
US10161993B2 (en) * | 2013-02-21 | 2018-12-25 | Advantest Corporation | Tester with acceleration on memory and acceleration for automatic pattern generation within a FPGA block |
US9400307B2 (en) | 2013-03-13 | 2016-07-26 | Keysight Technologies, Inc. | Test system for improving throughout or maintenance properties of semiconductor testing |
US9152520B2 (en) * | 2013-09-26 | 2015-10-06 | Texas Instruments Incorporated | Programmable interface-based validation and debug |
US9279857B2 (en) * | 2013-11-19 | 2016-03-08 | Teradyne, Inc. | Automated test system with edge steering |
CN103744012B (zh) * | 2014-01-09 | 2016-12-07 | 上海华虹宏力半导体制造有限公司 | 并行测试装置及测试方法 |
US9749775B2 (en) * | 2015-04-30 | 2017-08-29 | Qualcomm Incorporated | Systems and methods for wireless communication test automation |
US10310014B1 (en) * | 2016-05-12 | 2019-06-04 | Xilinx, Inc. | Method to convert OVM/UVM-based pre-silicon tests to run post-silicon on a tester |
CN106646204B (zh) * | 2016-12-23 | 2019-02-19 | 中国电子产品可靠性与环境试验研究所 | Fpga存储资源测试系统、方法及装置 |
KR20200123680A (ko) * | 2019-04-22 | 2020-10-30 | 에스케이하이닉스 주식회사 | 테스트 기판 |
KR20210008712A (ko) * | 2019-07-15 | 2021-01-25 | 삼성전자주식회사 | 테스트 패턴 정보를 저장하는 메모리 모듈, 그것을 포함하는 컴퓨터 시스템 및 그것의 테스트 방법 |
CN112527690B (zh) * | 2021-02-10 | 2021-05-18 | 武汉精鸿电子技术有限公司 | 一种针对半导体存储器老化测试的离线调试方法及装置 |
CN113257334B (zh) * | 2021-06-30 | 2021-10-15 | 四川微巨芯科技有限公司 | 固态硬盘的测试方法、装置和系统 |
CN117608947B (zh) * | 2024-01-24 | 2024-04-23 | 合肥康芯威存储技术有限公司 | 一种存储器的故障测试系统以及方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3676377D1 (de) * | 1985-01-31 | 1991-02-07 | Hitachi Ltd | Generator fuer testmuster. |
JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
JPH03202791A (ja) * | 1989-12-29 | 1991-09-04 | Olympus Optical Co Ltd | 任意ロジックパターンジェネレータ |
JPH04324379A (ja) * | 1991-04-25 | 1992-11-13 | Nec Corp | 集積回路試験装置 |
JPH0552913A (ja) * | 1991-08-27 | 1993-03-02 | Mitsubishi Electric Corp | 半導体テスト装置 |
JP2581788Y2 (ja) * | 1992-05-01 | 1998-09-24 | 株式会社アドバンテスト | 冗長回路を有する半導体メモリの試験装置 |
CA2261972C (en) * | 1996-07-26 | 2008-02-12 | Ajinomoto Co., Inc. | Method of breeding high-level lactation dairy cows using rumen-bypassed amino acids |
JP3367848B2 (ja) * | 1996-12-10 | 2003-01-20 | 株式会社東芝 | 半導体デバイスのテスト装置 |
JP3867862B2 (ja) * | 1997-04-16 | 2007-01-17 | 株式会社ルネサステクノロジ | 半導体集積回路およびメモリの検査方法 |
JPH10319095A (ja) * | 1997-05-22 | 1998-12-04 | Mitsubishi Electric Corp | 半導体テスト装置 |
KR100297709B1 (ko) * | 1998-04-21 | 2001-08-07 | 윤종용 | 다수개의메모리뱅크를구비하는반도체메모리장치의테스트방법및반도체메모리테스트장비 |
JP2000097988A (ja) * | 1998-09-22 | 2000-04-07 | Ando Electric Co Ltd | Ic試験装置、ic試験方法、及び記憶媒体 |
US6629282B1 (en) * | 1999-11-05 | 2003-09-30 | Advantest Corp. | Module based flexible semiconductor test system |
US6536006B1 (en) * | 1999-11-12 | 2003-03-18 | Advantest Corp. | Event tester architecture for mixed signal testing |
US6314034B1 (en) * | 2000-04-14 | 2001-11-06 | Advantest Corp. | Application specific event based semiconductor memory test system |
-
2001
- 2001-10-15 US US09/981,535 patent/US6631340B2/en not_active Expired - Fee Related
-
2002
- 2002-10-09 TW TW091123326A patent/TW567571B/zh not_active IP Right Cessation
- 2002-10-10 JP JP2003536763A patent/JP4729256B2/ja not_active Expired - Fee Related
- 2002-10-10 WO PCT/JP2002/010531 patent/WO2003034082A1/en active Application Filing
- 2002-10-10 DE DE10297319T patent/DE10297319T5/de not_active Withdrawn
- 2002-10-10 CN CN028204069A patent/CN100406902C/zh not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150127704A (ko) * | 2013-03-13 | 2015-11-17 | 자일링크스 인코포레이티드 | 아날로그 블록 및 아날로그 블록을 테스트하는 테스트 블록 |
KR102065813B1 (ko) | 2013-03-13 | 2020-01-13 | 자일링크스 인코포레이티드 | 아날로그 블록 및 아날로그 블록을 테스트하는 테스트 블록 |
JP2015032341A (ja) * | 2013-07-31 | 2015-02-16 | ユニテスト インク.Unitest Inc. | Fpga基盤メモリ試験装置の出力信号校正装置およびその方法 |
US9197212B2 (en) | 2013-07-31 | 2015-11-24 | Unitest Inc. | Apparatus and method for correcting output signal of FPGA-based memory test device |
KR101731209B1 (ko) * | 2015-08-17 | 2017-04-27 | 가부시키가이샤 어드밴티스트 | 테스트 시스템, 시험 장치 |
KR20220000783U (ko) * | 2020-09-28 | 2022-04-05 | 허페이 스피록스 테크놀로지 씨오., 엘티디. | 자동 시험 장비 |
JP2022055277A (ja) * | 2020-09-28 | 2022-04-07 | スピロックス コーポレーション | データ処理機能を有する自動試験機及びその情報処理方法 |
KR200496494Y1 (ko) | 2020-09-28 | 2023-02-09 | 허페이 스피록스 테크놀로지 씨오., 엘티디. | 자동 시험 장비 |
JP7285818B2 (ja) | 2020-09-28 | 2023-06-02 | 合肥蔚達科技有限公司 | データ処理機能を有する自動試験機及びその情報処理方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4729256B2 (ja) | 2011-07-20 |
WO2003034082A1 (en) | 2003-04-24 |
CN1714296A (zh) | 2005-12-28 |
US20030074153A1 (en) | 2003-04-17 |
DE10297319T5 (de) | 2004-12-09 |
CN100406902C (zh) | 2008-07-30 |
TW567571B (en) | 2003-12-21 |
US6631340B2 (en) | 2003-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4729256B2 (ja) | 特定メモリ試験用イベント型テストシステム | |
JP4330266B2 (ja) | イベント型の混成信号集積回路用半導体試験システム | |
JP4115101B2 (ja) | 半導体テストシステム | |
JP4143254B2 (ja) | モジュール型半導体試験システム | |
US6314034B1 (en) | Application specific event based semiconductor memory test system | |
JP4330287B2 (ja) | イベント型テストシステム | |
US7089135B2 (en) | Event based IC test system | |
US6701491B1 (en) | Input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it | |
TWI497510B (zh) | 設計應用特定探針卡測試系統之方法 | |
US6701474B2 (en) | System and method for testing integrated circuits | |
JP4380907B2 (ja) | 複数の仮想テスタをサポートする半導体テストシステム | |
JP3934434B2 (ja) | 回路の試験装置 | |
CN1385710A (zh) | 用于混合信号测试的事件测试器结构 | |
JP2021534427A (ja) | デジタル回路試験及び分析モジュール、システム及びそれの方法 | |
US20030074623A1 (en) | Algorithmic test pattern generator | |
JP2003256493A (ja) | テスタシミュレーション装置及びテスタシミュレーション方法 | |
CN117787201A (zh) | 一种可配置多ip版本的简化电路生成模块的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080606 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081202 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090203 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090210 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090424 |
|
RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20101201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110204 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110418 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD15 | Notification of revocation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7435 Effective date: 20110421 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |