CN1714296A - 有针对性应用的基于事件的半导体存储器测试系统 - Google Patents

Abstract

一种用于测试半导体器件的半导体测试系统，具有多个不同的测试器模块，和用于产生针对被测试的器件中的存储器的算法码型的算法码型发生器(ALPG)，从而实现低成本和专用的存储器测试系统。该半导体测试系统包括两个或多个性能彼此不同的测试器模块、产生针对特定存储器的算法码型的ALPG模块；容纳测试器模块和ALPG模块的组合的测试系统主机、电连接测试器模块和被测试器件的测试设备、在测试设备中提供的用于安装被测试器件的执行板，以及通过测试器总线与测试器模块通信从而控制测试系统的整体操作的主计算机。

Description

有针对性应用的基于事件的半导体存储器测试系统

发明领域

本发明涉及用于测试半导体集成电路，例如，大规模集成(LSI)电路的半导体测试系统，更具体的，涉及具有基于事件的(eventbased)测试器结构的低成本半导体测试系统，并且本发明专门用于测试特定类型的存储器件。通过自由组合具有相同或不同容量的多个测试器模块和用于产生针对要被测试的存储器件的算法测试码型(algorithmic test pattern)的算法码型产生模块(algorithmic patterngeneration module)，以形成本发明的基于事件的半导体存储器测试系统，从而建立低成本测试系统。除了安装在测试系统的主框架中的测试器模块和算法码型产生模块之外，可以在测试设备中安装专用于被测试的存储器的功能模块，从而形成可以进行存储器测试和与存储器测试相关的特殊处理的存储器测试系统。

发明背景

图1示出了在用于测试半导体集成电路(“被测试器件”或“DUT”)的常规技术中的半导体测试系统，也称作IC测试器，的例子的示意框图。

在图1的例子中，测试处理器11表示在半导体测试系统中提供的用于通过测试器总线控制测试系统的操作的处理器。根据来自测试处理器11的码型数据，码型发生器12分别为定时发生器13和波形格式器(wave formatter)14提供定时数据和波形数据。由波形格式器14使用来自码型发生器12的波形数据和来自定时发生器13的定时数据产生测试码型，测试码型通过驱动器15加到被测试的器件(DUT)19。

在被测试的器件(DUT)19是存储器件的情况下，加到DUT的测试码型由地址数据、写入数据和控制数据构成。在DUT的预定地址中写入预定数据之后，读出该地址中的数据，以确定在存储器中的数据是否与写入的数据相同。

更具体的，从DUT 19读出的数据由模拟比较器16参考预定的阈值电压转换为逻辑信号。由逻辑(码型)比较器17比较该逻辑信号与来自码型发生器12的预期值数据(写入数据)。逻辑比较的结果存储在对应于DUT 19的地址的故障存储器18中，用在随后的故障分析阶段。在这种存储器测试中，用于读写被测试的存储器件的地址数据和写入数据可以是基于数学算法的序列产生的码型。根据要测试特定的存储器件的物理结构和测试目的选择这种码型产生算法。

为半导体测试系统的每个测试点提供上述电路结构。因此，因为大规模半导体测试系统具有大量测试点，例如从256个测试点到2048个测试点，并且引入相同数量的其中每个都具有图1所示结构的电路结构，所以实际的半导体测试系统变成非常大的系统。图2示出了这种半导体测试系统的外观的例子。半导体测试系统主要由主框架22、测试头24和工作站26形成。

工作站26是例如具有图形用户接口(GUI)的计算机，作为测试系统和用户之间的接口。测试系统的操作、测试程序的产生以及测试程序的执行通过工作站26进行。主框架22包括大量测试管脚，每个具有图1所示的测试处理器11、码型发生器12、定时发生器13、波形格式器14以及比较器17。

测试头24包括大量印制电路板，每个具有图1所示的管脚电路20。在管脚电路20中提供驱动器15、模拟比较器16和用来切换被测试的器件的管脚的转换开关(未示出)。例如，测试头24是圆柱形，其中形成管脚电路20的印制电路板放射状排列。在测试头24的上表面上，被测试的器件19插入大致在执行板(performance board)28中间的测试槽中。

在管脚电路20和执行板28之间，具有通过其传输电信号的接触结构的管脚(测试)设备27。管脚设备27包括大量接触器，例如弹性管脚(pogo-pin)，用于电连接管脚电路20和执行板28。如上所述，被测试的器件19从管脚电路接收测试码型，并产生响应输出信号。

在常规半导体测试系统中，为了产生要加到被测试的器件的测试码型，使用被称作基于周期的格式的测试数据。在基于周期的格式中，在测试码型中的每个变量相对于半导体测试系统的每个测试周期(测试器速度)来定义。更具体的，测试数据中的测试周期(测试器速度)描述、波形(波形种类、边缘定时)和矢量描述指定了在特定测试周期中的测试码型。

在被测试器件的设计阶段，在计算机辅助设计(CAD)环境下，通过测试工作台的逻辑模拟过程评估得到的设计数据。但是，通过测试工作台得到的设计评估数据是以基于事件的格式描述的。在基于事件的格式中，在特殊的测试码型中，在时间的推移中描述每个变化点(事件)，例如从“0”到“1”或从“1”到“0”。时间的推移由，例如，从预定参考点计算的绝对时间长度或在两个相邻事件之间的相对时间长度来定义。

本发明的发明人已经在美国专利申请No.09/340371中公开了对使用基于周期的格式的测试数据的测试码型和使用基于事件的格式的测试数据的测试码型的比较。本发明的发明人还提出了作为新概念的测试系统的基于事件的测试系统。在属于本发明的同一受让人的美国专利申请No.09/406300中给出了基于事件的测试系统的结构和操作的详细介绍。

如上所述，在半导体测试系统中，提供等于或大于测试管脚数量的大量印制电路板及其等价物，结果导致整个系统非常庞大。在常规半导体测试系统中，印制电路板及其等价物等是彼此相同的。

在例如500MHz测试速度和80皮秒的定时精度的高速和高分辨率的半导体测试系统中，所有测试管脚的印制电路板具有相同的高性能，能够满足该测试速度和定时精度。因此，常规半导体测试系统不可避免的变成成非常高本的系统。而且，因为在每个测试管脚中使用相同的电路结构，所以测试系统只能进行有限类型的测试。

例如，在测试存储器件的半导体测试系统中，构成用于产生要加到被测试的存储器的算法测试码型的算法码型发生器(ALPG)，从而可以产生用于预计的存储器件的任何类型的码型。但是，根据存储器件的类型，最适合各存储器件的算法码型是不同的。因此，在被测试的存储器的类型有限的情况下，导致在测试中这样的算法码型发生器包括的某些功能从来未用到，这增加了总成本。

而且，在常规半导体测试系统中，算法码型发生器(ALPG)产生要直接加到被测试的存储器的算法测试码型。在这种情况下，必须以被测试的存储器的实际操作速度产生测试码型。因此，必须设计算法码型发生器(ALPG)能够在高速下产生算法测试码型，这导致进一步增加成本。

而且，常规半导体测试系统中使用的算法码型发生器(ALPG)是这样构成的，使得根据程序数据从设置在码型发生器中的指令存储器中被提取。因此，算法码型发生器需要时间访问指令存储器，这使得算法码型发生器难以在高速下产生算法测试码型。为了高速产生算法测试码型，必须使用高速存储器件，这增加了码型发生器的成本。

如上所述，常规半导体测试系统在所有的测试管脚中安装相同的电路结构，结果，不能通过具有不同电路结构同时进行两种或更多种不同类型的测试，其原因之一为所构成的测试系统通过使用基于周期的测试数据产生测试码型。在使用基于周期的概念产生码型的过程中，软件和硬件趋于复杂，因此，实际上不可能在测试系统中包括不同的电路结构和相关的软件，那会使测试系统更加复杂。而且，由于这些原因，必须使存储器件测试的算法码型发生器(ALPG)实现高速操作并产生用于所有类型的存储器件的测试码型。

为了更清楚的说明上述原因，参考图3所示的波形，简单的比较使用基于周期的格式的测试数据的测试码型格式和使用基于事件的格式的测试数据的测试码型格式。在属于本发明的同一受让人的上述美国专利申请中公开了更详细的比较。

图3的例子示出了根据在如Verilog的VCD(value change dump(改值转储))的大规模集成电路的设计阶段进行的逻辑模拟得到的数据而产生测试码型。所得到的数据存储在转储(dump)文件37中。转储文件37的输出由基于事件的格式的数据构成，显示出所设计的LSI器件的输入和输出中的变化，并具有在图3的右下部分所示的描述38，用于表达，例如，波形31。

在该例子中，假设通过使用上面的描述形成例如由波形31所示的测试码型。波形31表明分别在管脚(测试器管脚或测试通道)Sa和Sb产生试码型。描述波形的事件数据由置位沿(set edge)San、Sbn及其定时(例如，距离参考点的时间长度)和复位沿(reset edge)及其定时构成。

为了产生测试码型，以用在根据基于周期概念的常规半导体测试系统中，测试数据必须分为测试周期(测试器速度)、波形(波形的类型及其边沿定时)和矢量。在图3的中间靠左示出了这种描述的例子。在基于周期的测试码型中，如在图3的左边波形33所示，测试码型分解为每个测试周期(TS1、TS2和TS3)，以定义每个测试周期的波形和定时。

在定时数据(测试计划)36中示出了这种波形、定时和测试周期的数据描述的例子。在矢量数据(码型数据)35中示出了波形的逻辑“1”、“0”或“Z”的例子。例如，在定时数据36中，测试周期由“速度”描述，以定义测试周期之间的时间间隔，波形由RZ(归零)、NRZ(非归零)和XOR(异或)描述。而且，每个波形的定时由从相应测试周期的预定边缘的延迟时间定义。

如上所述，因为常规半导体测试系统在基于周期的过程中产生测试码型，所以码型发生器、定时发生器和波形格式器的硬件结构趋于复杂，因此，用在这种硬件中的软件(测试数据)也变得复杂。而且，因为所有的测试管脚(例如上述例子中的Sa和Sb)由公共测试周期定义，在测试管脚中不能同时产生不同周期的测试码型。

因此，在常规半导体测试系统中，在所有的测试管脚中使用相同的电路结构，并且不能引入不同电路结构的印制电路板。结果，不能以并行的方式同时进行不同的测试，例如模拟块测试和数字块测试。此外，例如，高速型测试系统也需要包括低速硬件结构(例如，高压和大幅度产生电路和驱动器禁止电路等)，因此，在这种测试系统中高速性能不能完全改善。

相反，为了使用基于事件的方法产生测试码型，只需要读出存储在事件存储器中的置位/复位数据和相关的定时数据，只需要非常简单的硬件和软件结构。而且，每个测试管脚可以按照其中是否有任何事件而不是测试周期和各种类型的相关数据而独立操作，因此，可以同时产生不同功能和频率范围的测试码型。

如上所述，本发明的发明人已经提出了基于事件的半导体测试系统。在基于事件的测试系统中，因为所涉及的硬件和软件在结构和内容上非常简单，能够简洁地表达在测试管脚中的具有不同硬件和软件的整个测试系统。此外，因为每个测试管脚可以彼此独立操作，所以可以同时以并行方式进行彼此功能和频率范围不同的两个或更多测试。因为基于事件的测试系统具有高度的灵活性，所以能够同时测试在被测试的器件中的存储器块和逻辑块。而且，能够建立针对一个类型的存储器件和测试目的低成本的基于事件的存储器测试系统。

发明概述

因此，本发明的一个目的是提供一种半导体测试系统，通过使用对应于测试管脚的不同容量的测试器模块和用于测试设备中特定应用的功能模块，该半导体测试系统专用于特定的应用。

本发明的另一个目的是提供一个半导体测试系统，通过使用对应于测试管脚的逻辑测试器模块和存储器测试器模块的任意组合，能够同时以并行方式测试在系统IC(片上系统(system-on-chip))中的不同的功能内核，例如处理器内核和存储器内核。

本发明的另一个目的是提供一种简单和低成本的半导体存储器测试系统，可以根据被测试的存储器件的类型或者测试目的，通过引入对应于测试管脚的不同容量的测试器模块和为特定应用设计的算法码型发生器模块，而构成该半导体存储器测试系统。

本发明的又一个目的是提供一种简单和低成本的半导体存储器测试系统，可以根据被测试的存储器件的类型或者测试目的，通过引入对应于测试管脚的不同容量的测试器模块、为特定应用设计的算法码型发生器模块，以及与被测试的存储器具有特定关系的功能模块而构成该半导体存储器测试系统。

本发明的另一个目的是提供一种简单和低成本的半导体存储器测试系统，可以根据被测试的存储器件的类型或者测试目的，通过引入对应于测试管脚的不同容量的测试器模块，和由例如现场可编程门阵列(FPGA)等可编程逻辑器件构成的算法码型发生器模块，来构成该半导体存储器测试系统。

本发明的另一个目的是提供一种具有对应于测试管脚的不同容量的测试器模块的半导体存储器测试系统，其中在测试系统主机和测试器模块之间的接口规范是标准的，以顺畅的适应主机中不同管脚数量和性能的测试器模块。

本发明的另一个目的是提供一种能够低成本的测试被测试的半导体器件的半导体测试系统，并且进一步增强其能力以满足未来的需要。

本发明的半导体存储器测试系统包括性能彼此不同的两个或更多个测试器模块、用于产生针对被测试的存储器件的算法码型的算法码型发生器(ALPG)、其中安装了两个或更多个测试器模块和ALPG模块的组合的测试系统主机、设置在测试系统主机上用于电连接到测试器模块和被测试的器件的测试设备、在测试设备中提供的执行针对被测试的存储器件和与被测试的存储器件的测试结果相关的功能的功能模块，以及通过测试器总线与测试器模块和APLG模块通信从而控制测试系统的整体操作的主计算机。

本发明的半导体存储器测试系统采用为只产生特定存储器件或测试目的所需的算法码型而设计的APLG模块。因此，在本发明中，可以选择性的形成测试器模块与ALPG的各种组合，从而建立针对被测试的存储器件的低成本的测试系统。

在本发明的半导体存储器测试系统中，在测试设备中提供电连接测试器模块和被测试的器件的功能模块，并且根据被测试的器件或所预期的目的用其它测试设备代替这种测试设备。该测试器模块由多个测试器板构成，在主机算机控制下，每个测试器板提供测试码型到相应于器件管脚，并评估被测试的器件的响应输出。

在本发明的基于事件的存储器测试系统中，为特定应用专门设计的功能模块安装在测试设备(管脚设备)中。因此，测试系统可以实现针对被测试的存储器件的功能以及与测试结构相关的功能，例如被测试的存储器件中的存储单元的修复。结果，通过根据被测试的存储器件替换测试设备，可以实现结构简单和低成本的半导体存储器测试系统。

在本发明的半导体存储器测试系统中，每个测试管脚可以彼此独立操作。因此，两个或更多个测试管脚组可以同时并行进行不同器件或器件中不同块的测试。由此，可以同时并行测试在片上系统IC中的多个不同功能块(内核)，例如，逻辑内核和存储器内核。

因为本发明的半导体测试系统具有模块化结构，所以可以根据被测试的器件种类和测试的目的自由地形成所需要的测试系统。而且，可以显著减少基于事件的测试系统的硬件，同时可以显著简化测试系统的软件。因此，在同一个测试系统中可以把不同容量和性能的测试器模块安装在一起。此外，可以显著降低基于事件的测试系统的整个物理尺寸，从而进一步降低成本，减小房屋面积并节省相关成本。

附图简要介绍

图1示出了常规技术中的半导体测试系统(LSI测试器)的基本结构的框图。

图2示出了常规技术中的半导体测试系统的外观的例子的示意图。

图3示出了在常规半导体测试系统中用于产生基于周期的测试码型的描述的例子与在本发明的半导体测试系统中用于产生基于事件的测试码型的描述的例子的比较。

图4示出了采用本发明的基于事件的存储器测试系统的用于测试存储器件的测试系统结构的例子的框图。

图5示出了在根据本发明的测试器模块中引入的事件测试器板中提供的事件测试器中的电路结构的例子的框图。

图6是通过引入本发明的多个测试器模块建立具有按不同性能分组的测试管脚的半导体测试系统的示意图。

图7A示出了为了测试其中具有存储器的半导体器件的半导体测试系统的例子的框图，图7B示出了测试其中具有存储器的半导体器件的半导体测试系统的另一个例子的框图。

图8示出了为测试器模块提供事件数据，以通过ALPG模块产生算法码型的结构的框图。

图9示出了基于本发明的半导体测试系统的外观的例子的示意图。

图10示出了用来建立本发明的算法码型发生器的门阵列类型之一的FPGA(现场可编程门阵列)的简化结构的例子的示意图。

图11示出了在图10的FPGA中的逻辑单元之一中的基本电路结构的例子的电路图。

图12示出了行程码型(marching pattern)中的序列的例子的示意图，这是由码型发生器产生的算法测试码型的类型之一，用于测试半导体存储器。

图13示出了由FPGA构成的本发明的算法码型发生器的例子的框图，该算法码型发生器被构造来产生图12的行程码型。

图14A和14B示出了根据由FPGA构成的图13的算法码型发生器，产生图12的行程码型的序列的状态图。

图15A示出了在图13中所示的序列器270中的结构的例子的框图，图15B示出了在图13中所示的序列器272中的结构的例子的框图，图15C示出了在图13中所示的计数器274中的结构的例子的框图。

优选实施例的详细介绍

参考图4-15说明本发明的优选实施例。图4示出了用于测试具有存储块和逻辑块的半导体器件的本发明的半导体测试系统的基本结构的框图。在本例子中，假设在被测试的半导体器件中的存储块具有修复能力，其中即使存在有缺陷的存储单元，可以用冗余存储单元代替有缺陷的存储单元，从而恢复存储块。

在本发明的半导体测试系统中，设置测试头(测试器主机)，从而在其中选择性安装一个或多个模块化的测试器(下文中称作测试模块)。要安装的测试器模块可以是根据所需要的测试器管脚的数量确定的多个相同的测试器模块或者不同测试器模块的组合，例如高速模块HSM和低速模块LSM。对于需要存储器测试的被测试的器件，如图7所示，在测试系统中也包括为存储器测试专门安排的测试器模块135。

如随后参考图6所做的说明，每个测试器模块具有多个事件测试器板43，例如，八(8)个测试器板。而且，每个事件测试器板包括对应于多个测试器管脚的多个事件测试器66，例如32个事件测试器对应32个测试器管脚。因此，在图4的例子中，事件测试器板431处理器件测试的存储器块，其它事件测试器板43负责器件测试的逻辑块。

在图4的测试系统中，由作为测试系统的主计算机的测试器控制器41通过系统总线64控制多个事件测试器板43。如上所述，例如，在一个测试器模块中可以安装八个事件测试器板43。虽然未在图4中示出，通常，本发明的测试系统有两个或多个这种测试模块构成，如图6所示。

在图4的测试系统中，事件测试器板43将测试码型(测试信号)加到被测试的器件19，并检查由测试码型产生的被测试的器件的响应信号。在本例子中，根据测试结果，为了用在被测试的存储器中有缺陷的存储单元替代在被测试的存储器的冗余存储器部分中的存储单元，在测试系统中提供了修复模块48。如后面将要介绍的，像修复模块48这样的功能模块安装在测试系统的测试设备(管脚设备)中。

每个事件测试板43包括，例如，用于32个通道的事件测试器661-6612、接口53、处理器67和存储器68。每个事件测试器66对应于一个测试器管脚，并与在同一个测试器板中的其它测试器具有相同的内部结构。在本例子中，事件测试器66包括事件存储器60、事件执行单元47、驱动器/比较器61和测试结果存储器57。

事件存储器60存储用于产生测试码型的事件数据。事件执行单元47根据来自事件存储器60的事件数据产生测试码型。测试码型通过驱动器/比较器61加到被测试的器件(DUT)19。在用于被测试的器件的存储器块的测试码型为算法序列的情况下，在系统中采用算法码型发生器(ALPG)模块(图7)。因此，ALPG模块为事件存储器60提供事件数据，用于产生算法测试码型。

图5更详细的示出了在事件测试器板43中的事件测试器66的结构的例子的框图。在属于本发明的同一受让人的上述美国专利申请No.09/406300以及美国专利申请No.09/259401中给出了关于基于事件的测试系统的进一步的详细介绍。在图5中，与图4相同的块由相同的参考标志表示。

接口53和处理器67通过系统总线64连接到测试器控制器或主计算机41，以通过接口总线55控制事件测试器66。例如，接口53用于将数据从测试器控制器41传送到事件测试器板中的寄存器(未示出)中，以将事件测试器分配给被测试的器件的输入/输出管脚。例如，当主计算机41发送组分配地址到系统总线64时，接口53解释组分配地址，并允许从主计算机发送的数据存储到特定事件测试板的寄存器中。

例如，在每个事件测试器板43中提供处理器67，并控制事件测试器板43的操作，包括事件(测试码型)的产生、从被测试的器件输出信号的评估以及采集故障数据。可以在每个测试器板或每几个测试器板中提供处理器67。而且，在事件测试器板43中并不总是必须提供处理器67，可以由测试器控制器41直接使每个事件测试器板实现相同的功能。

例如，在最简单的情况下，地址控制器58是程序计数器。地址控制器58控制加到故障数据存储器57和事件存储器60的地址。事件定时数据作为测试程序从主计算机传送到事件存储器60中，并存储在事件存储器60中。

事件存储器60储存上述定义每个事件(从“1”到“0”和从“0”到“1”的变化点)的定时的事件定时数据。例如，事件定时数据被存储为两种类型的数据，一种显示参考时钟周期的整数倍，另一种显示部分的参考时钟周期。最好事件定时数据在存储在事件存储器60之前进行压缩。

在图5的例子中，图4中的事件执行单元47由解压缩单元62、定时计数/定标逻辑(timing count/scaling logic)53和事件发生器54构成。解压缩单元62解压缩(再生)事件存储器60中压缩的定时数据。定时计数/定标逻辑63通过求和或修改事件定时数据以产生每个事件的时间长度数据。时间长度数据利用离预定参考点的时间长度(延迟时间)来表示每个事件的定时。

事件发生器64根据时间长度数据产生测试码型，并通过驱动器/比较器61为被测试的器件(DUT)19提供测试码型。这样，通过评估被测试的器件(DUT)19的特定管脚的响应输出而测试被测试的器件(DUT)19的特定管脚。如图4所示，驱动器/比较器61主要由驱动器和比较器形成，驱动器驱动要加到特定器件管脚上的测试码型，比较器确定由测试码型得到的器件管脚的输出信号的电压电平，并且将输出信号与预定的逻辑数据项比较。

在以上总结的事件测试器中，加到被测试的器件的输入信号和与被测试的器件的输出信号比较的预计信号由基于事件格式的数据产生。在基于事件的格式中，在输入信号和预计信号上的变化点的信息由动作信息(置位和/或复位)和时间信息(距特定点的时间长度)构成。

如上所述，在常规半导体测试系统中，已经使用了基于周期的方法，基于周期的方法需要的存储容量小于基于事件结构的测试系统所需的容量。在基于周期的测试系统中，输入信号和预计信号的时间信息由周期信息(速度信号)和延迟时间信息构成。输入信号和预计信号的动作信息由波形数据和码型数据构成。在这一安排下，延迟时间信息可以只由有限数量的数据定义。而且，为了产生具有灵活性的码型数据，测试程序必须包括许多循环，转移，和/或子程序。因此，常规的测试系统需要复杂的结构和操作过程。

在基于事件的测试系统中，不需要常规的基于周期的测试系统的这种复杂的结构和操作过程，因而容易增加测试管脚的数量和/或在同一个测试系统中引入不同性能的测试管脚。虽然基于事件的测试系统需要大容量的存储器，但是因为目前存储器密度的增加和存储器成本的降低是迅速的和不断地实现的，所以存储器容量的增加不是主要问题。

如上所述，在基于事件的测试系统中，每个测试管脚或每组测试管脚可以彼此独立的进行测试操作。因此，在要进行多种不同类型测试的情况下，例如在测试具有例如逻辑内核和存储器内核等多个功能块的片上系统IC时，这种不同类型的测试可以同时以并行的方式进行。而且，可以独立地确定这种不同类型的测试的开始和结束定时。

图6是通过引入本发明的多个测试器模块来建立具有按不同性能分组的测试管脚的半导体测试系统的示意图。

根据，例如，连接到测试头的测试设备127的管脚的数量、被测试的器件的类型和被测试的器件的管脚的数量，测试头124具有多个测试器模块。如稍后所要介绍的，在测试设备127与测试器模块之间的接口(连接)规范是标准的，从而任何测试器模块可以安装在测试头(系统主机)中的任何位置。

测试设备127包括大量弹性连接器，例如，弹性管脚，以便电学地和机械地连接测试器模块和执行板128。被测试的器件19插入执行板128上的测试槽中，从而与半导体测试系统建立电通信。在本发明中虽然没有在图6中显示出来，但是在图7A和7B中显示出在测试设备127中安装针对要进行的测试的功能模块(例如用于存储器修复的修复模块48)。因此，针对特定的测试应用，例如要测试的某一类型的器件，专门设计在本发明中的测试设备127。

在测试设备127中提供执行板128。例如，被测试的器件(DUT)19插入执行板128上的测试槽中，从而与半导体测试系统建立电通信。如上所述，例如图4所示的存储器修复模块48安装在测试设备中，但是，也可以采用与被测试的器件(DUT)19相似的方式安装在执行板128上。

修复模块48具有关于在被测试的存储器件中的冗余存储器部分的结构的数据。在存储器测试的结果中发现被测试的存储器件中的存储单元中存在缺陷的情况下，修复模块48通过用在冗余存储器部分的存储单元代替有缺陷的存储单元来恢复被测试的存储器件。这样，修复模块48采取一个有效处理来置换该存储器单元并执行修复过程。通常，这种修理过程根据为存储器件制订的预定规则通过切割在存储器件中的电路图形来进行。因为用于被测试的存储器件的修复过程包括用电脉冲切割电路图形，所以最好存储器修复模块48包括用于产生该电脉冲的驱动器。

每个测试器模块125具有预定数量的管脚组。例如，一个高速模块HSM安装对应于128个测试管脚(测试通道)的印制电路板，而一个低速模块LSM安装对应于256个测试管脚的印制电路板。公开这些数字只是为了说明的目的，各种其它数量的测试管脚也是可行的。

如上所述，在测试器模块中的每个印制电路板具有产生测试码型的事件测试器，并通过执行板128将测试码型加到被测试的器件19的相应管脚上。被测试的器件19响应测试码型的输出信号通过执行板128传送到测试器模块中的事件测试器板，与预定信号比较，以确定被测试的器件的通过/失败。

每个测试器模块具有接口(连接器)126。连接器126以满足测试设备127的标准规范的方式排列。例如，在设备127的标准规范中，为预期的测试头指定连接器管脚的结构、管脚的阻抗、管脚之间的距离(管脚间距)以及管脚的相对位置。通过在所有测试器模块上使用符合标准规范的接口(连接器)126，可以自由地建立测试器模块的各种组合的测试系统。

由于本发明的结构，可以建立与被测试的器件相匹配的最佳成本性能的测试系统。而且，通过替换一个或多个测试模块可以实现测试系统的性能的改善，因此，可以增加测试系统的整个寿命。此外，本发明的测试系统可以适应性能彼此不同的多个测试模块，因此，通过相应的测试模块可以直接实现所希望的测试系统的性能。从而，可以容易和直接的改善测试系统的性能。

图7A和7B示出了为了测试存储器件而构成的半导体测试系统的例子的框图。在图7A和7B的例子中，构成测试系统，从而同时测试被测试的器件的逻辑块和存储器块。而且，在图7A和7B的例子中，在测试设备127中提供修复模块132。根据被测试的存储器件的特定特征选择这种功能模块。因此，在被测试的存储器件没有用于修复的冗余存储器的情况下，在测试系统中使用没有修复模块132的测试设备。为了简化说明，图6中没有显示出的接口126。而且，虽然根据测试的目，每个测试器模块可以是相同或彼此不同的，但是测试器模块125仅用TM表示。

在图7A的半导体测试系统中，测试系统包括用于逻辑测试的测试器模块125、用于存储器测试的测试器模块135以及算法码型发生器(ALPG)模块137。这些模块通过根据标准的接口规范设计的接口126自由地安装在系统的主机中提供的插槽中。在被测试的存储器件具有用于修复目的的冗余设计的情况下，通过引入具有存储器修复模块的测试设备127，测试系统能够进行存储器测试过程以及存储器件修复过程。

如上所述，在该例子中，测试器模块125用于逻辑测试，测试器模块135用于存储器测试。基本上，对于逻辑测试或存储器测试不必采用不同的测试器模块。但是，因为在存储器测试和逻辑测试中的要求是彼此不同的，所以使用专门针对存储器测试或逻辑测试设计的测试器模块对于实现更高成本性能是有效的。

由测试器模块125产生的测试码型通过测试设备127和执行板128提供给被测试的器件19的逻辑块。测试器模块125将由被测试的器件19的逻辑块根据测试码型产生的输出信号与预定值的码型比较，以确定输出信号的通过/失败。由测试器模块135产生的存储器测试码型通过测试设备127和执行板128提供给被测试的器件19的存储器块。读出存储在存储器块中的数据，并由测试器模块135与预定值码型比较，以确定在被测试的器件19中的特定存储位置的通过/失败。

当使用用于测试被测试的器件19的存储器块的具有特定数学序列(mathematical sequence)的测试码型(算法测试码型)时，ALPG模块137为测试器模块135提供用于产生算法测试码型的事件数据。设计ALPG模块137以产生事件数据，该事件数据只对为有限类型的存储器件产生算法码型是必须的，从而实现低成本和小尺寸。在这种方案下，由用于特定的被测试的存储器件的测试器模块135以事件数据序列的形式产生算法码型。

这里，介绍了用于从ALPG模块137向测试器模块135提供事件数据，用于产生算法码型的结构的例子。图8的框图示出了用于这种目的的结构的例子。ALPG模块137以事件格式存储算法码型。数据存储的例子为容量达几个千兆比特或几十千兆比特(或者在将来达到几百千兆字节)的硬盘。可以由多个小硬盘构成硬盘子单元，从而每个小硬盘对应测试系统的一个测试管脚。或者，小硬盘的数量可以小于测试系统的测试管脚的数量。虽然算法码型需要大的存储容量，但是因为目前硬盘的存储容量的增长和尺寸的较小非常迅速，所以这种结构容易适应将来数据的增加。

来自硬盘的事件数据传送到测试器模块135中的事件发生器154(对应于图4中的事件存储器60和事件执行单元47)。由事件发生器154产生的算术测试码型通过驱动器152加到被测试的器件。

最好，上述硬盘子单元158与ALPG模块137分开构成。在这种方案下，可以离线将算法码型数据写入硬盘，同时将其它子单元用于ALPG模块137。这能够有效地改善测试系统的测试效率，特别是当这种系统用在半导体器件的生产阶段时。因此，在研究和开发使用中，ALPG模块137可以由除硬盘之外的其它类型的存储器构成，从而为算法码型实时产生事件数据。

如上所述，因为在测试中涉及的所有信号可以通过引入基于事件的测试器模块由事件定时数据处理，所以在ALPG模块中可以执行使用硬盘的用于算法码型的事件数据。

重新参考图7A，被测试的存储器件的测试结果数据还提供给修复模块132。预先为修复模块132提供关于被测试的存储器件中的冗余存储器部分的物理结构和使用规则。因此，根据测试结果数据，修复模块132确定用冗余存储器部分中的存储单元代替有缺陷的存储单元的修复算法。如上所述，通常，通过激光脉冲或电信号切割被测试存储器件的内部电路图形来进行这种存储单元的替换。在由电信号进行图形切割的情况下，通过引入具有电流驱动器的修复模块132，本发明的测试系统可以实现对被测试的存储器件的测试和修复。

在图7B中所示的半导体测试系统的例子基本上与图7A的相同，但有很小的不同。不同点之一是存储器测试器模块135和算法码型发生器(ALPG)模块137通过例如数据高速缓存管线138等传送装置连接。这种使用例如流水线操作和并行的预先控制技术的高速数据传送在本领域中是公知的。通过适当地设置在管线138中的级(寄存器)数，从ALPG模块137到测试器模块135的数据传送速度可以显著低于从测试器模块135到被测试的器件的速度。因此，可以低成本的建立ALPG模块137。

另一个不同之处在于ALPG模块137包括作为ALPG模块137的一个子单元或ALPG模块137自身的可编程逻辑器件，通常为现场可编程门阵列(FPGA)139。后面将介绍由FPGA构成ALPG的例子。要装载到FPGA子单元139中的数据转换为对应于FPGA格式的数据格式，并写入到FPGA子单元139。

在上述方案中，可以由FPGA 139低成本地产生针对某一类型的被测试的存储器件的算法码型。在FPGA中的数据由例如HDL(硬件描述语言)编写。图7B进一步示出了根据在RTL(寄存器传送语言)模型中的文件141，从ALPG模块137或者FPGA 139产生事件数据以用于产生算法码型的情况。通常由HDL描述的该RTL模型文件由半导体器件的设计工程师使用测试工作台142产生。

如上所述，不同于设计用于所有类型的算法码型的常规ALPG，在本发明中，只产生用于被测试的存储器件的特定类型的算法码型的专用ALPG被应用于存储器测试。因此，能够建立结构简单成本低的存储器测试系统。而且，如上所述，当被测试的存储器件具有可修复的存储器结构时，本发明的测试系统通过引入安装了修复模块132的测试设备127还可以实现存储器的修复过程。

在图9的示意图中示出了本发明的半导体测试系统的外观的例子。在图9的例子中，主计算机(主系统计算机)41为，例如，具有图形用户接口(GUI)的工作站。主计算机41作为用户接口和控制器，控制测试系统的整个操作。主计算机41与测试系统内部的硬件通过系统总线64(图4和5)连接。

参考图10-15说明作为本发明的ALPG模块的一部分的FPGA子单元139。本发明的子单元139是专用的算法码型发生器，通过使用FPGA(现场可编程门阵列)、PLD(可编程逻辑器件)或PAL(可编程阵列逻辑)只产生特定的算法测试码型。

上述FPGA、PLD或PAL是能够被用户编程的逻辑IC器件(可编程阵列逻辑)，其中将用户编写的程序装载到IC器件中，以在IC器件中构成所需的功能。在本发明中所用的这种可编程逻辑器件并不限于例如FPGA等上述名称的器件，而是包括能够被用户编程的各种逻辑器件。

图10示出了FPGA(现场可编程门阵列)的基本结构的例子。在FPGA 250中，大量逻辑单元256，例如几百个或几千个，以二维的方式排列(排成阵列)。在每个逻辑单元256中，在垂直方向和水平方向形成通道，通过这些通道形成逻辑单元256的输入/输出信号通路。这些信号通路通过互连254(可编程开关)可以自由地连接到其它逻辑单元256。在FPGA 250的外围，提供输入/输出单元252，用于与外部电路接口连接。

在图11示出了FPGA 250的每个逻辑单元256的最简化的结构例子。在该例子中，逻辑单元256具有输入端A、B、C、D，输出端X、Y以及时钟端，每一端的操作与时钟同步。逻辑单元256的内部由多个多路器(选择器电路)261和263-267、查询表262和触发器268构成。

查询表262是能够被用户编程的小存储器，来自上述输入端的输入信号可以用作存储器的地址。通过编程查询表262，可以以与PROM(可编程ROM)相似的方式实现所需要的逻辑功能。因此，可以说每个逻辑单元256是由逻辑电路(由门组成)和触发器构成的单元。

对于可编程开关254，存在一旦进行一次编程就不能再改变的类型的FPGA，或者能够反复改变程序的另一种类型的FPGA；两种FPGA在市场上都能获得。在FPGA能够反复改变程序的情况下(重写程序)，可编程开关254是由晶体管开关构成的，并且其导通和关断设置由外部信号控制。

图12示出了典型的算法测试码型的类型之一的行程码型(marching pattern)。在该例子中，为简化介绍，假设被测试的存储器的地址的数量仅为8(从地址0到地址7)。在图12的上部，用流程图表示可适用的地址，其中在存储器中写0由“0W”表示，写1由“1W”表示，从存储器中读0由“0R”表示，读1由“1R”表示。在图12的下部，以表格的形式分别示出了由地址发生器产生的地址、由数据发生器产生的数据以及控制信号发生器产生的控制信号。

即使图12的行程码型加到仅有8个存储单元的被测试的存储器，测试码型也需要40个步骤才能产生。因此，例如，为了测试现在具有几百兆位的高密度半导体存储器件，在码型发生器的存储器中需要大量的存储容量而仅仅是为了存储这种测试码型。因此，在工业中，具有预定重复序列的测试码型通过进行数学计算来产生，从而使码型产生所需的存储容量减小。如上所述，这种码型发生器被称作算法码型发生器。

图13示出了通过使用FPGA构成的本发明的算法码型发生器的例子。在本例子中的算法码型发生器由FPGA构造的序列器和计数器构成，以产生图12所示的行程码型。可以使用可编程逻辑器件而不是FPGA来构成该算法码型发生器。

图13中的码型发生器具有序列器270和272、计数器274以及逻辑电路276和278。计数器274为加/减计数器。逻辑电路276和278实现门功能，例如AND和OR。逻辑电路276的输出为数据，逻辑电路278的输出为控制信号，计数器274的输出为图12中的地址。这些数据、控制信号和地址构成加到被测试的存储器件上的图12的行程测试码型。

图14A和14B示出了由用于产生图12的行程码型的FPGA构成的图13的算法码型发生器的各部分的操作序列的状态图。图14A示出了序列器270的操作，图14B示出了序列器272的操作。

当序列器270的条件(状态)为S1或S2时，通过程序使计数器274向上计数，当序列器270的状态为S3时，向下计数。当序列器272的状态为逻辑1时，通过程序使计数器274不操作(暂停(pose))，当序列器272的状态为逻辑0时，进行计数操作。

在图14A中，当在空闲状态下建立“开始”条件时，序列器270开始其操作，转换到S1状态(序列1)。由于该转换，计数器274也开始其操作，时钟一个接一个向上计数。结果，计数器274产生图12中所示的从0到7的地址(码型1-8)。

当序列器270的状态为S2或S3时，在图14B中的序列器272反复在逻辑0和逻辑1之间交替，但是，当序列器270的状态为S1时，序列器272被设置为不操作。因此，序列器272是不能操作的，保持逻辑0。该逻辑0从逻辑电路276输出作为数据，由此，形成图12中的码型1-8中的写入数据0。该逻辑0还从逻辑电路278输出，作为写控制信号(W)。

在图14A中，当图12的序列1结束时，建立结束状态，其中序列器270转换到状态S2(序列2)。如上所述，即使当序列器270的状态处于S2时，计数器274设置为向上计数。因此，如图12的序列2所示，地址值增加。

此时，如图14B所示，当序列器270的状态为S2或S3时，序列器272与时钟同步，并在逻辑0和逻辑1之间反复变化。如上所述，因为当序列器272为逻辑1时，计数器274的操作停止，所以计数器274的地址输出保持以前的状态。因此，在重复相同的地址两次之后，例如图12中所示的“00112233…”，计数器274的地址输出增加。

因为序列器272的状态在逻辑0和逻辑1之间反复变化，所以，作为写控制信号(W)和读控制信号(R)，序列器272的输出从逻辑电路278输出。序列器272的状态还从逻辑电路276输出逻辑0和逻辑1，如同图12所示的数据。

在图14A中，当图12的序列2结束时，建立结束状态，其中序列器270转换到状态S3(序列3)。在状态S3中，如上所述，因为计数器274对时钟向下计数，所以地址值从地址7减到地址0。如上所述，因为此时序列器272在逻辑0和逻辑1之间反复变化，所以从计数器274(74)的地址输出重复两次相同的地址后减小，例如，如图12所示的“77665544…”。

而且，序列器272在逻辑0和逻辑1之间反复变化的状态从逻辑电路278输出作为写控制信号(W)和读控制信号(R)，并且从逻辑电路276作为数据输出。此时，因为数据和控制信号(读和写)与序列2相反，所以在，例如，序列器270中的状态S3中从逻辑电路276和278输出反逻辑。

如上所述，通过图13的算法码型发生器可以产生图12的行程测试码型。以此方式，通过建立具有可编程逻辑器件的算法码型发生器，可以用小规模硬件构成用于特定码型的专用码型发生器子单元139。而且，因为子单元139进行由固化在硬件中的程序预定的操作，所以不需要时间访问例如在常规通用码型发生器中所包括的存储器，因此，能够高速操作。

图15A示出了图13的序列器270的结构例子的框图，图15B示出了图13的序列器272的结构例子的框图，图15C示出了图13的计数器274中的结构例子的框图。这些电路由FPGA中的逻辑电路和触发器的组合构成。

在图15A中的序列器270是由逻辑电路282和283以及触发器285和286构成的状态机。根据在FPGA中设置的程序，逻辑电路285和286具有“开始”和“结束”作为输入条件。序列器270的输出A1和A2分别提供给图15B和15C的序列器272和计数器274。

在图15B中的序列器272是由逻辑电路287和触发器288构成的状态机。序列器270的输出提供给序列器272的输入端。如上所述，当序列器270处于S1状态时，序列器272设置为不可操作(暂停)。

在图15C中的计数器274由逻辑电路292、293和294以及触发器295、296和297构成。计数器274的输出是提供给被测试的存储器的地址。当序列器272的输出为逻辑1时，计数器274的计数操作成为不可操作的(暂停)。

但是，在上述说明中所用的行程测试码型仅仅作为例子，当使用可重新编程的逻辑器件时，因为在FPGA中的程序可以改变，所以可以重新构造本发明的算法码型发生器以产生其它类型的算法码型。

通常，使用硬件描述语言(例如，VHDL等)形成FPGA程序。因此，可以使用已有的VHDL工具编程本发明的码型发生器。但是，因为构成产生各种算法码型的通用算法码型发生器已经存在，所以通过建立编译器，用于将通用算法码型发生器的已有程序转换为FPGA程序，可以进行FPGA编程。这样，可以有效地利用在通用算法码型发生器中的程序资源。

如上所述，通过形成本发明的具有可编程逻辑器件的算法码型发生器，利用小规模硬件可以构成只产生特定测试码型的专用码型发生器。而且，因为本发明的算法码型发生器通过固化在硬件中的程序进行预定的操作，所以，在常规通用码型发生器中所需要的访问存储器的时间就不再需要了。因此，本发明的码型发生器能够高速操作。另外，通过使用可以反复写入程序的可编程逻辑器件，通过改变硬件程序可以重新构造本发明的算法码型发生器，以改变要产生的算法码型。

本发明的基于事件的测试系统不需要在由基于周期的概念构成的常规半导体测试系统中所用的码型发生器和定时发生器。因此，通过在测试头(或测试主机)124中安装所有的模块化的事件测试器，能够显著减小整个测试系统的物理尺寸。

如上所述，本发明的半导体存储器测试系统利使用这样的ALPG模块，该ALPG模块设计用来只产生特定存储器件或测试目的所需的算法码型。因此，在本发明中，可以选择性地形成测试器模块和ALPG模块的各种组合，从而建立针对被测试的特定存储器件的低成本的测试系统。

在本发明的半导体存储器测试系统中，在电连接测试器模块和被测试的器件的测试设备中提供功能模块，并且可以根据被测试的器件或目的用其它测试设备代替该测试设备。测试器模块由在主计算机控制下的多个测试器板构成，每个测试器板为相应的器件管脚提供测试码型，并评估被测试器件的响应输出。

在本发明的基于事件的存储器测试系统中，为特定应用专门设计的功能模块安装在测试设备(管脚设备)中。因此，测试系统可以实现针对被测试的存储器件的功能以及与测试结果相关的功能，例如，在被测试的存储器件中的存储单元的修复。结果，通过根据被测试存储器件替换测试设备，可以实现结构简单并且低成本的半导体存储器测试系统。

在本发明的半导体存储器测试系统中，每个测试管脚可以彼此独立操作。因此，两个或多个测试管脚组可以同时并行进行用于不同器件或器件中的不同模块的测试。因此，可以同时并行测试在片上系统IC中的多个不同功能模块(内核)，例如，逻辑内核和存储器内核。

因为本发明的半导体测试系统具有模块化的结构，所以可以根据要测试的器件的种类和测试的目的自由形成所需的测试系统。而且，基于事件的测试系统的硬件可以显著地减少，同时用于测试系统的软件可以显著地简化。因此，可以在同一个测试系统中将不同功能和性质的测试器模块安装在一起。此外，可以显著减小基于事件的测试系统的整个物理尺寸，从而进一步降低成本、减小厂房空间并节省相关费用。

虽然在这里参考优选实施例介绍了本发明，但是本领域的技术人员容易理解，可以进行各种修改和变化而不脱离本发明的精神和范围。这种修改和变化被认为是在附带的权利要求书及其等价物的范围内。

Claims (14)

1、一种半导体测试系统，包括：

性能彼此相同或不同的多个测试器模块；

产生针对被测试器件的存储器的算法码型的算法码型发生器(ALPG)，所述ALPG模块由可编程逻辑器件形成，其中通过应用基于硬件的程序来构成至少一个状态机，从而能够产生特定的算法测试码型；

用于容纳测试器模块和ALPG模块的任意组合的测试系统主机；

设置在测试系统主机上测试装置，用于电连接测试器模块和被测试器件；

在测试设备中提供的用于安装被测试的器件的执行板；以及

通过测试器总线与测试系统中的测试器模块通信，来控制半导体测试系统的整体操作的主计算机。

2、根据权利要求1定义的半导体测试系统，其中，当被测试的器件包括逻辑功能和存储功能时，该多个测试器模块包括逻辑测试器模块，用于被测试的器件的逻辑测试；和存储器测试器模块，用于被测试的器件的存储器测试，从而同时并行进行逻辑测试和存储器测试。

3、根据权利要求1定义的半导体测试系统，还包括在测试设备中安装的功能模块，并且是为在被测试的器件中的存储器的功能专门设计的。

4、根据权利要求3定义的半导体测试系统，其中功能模块是存储器修复模块，用于确定修复算法以在存储器中执行存储器修复过程。

5、根据权利要求1定义的半导体测试系统，其中ALPG模块由现场可编程门阵列(FPGA)构成。

6、根据权利要求2定义的半导体测试系统，其中，通过由管线形成的数据传送装置，ALPG模块将用于产生算法码型的事件数据传送到存储器测试模块。

7、根据权利要求1定义的半导体测试系统，其中连接测试设备和测试器模块的规范是标准的。

8、根据权利要求1定义的半导体测试系统，其中分配到测试器模块的测试器管脚的数量是可变的。

9、根据权利要求1定义的半导体测试系统，其中分配到测试器模块的测试器管脚的数量是可变的，并且测试管脚的分配及其修改是通过来自主计算机的地址数据控制的。

10、根据权利要求1定义的半导体测试系统，其中每个测试器模块包括多个事件测试器板，每个事件测试器板分配预定数量的测试管脚。

11、根据权利要求1定义的半导体测试系统，其中每个测试器模块包括内部控制器，其中内部控制器根据来自主计算机的指令从测试器模块产生测试码型，并评估被测试器件的输出信号。

12、根据权利要求10定义的半导体测试系统，其中每个测试器模块包括多个事件测试器板，其中每个事件测试器板包括内部控制器，内部控制器根据来自主计算机的指令控制从测试器模块产生测试码型，并评估被测试器件的输出信号。

13、根据权利要求1定义的半导体测试系统，其中每个测试器模块包括多个事件测试器板，每个事件测试器板分配到一个测试管脚，其中每个事件测试器板包括：

控制器，根据来自主计算机的指令，控制从测试器模块产生测试码型，并评估被测试器件的输出信号；

用于存储每个事件的定时数据的事件存储器；

在控制器的控制下为事件存储器提供地址数据的地址序列器；

根据来自事件存储器的定时数据产生测试码型的装置；以及

驱动器/比较器，用于将测试码型传送到被测试的器件的相应管脚，并接收来自被测试的器件的响应输出信号。

14、一种半导体测试系统，包括：

性能彼此相同或不同的多个测试器模块；

产生针对被测试的存储器件的算法码型的算法码型发生器(ALPG)，所述ALPG模块由可编程逻辑器件形成，其中通过应用基于硬件的程序构成至少一个状态机，从而能够产生特定的算法测试码型；

用于容纳测试器模块和ALPG模块的任意组合的测试系统主机；

设置在测试系统主机上的测试设备，用于电连接测试器模块和被测试器件；

在测试设备中提供的功能模块，用于进行与被测试的器件中的存储器的特性相关的功能；

在测试设备中提供的用于安装被测试器件的执行板；以及

通过测试器总线与测试系统中的测试器模块通信，从而控制半导体测试系统的整体操作的主计算机。

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