TW567571B - Application specific event based semiconductor memory test system - Google Patents

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567571 ΚΊ ___Β7_ 五、發明説明（1 ) 發範疇 (請先閲讀背面之注意事項再填寫本頁) 本發明關於測試諸如大型積體（LSI )電路等，半導體 積體電路的半導體測試系統，更具體的關於具有以事件爲 主之測試器架構的低成本半導體測試系統，而其組態專用 於測試特定類型的記憶體裝置。本發明之以事件爲主的半 導體記憶體測試系統，是經由隨意組合複數個具有相同或 不同功能的測試器模組，及演算法型態產生模組，以產生 將測試之所需記憶體裝置獨有的演算法測試型態，藉以組 建低成本測試系統。除了安裝於測試系統主機中的測試器 模組及演算法型態產生模組外，可在測試配件中安裝受測 記憶體獨有之功能模組，藉以形成記憶體測試系統，其可 執行記憶體測試，及與記憶體測試相結合的特定程序。 發明背景 圖1是一方塊圖，顯示半導體測試系統的一個範例， 在測試半導體積體電路（「受測電路」或「DUT」）的傳統 技術中，亦稱爲積體電路測試器。

.經濟部智慧財產局員工消費合作社印W 在圖1的範例中，測試處理器11是半導體測試系統中 的專用處理器，透由測試器匯流排，控制測試系統的作業 。依據測試處理器11的型態資料，型態產生器1 2分別提 供時序資料及波形資料，予時序產生器13及波形器14。波 形器14利用型態產生器1 2的波形資料，及時序產生器1 3 的時序資料，產生測試型態，而該測試型態透由驅動器1 5 提供予受測裝置19。 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 567571 A7 B7 經濟部智慧財產局S工消費合作社印繁 五、發明説明) 若受測裝置19是一記憶體裝置，施用於DUT的測試型 態包括位址資料、寫入資料及控制資料。在將預定資料寫 入DUT的預定位址之後，便讀取位址中的資料，以判斷記 憶體中的資料是否與寫入的資料相同。 更具體的，自DUT19中讀取的資料，參考預定門檻電 壓位準，藉類比比較器1 6轉換成邏輯信號。該邏輯信號藉 邏輯（型態）比較器17，與型態產生器12的預期値資料（ 寫入資料）相比。邏輯比較的結果相對於稍後失敗分析階 段中將使用之DUT19中的位址，儲存於失敗記憶體18中。 在該等記憶體測試中，供讀寫受測裝置記憶體的位址資料 與寫入資料，可以是依據數學演算法的序列所產生的型態 。該型態產生演算法，將依據受測裝置之特定記憶體的實 體結構與測試目的，而加以選擇。 上述電路組態提供予半導體測試系統的每一測試接腳 。因此，由於大型半導體測試系統具有大量的測試接腳， 例如2 5 6至2 0 4 8支測試接腳，並結合圖1中所示相同數量 的電路組恶’所以貫際的半導體測試系統便成爲相當大的 系統。圖2顯示該等半導體測試系統的外貌。半導體測試 系統基本上由主機22、測試頭24及工作站26所組成。 工作站26是一台電腦，包括例如做爲測試系統與使用 者間介面的圖形使用者介面（GUI )。測試系統的作業，創 造測試程式，及執行測試程式，均透由工作站26執行。主 機22包括大量的測試接腳，各包括圖1中所示測試處理器 Π、型態產生器1 2、時序產生器1 3、波形器14及比較器 本紙ife尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 567571 經濟部智慧財產局員工消費合作社印製 A7 ______ B7五、發明説明（3 ) 17 〇 測試頭24包括大量的印刷電路板，各具有圖1中所示 接腳電子20。接腳電子20中具有驅動器1 5、類比比較器 16及切換受測裝置接腳的開關（未顯示）。測試頭24具有 例如圓柱形的形狀，其中形成接腳電子20的印刷電路板， 呈放射狀排列。在測試頭24的上半面，受測裝置19被插 入約性能板28的中央。 在接腳電子20及性能板28之間，具有接腳（測試） 配件27，其爲經此發射電氣信號接觸機制。接腳配件27包 括大量諸如pogo接腳的接頭，以便電氣連接接腳電子20 及性能板28。如上述，受測裝置19接收來自接腳電子的測 試型態，並產生回應輸出信號。 在傳統半導體測試系統中，爲產生施用於受測裝置的 測試型態，便使用稱爲以週期爲主之格式的測試資料。在 該以週期爲主的格式中，測試型態的每一變量相對於半導 體測試系統的每一測試週期（測試器速率）而定義。更具 體的，測試資料中的測試週期（測試器速率）說明、波形_ (波形邊緣時序）說明及向量說明，指明了特定測試週期 中的測試型態。 受測裝置的設計階段中，在電腦輔助設計（CAD )環境 下，合成設計資料透由測試台，以邏輯模擬程序進行評估 。然而，透由測試台而獲得的設計評估資料，被形容爲以 事件爲主的格式。在以事件爲主的格式中，特定測試型態 中的每一變化點（事件），例如從「〇」至「1」，或從「1 (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - 567571 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（4 ) 」至「0」，被形容爲一段時間通道。該時間通道定義爲例 如從預設參考點起算的完全時間長度，或兩相鄰事件間的 相對時間長度。 本發明的發明者曾於「No· 09/340,371」美國專利中透 露，有關以週期爲主之格式中，使用測試資料的測試型態 格式，與以事件爲主之格式中，使用測試資料的測試型態 格式，二者間的比較。本發明的發明者亦提出，以事件爲 主的測試系統，是新槪念的測試系統。本發明之相同受讓 人所擁有的「No. 09/406,300」美國專利中，詳述以事件爲 主之測試系統的結構與操作。 如前述，在半導體測試系統中，大於或等於所提供測 試接腳數量的大量印刷電路板及同類物件，使得整體成爲 相當大的系統。在傳統半導體測試系統中，印刷電路板及 同類物件與接腳數量相同。 例如，在高速及高解析度的半導體測試系統中，例如 500MHz的測試率及80微微秒的時序準確度，所有測試接 腳的印刷電路板具有相同的高能量，均可滿足該測試率及 時序準確度。因此，傳統半導體測試系統必然成爲相當高 成本的系統。此外，因爲每一測試接腳所使用的電路結構 相同，所以該測試系統僅可進行有限的測試類型。 例如，在測試記憶體裝置的半導體測試系統中，產生 演算法測試型態的演算法型態產生器（ALPG )將施用於受 測記憶體，其結構使其可爲預期的記憶體裝置，產生任意 的型態。然而，演算法型態最適於記憶體裝置，依據記憶 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2】〇X297公釐） -7- 567571 A7 B7 五、發明説明（5 ) (請先閲讀背面之注意事項再填寫本頁) 體裝置的類型而有所不同。因此’若將測試之記憶體的類 型是有限的，那麼將使得該等演算法型態產生器包括測試 中從未使用的功能，增加了整體成本。 此外，在傳統半導體記憶體測試系統中，演算法型態 產生器（ALPG )產生一種直接施用於受測記憶體裝置的演 算法測試型態。在此情況下，必須以受測記憶體的實際作 業速度，產生測試型態。因此，演算法型態產生器（ALPG )必須加以設計，以便可高速地產生演算法測試型態，使 得成本進一步增加。 此外，傳統半導體記憶體測試系統中，所使用之演算 法型態產生器（ALPG )的結構，使其可依據程式，而自型 態產生器所形成的指令記憶體中擷取資料。因此，演算法 型態產生器需要時間擷取指令記憶體，使其難以高速地產 生演算法測試型態。爲了高速地產生演算法測試型態，便 需使用高速記憶體裝置，增加了型態產生器的成本。 經濟部智慧財產局員工消費合作社印繁 理由之一是，傳統半導體測試系統如上述地在所有測 試接腳中，安裝了相同的電路組態，無法如同具有不同電 路組態般地，在相同的時間實施兩類以上的測試，結果測 試系統透由使用以週期爲主的測試資料，而產生測試型態 。在使用以週期爲主的觀念而產生測試型態中，傾向於複 雜的軟體及硬體，因而其不可能包括不同的電路組態，及 將軟體倂入測試系統，因其將使得測試系統更加複雜。此 外，由於該些原因，對用於記憶體裝置測試的演算法型態 產生器（ALPG)而言，達到高速作業及產生適用於各型記 -8 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 567571 A7 B7 五、發明説明（6 ) 憶體裝置的測試型態是必須的。 (請先閲讀背面之注意事項再填寫本頁) 爲了更淸楚地說明上述原因，參考圖3中所示波形， 簡單地比較以週期爲主之格式中，使用測試資料的測試型 態格式，與以事件爲主之格式中，使用測試資料的測試型 態格式。更詳細的比較，揭橥於上述本發明之相同受讓人 所擁有的美國專利中。 圖3的範例顯示，依據諸如Verlog的値變傾印（VCD )等大型積體電路（LSI)的設計階段中，所實施之邏輯模 擬產生的資料，而創造測試型態。合成資料儲存於傾印檔 案37中。傾印檔案37的輸出與資料配置於以事件爲主的 格式中，顯示所設計LSI裝置之輸入與輸出變化，並具有 顯示於圖3右下角的說明38，以表達例如波形31。 在此例中，假設波形31所顯示的測試型態將使用上述 說明而形成。波形31描繪將分別於接腳（測試器接腳或測 試通道）Sa及Sb產生的測試型態。說明波形的事件資料由 設定邊緣San、Sbn及其時序（例如從參考點起算的時間長 度），與重置邊緣Ran、Rbn及其時序所組成。 經濟部智慈財產局員工消費合作社印繁 爲產生將用於以週期爲主觀念之傳統半導體測試系統 的測試型態，測試資料必須劃分爲測試週期（測試器速率 )、波形（波形的類型及其邊緣時序）與向量。該說明的 範例，顯示於圖3的中央及左邊。在以週期爲主的測試型 態中，如圖3左邊波形33所示，測試型態劃分爲每一測試 週期（TS1、TS2及TS3 )，以定義每一測試週期的波形及 時序（延遲時間）。 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 567571 A7 B7 五、發明説明（7 該等波形、時序及測試週期之資料說明的範例，顯示 於時序資料（測試計畫）36中。波形的邏輯「1」、「〇」 或「z」的範例，顯示於向量資料（型態資料）35中。例如 ’在時序資料3 6中’測試週期被形容爲「速率」，以定義 測試週期間的時間間隔，同時以RZ (歸零制）、NRZ (非 歸零制）及XOR (互斥或制）形容波形。此外，每一波形 的時序透由相對測試週期的預定邊緣之延遲時間加以定義 如前述’由於傳統半導體測試系統在以週期爲主的程 序下，產生測試型態，所以型態產生器、時序產生器及波 形器的硬體結構傾向於複雜，而將用於該等硬體的軟體（ 測試資料），也因而變得複雜。此外，由於所有的測試接 腳（例如上述範例中的Sa、Sb )皆由共同的測試週期加以 定義，所以同一時間在測試接腳間，不可能產生不同週期 的測試型態。 因此，在傳統半導體測試系統中，所有的測試接腳均 使用相同的電路組態，而其不可能合倂其中不同電路結構 的印刷電路板。結果，其不可能以並列方式，在相同時間 執行諸如類比區塊測試及數位區塊測試等不同測試。此外 ，例如高速類型測試系統亦需包括低速硬體組態（例如高 壓及大振幅產生電路，驅動器禁止電路等），因而’高速 性能在該等測試系統中便無法完全改進。 對比之下，對透由以事件爲主之方法產生測試型態而 言，僅需讀取設定/重置資料，及儲存於記憶體中的相關 -------1---- (請先閲讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印災 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） · - 567571 A7 B7 五、發明説明fe ) 時序資料，需要極簡單的硬體與軟體結構。此外，不論其 中是否有測試週期以外的事件，及不同類型的相關資料， 每一測試接腳可單獨操作，因此，可在相同時間產生不同 功能與頻率範圍的測試型態。 如上述，本發明的發明者曾提出以事件爲主的半導體 測試系統。在以事件爲主的測試系統中，由於所含括之硬 體及軟體的結構與內容均極簡單，所以其可形成在測試接 腳間具有不同硬體與軟體的整個測試系統。此外，由於每 一測試接腳可彼此獨立的操作，所以可以並列方式，在相 同時間執行兩種以上，功能及頻率範圍彼此不同的測試。 由於以事件爲主的測試系統具有高度彈性，所以可在同一 時間，測試受測裝置中的記憶體區塊及邏輯區塊。此外， 可組建低成本之以事件爲主的記憶體測試系統，其專用於 將受測的某類記憶體裝置及測試目的。 發明槪述 因此，本發明的目標是提供一種半導體測試系統，其 專用於具有相對於測試接腳不同能量之測試器模組的特定 應用，及在測試配件中，用於該特定應用的功能模組。 本發明的另一目標是提供一種半導體測試系統，其可 透由具有相對於測試接腳，邏輯測試器模組與記憶體測試 器模組的任意組合，而同時測試具有並列之處理器核心與 記憶體核心的系統積體電路（內建系統）中的不同功能核 心0 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 -11 - 567571 A7 B7 五、發明説明（9 ) (請先閲讀背面之注意事項再填寫本頁) 本發明的進一步目標是提供一種簡單且低成本的半導 體記憶體測試系統，其可依據受測記憶體裝置的類型或測 試目的進行組建，合倂相對於測試接腳之不同能量的測試 器模組，與設計用於特定應用之演算法型態產生器模組。 本發明的進一步目標是提供一種簡單且低成本的半導 體記憶體測試系統，其可依據受測記憶體裝置的類型或測 試目的進行組建，合倂相對於測試接腳之不同能量的測試 器模組，設計用於特定應用之演算法型態產生器模組，及 與受測記憶體裝置具有特定關係的功能模組。 本發明的進一步目標是提供一種簡單且低成本的半導 體記憶體測試系統，其可依據受測記憶體裝置的類型或測 試目的進行組建，合倂相對於測試接腳之不同能量的測試 器模組，與由諸如場可程控閘陣列（FPGA )之程控邏輯裝 置所組成的演算法型態產生器模組。 經濟部智慧財產局員工消費合作社印則夫 本發明的進一步目標是提供一種半導體記憶體測試系 統，其具有相對於測試接腳之不同能量的測試器模組，其 中測試系統主機及測試器模組間，介面規格是標準化的， 以便自由地將不同接腳數量與性能的測試器模組，容納於 主機中。 本發明的進一步目標是提供一種半導體測試系統，其 可以低成本測試受測半導體裝置，並進一步提升其能量， 以滿足未來需求。 本發明的半導體記憶體測試系統，包括兩個或更多個 性能各異的測試器模組；演算法型態產生器（ALPG )模組 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） -12 - 567571 A7 ____B7_ 五、發明説明（10 ) (請先閲讀背面之注意事項再填寫本頁) ，以產生受測記憶體裝置的特定演算法型態；測試系統主 機，安裝兩個或更多個測試器模組及其中ALPG模組的組合 ;測試系統主機所提供的測試配件，以便電氣連接測試器 模組及受測裝置；受測裝置所提供的功能模組，可執行受 測記憶體裝置的特定功能，並與受測記憶體裝置的測試結 果相結合；及主電腦，透由測試器匯流排與測試器模組及 ALPG模組通聯，以控制測試系統的整體操作。 本發明的半導體記憶體測試系統使用ALPG模組，其設 計僅用於產生特定記憶體裝置或測試目的所需的演算法型 態。因此，在本發明中，可選擇地形成測試器模組與ALPG 模組的各式組合，藉以組建專用於受測記憶體裝置的低成 本測試系統。 經濟部智慧財產局員工消費合作社印^ 在本發明的半導體記憶體測試系統中，測試配件中提 供功能模組，其以電氣與測試器模組及受測裝置相連，該 等測試配件可依據將測試之裝置或所需目的，而以其它的 測試配件替代。該測試器模組包括複數個測試器板，在主 電腦的控制下，每一測試器板爲每一對應的裝置接腳，提 供測試型態，並評估受測裝置的回應輸出。. 在本發明以事件爲主的記憶體測試系統中，爲特定應 用所設計的功能模組安裝於測試配件（接腳配件）中。因 此，該測試系統可達成受測記憶體裝置的專屬功能，以及 與測試結果相結合的功能，例如受測記憶體裝置中記憶格 的修復。因此，經由依據受測記憶體而替換測試配件，可 達成簡單結構與低成本的半導體記憶體測試系統。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 13 _ 567571 A7 B7 五、發明説明（11 ) 在本發明的半導體記憶體測試系統中，每一測試接腳 可彼此獨立地操作。因此，兩個或更多個測試接腳群組可 在相同時間，執行並列之不同裝置或裝置中不同區塊的測 試。因此，內建系統積體電路中複數個不同功能區塊（核 心）’例如邏輯核心及記憶體核心，可在相同時間並列進 行測試。 由於本發明的半導體測試系統具有模組結構，所以可 依據受測裝置的種類及測試目的，自由地形成所需的測試 系統。此外，以事件爲主之測試系統的硬體可顯著地減少 ’同時該測試系統的軟體可顯著地簡化。因此，不同能量 與性能的測試模組，可一同安裝在相同的測試系統中。再 者’以事件爲主之測試系統的整個實體尺寸可相當程度地 減少，衍生進一步的成本降低，置放空間減少，及相關成 本的節省。 圖示簡挪 圖1爲一方塊圖，顯示傳統技藝中半導體測試系統（ LSI測試器）的基本組態。 圖2顯示傳統技藝中半導體測試系統之外觀的範例。 圖3比較傳統半導體測試系統中，產生以週期爲主之 測試型態的說明範例，與本發明之半導體測試系統中，產 生以事件爲主之測試型態的說明範例。 圖4爲一方塊圖，顯示透由本發明之特定以事件爲主 的記憶體測試系統，進行記憶體裝置測試，該測試系統組 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐） -----------衣-- (請先閲讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 -14- 567571 經濟部智慧財產局員工消費合作社印製 A 7 B7 五、發明説明（12 ) 態的範例。 圖5爲一方塊圖，顯示依據本發明倂入測試器模組之 事件測試器板中，事件測試器的電路組態範例。 圖6顯示透由合倂本發明之複數個測試器模組，將具 測g式接腳之半導體測試系統，組建成不同性能的群組。 圖7A爲一方塊圖，顯示測試具記憶體之半導體裝置， 而組成之半導體測試系統的範例，而圖7 B爲一方塊圖，顯 示測試具記憶體之半導體裝置，而組成之半導體測試系統 的另一範例。 圖8爲一方塊圖，顯示透由ALPG模組，提供事件資料 予測§式器模組’以產生演算法型態的結構。 圖9顯示以模組爲主之本發明半導體測試系統的外觀 範例。 圖10顯示FPGA (場可程控閘陣列）的簡化結構範例 ，其爲用於組建本發明之演算法型態產生器的一種閘陣列 〇 圖1 1爲一電路圖，顯示圖10之FPGA中，一個邏輯格 的基本電路結構範例。 圖12顯示行進（marching)型態的序列範例，其爲型 態產生器所產生，用於測試半導體記憶體的演算法測試型 態的一種類型。 圖1 3爲一方塊圖，顯示本發明之演算法型態產生器的 範例，其結構爲FPGA，用於產生圖12的行進（marching ) 型態。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） _ 15 _ --------—1 ------T______ (請先閲讀背面之注意事項再填寫本頁) 567571 A7 B7 五、發明説明（13 ) 圖14A及14B爲狀態圖，顯示依據圖13之FPGA結構 ，產生圖12之行進（marching )型態的序列。 (請先閲讀背面之注意事項再填寫本頁) 圖15A爲一方塊圖，顯示圖13中所示定序器270的結 構範例，圖15B爲一方塊圖，顯示圖13中所示定序器272 的結構範例，而圖15C爲一方塊圖，顯示圖13中所示計數 器274的結構範例。 元件對照表 11:測試處理器 12:型態產生器 1 3 :時序產生器 14:波形器 15、152:驅動器 19:受測裝置 16:類比比較器 17:邏輯（型態）比較器 18:失敗記憶體 經濟部智慧財產局員工消費合作社印製 22:主機 24、124:測試頭 26:工作站 20:接腳電子 28、128:性能板 27:接腳（測試）配件 37:傾印檔案 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 567571 A7 B7 五、發明説明（14 ) 38:說明 31、33:波形 (請先閲讀背面之注意事項再填寫本頁)

Sa、Sb:接腳 S a η、S b η:設定邊緣 R a η、R b η:重置邊緣 36:時序資料（測試計畫） 35:向量資料（型態資料） 270、272:定序器 • 274:計數器 125、135 :測試器模組 43:事件測試器板 66:事件測試器 41:測試器控制器 64:系統匯流排 48、132:修復模組 53、126:介面 67:處理器 經濟部智慧財產局員工消費合作社印製 68:記憶體 60:事件記憶體 47:事件執行單元 61:驅動器/比較器 57:測試結果記憶體 41:主電腦 5 5 :介面匯流排 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -17 - 567571 A7 ___ _B7_ 五、發明説明（15 ) (請先閲讀背面之注意事項再填寫本頁) 58:位址控制器 57:失敗資料記憶體 62:解壓縮單元 63:時序計數/定標邏輯 64、154:事件產生器 127:測試配件 137:演算法型態產生器（ALPG)模組 158·.硬碟次單元 138:資料快取記憶體管線 139、250:場可程控閘陣歹[J (FPGA) 141:檔案 M2:測試台 256:邏輯格 254:互聯 252:輸入/輸出格 261、263-267:多工器 262:查詢表 經濟部智慧財產局員工消費合作社印製 2 68、28 5、28 6、288、295、296、297:正反器 276、27 8、282、283、287、292、293、294:邏輯電路 較J圭實施例的詳細說明 參閱圖4至15，說明本發明的實施例。圖4爲一方塊 圖，顯示本發明之半導體測試系統的基本結構，該系統係 用於測試具有記憶體區塊之半導體裝置及其中的邏輯區塊 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） _ 18 _ 567571 A7 ___B7 五、發明説明（16 ) (請先閲讀背面之注意事項再填寫本頁) 。在此範例中，假定受測之半導體裝置中，記憶體區塊具 有修復能量，其中多餘的記憶格可以有缺陷記憶格替代， 使得即使當有缺陷記憶格存在時，仍可復原記憶體區塊。 在本發明的半導體測試系統中，測試頭（測試器主機 )的結構，使得一或多個模組測試器（以下稱爲「測試器 模組」）被選擇地安裝於其中。將安裝之測試器模組，可 以是依據所需測試器接腳數量的複數個相同的測試器模組 ’或是不同測試器模組的組合，例如高速模組HSM或低速 模組LSM。對需要記憶體測試之受測裝置而言，如圖7中 所示，特定爲記憶體測試而設計的測試器模組丨3 5，亦可含 括於測試系統中。以下將參閱圖6進行說明，每一測試器 模組具有複數個事件測試器板43，例如八個（8 )測試器板 。此外，每一事件測試器板包括複數個事件測試器66，對 應於複數個測試器接腳，例如3 2個事件測試器對應3 2個 測§式器接腳。因此，在圖4的範例中，事件測試器板4 31處 理裝置測試的一個記憶體區塊，同時其它的事件測試器板 43則復原該裝置測試的邏輯區塊。 經濟部智慧財產局8工消費合作社印製 在圖4的測試系統中，複數個事件測試器板43透由系 統匯流排64 ’受測試器控制器41控制，其爲測試系統的主 電腦。如上述，八個事件測試器板43可安裝於一個測試器 模組中。雖然圖4中未顯示，但典型地如圖6中所示，本 發明的測試系統由二或多個該測試器模組組成。 在圖4的測試系統中’事件測試器板43提供一測試型 恶（測試信號）予受測裝置19，並檢查該測試型態所產生 -19- 本紙張尺度適用中國國家標準（CNS ) M規格（训謂公董） 567571 A7 B7 經濟部智慧財產局W工消費合作社印製 五、發明説明（17 ) 之受測裝置的回應信號。在此範例中，爲了依據測試結果 ’以受測記憶體中有缺陷記憶格，替換受測記憶體之多餘 記憶體段的記憶格，在測試系統中择供修復模組48。如以 下將說明的，如同修復模組48的該等功能模組，被置於測 試系統的測試配件（接腳配件）中。 每一事件測試器板43包括例如事件測試器66!至6632 ’計32個通道；介面35 ;處理器67及記憶體68。每一事 件測試器66對應一個測試器接腳，具有與相同測試器板中 其他事件測試器相同的內部結構。在此範例中，事件測試 器66包括事件記憶體60、事件執行單元47、驅動器/比 較器61及測試結果記憶體57。 事件記憶體60儲存事件資料，以產生測試型態。事件 執行單元47依據事件記憶體60的事件資料，產生測試型 態。測試型態透由驅動器/比較器61，提供予受測裝置（ DUT ) 1 9。在此例中，用於受測裝置之記憶體區塊的測試型 態，是一演算法序列，而系統中則使用一演算法型態產生 器（ALPG )模組（圖7 )。因此，該ALPG模組提供事件 資料予事件記憶體60，以產生演算法測試型態。 圖5爲一區塊圖，更詳細地顯示事件測試器板43中， 事件測試器66的組態範例。本發明相同受讓人所有之上述 「No. 09/406,300」及「No· 09/259,401」美國專利中，進一 步詳細說明有關以事件爲主之測試系統。圖5中，與圖4 相同的區塊以相同的代號表示。 介面53及處理器67透由系統匯流排64，連接至測試 ------ (請先閲讀背面之注意事項再填寫本頁)

、1T J— 本紙張尺度適用中國國家標準（〇^)八4規格（210/ 297公麓） -20- 567571 B7 五、發明説明（18 ) 器控制器或主電腦41 (圖4)，以便透由介面匯流排55, 控制事件測試器66。介面53用於例如將資料自測試器控制 器41，轉移至事件測試器板中的暫存器（未顯示），以便 將事件測試器指定至受測裝置的輸出/輸入接腳。例如， 當主電腦41發送群組指定位址予系統匯流排64時，介面 53便解譯群組指定位址，並使主電腦的資料儲存於特定事 件測試器板的暫存器中。 處理器67被提供於例如每一事件測試器板43中，並 控制事件測試器板43的作業，包括事件（測試型態）的產 生，受測裝置輸出信號的評估，及失敗資料的獲取。處理 器67可被提供於每一或若干測試器板。此外，處理器67 可不必然提供於事件測試器板43中，但測試器控制器41 可直接對事件測試器板進行相同的控制功能。 位址控制器58例如在最簡單的例子中，是一個程式計 數器。位址控制器58控制提供予失敗資料記憶體57及事 件記憶體60的位址。事件時序資料如同測試程式般地，自 主電腦轉移至事件記憶體60，並儲存其中。 事件記憶體60如上述地儲存事件時序資料，其定義每 一事件（從「0」至「1」，及從「1」至「〇」的變化點） 的時序。例如，事件時序資料儲存爲兩類的資料，其中之 一顯不參考時序週期的整數倍，另一則顯不參考時序週期 的分數。事件時序資料在儲存於事件記憶體60之前，應予 壓縮。 在圖5的範例中，圖4的事件執行單元47與解壓縮單 (請先閲讀背面之注意事項再填寫本頁) 訂 L0. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 經濟部智慧財產局員工消費合作社印製 567571 A7 B7

元62、時序計數/定標邏輯63及事件產生器64相結合。 解壓縮單元62對事件記憶體60的壓縮時序資料解壓縮（ 远原）。時序s十數/疋標違細63經由加總或修改事件時序 資料，產生每一事件的時間長度資料。時間長度資料透由 自預定梦考點起算的時間長度（延遲時間），表達每一事 件的時序。 事件產生器64依據時間長度資料產生測試型態，並透 由驅動器/比較器61，提供該測試型態予受測裝置（DUT )1 9。因此，受測裝置（DUT ) 1 9便經由評估回應輸出， 而進行測試。驅動器/比較器61如圖4中所示，主要由驅 動器及比較器組成，前者驅動將施用於特定裝置接腳的測 試型態，後者判斷該測試型態所合成之裝置輸出信號的電 壓位準，並比較該輸出信號與所預期的邏輯資料。 在綜合上述的事件測試器中，施用於受測裝置的輸入 信號，及與受測裝置之輸出信號相比的預期邏輯信號，均 由以事件爲主之格式中的資料所產生。在以事件爲主的格 式中，輸入信號及預期信號之變化點的資訊，係由活動資 訊（設定及/或重置）與時間資訊（特定點的時間長度） 所組成。 如上述，在傳統半導體測試系統中，曾使用以週期爲 主的方法，其所需的記憶體容量，較以事件爲主的架構中 所需者小。在以週期爲主的測試系統中，輸入信號及預期 信號的時間資訊，係由週期資訊（速率信號）與延遲時間 資訊所組成。輸入信號及預期信號的活動資訊，係由波形 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） · 22 - 567571 A7 ___ _ B7 五、發明説明（20 ) 資料與型態資料所組成。在此設計中，延遲時間資訊僅可 由有限的資料所定義。此外，爲產生具彈性的型態資料， 測試程式必須包括許多環路、跳躍及/或次常式。因此， 傳統測試系統需要複雜的結構與選擇性程序。 在以事件爲主的測試系統中，不需要傳統以週期爲主 之測試系統的複雜結構與選擇性程序，藉以輕易地增加測 試接腳的數量，及/或將不同性能的測試接腳倂入相同測 試系統中。雖然以事件爲主的測試系統需要大容量的記憶 體’但記憶體容量的提升不是大問題，因爲記憶體密度的 提升與記憶體成本的降低，在今天正快速並持續的達成。 如上述，在以事件爲主的測試系統中，每一測試接腳 ’或每一群測試接腳，可彼此獨立地執行測試作業。因此 ’若必須執行複數個不同的測試時，例如測試具有複數個 功能區塊（核心）的內建系統1 C，例如邏輯核心及記憶 體核心，便可以並列方式，同時執行不同種類的測試。此 外，可獨立地組建不同種類測試的開始與終止時序。 圖6顯示透由合倂本發明之複數個測試器模組，將具 測試接腳之半導體測試系統，組建成不同性能的群組。 測試頭124依據例如連接測試頭之測試配件127的接 腳數量，將測試裝置的類型，及將測試裝置的接腳數量’ 而具有複數個測試模組。如同以下將說明的，測試配件127 與測試模組間的介面（連接）規格是標準化的，所以任何 測試模組可安裝在測試頭（系統主機）中的任何位置。 測試配件1 27包括大量的彈性接頭，例如p〇go接腳’ I---------^«裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -23- 567571 A7 _______ B7 五、發明説明（2彳） 以便電氣及機械地連接測試模組與性能板128。受測裝置 1 9插於性能板1 2 8的測試插座上，藉以組建與半導體測試 系統間的電氣交流。雖然圖6中未顯示，但在圖7 A及7 B中顯示，在本發明中專用於所需測試的功能模組（例如 修復記億體的修復模組48)，安裝於測試配件127中。因 此，本發明中的測試配件1 27，係專門設計用於諸如受測裝 置之類型等特定測試應用。 性能板1 28置於測試配件1 27之上。受測裝置（DUT ) 1 9插於例如性能板1 28的測試插座上，藉以組建與半導體 測試系統間的電氣交流。如上述，記憶體修復模組48如圖 4中所示，安裝於測試配件中，然而，其亦可以類似於受測 裝置（DUT) 19的方式，裝設於性能板128之上。 修復模組48具有關於受測記憶體裝置中，多餘記憶體 段之結構的資料。若記憶體測試結果，在受測記憶體裝置 的記憶格中發現缺陷，修復模組48便藉由以多餘記憶體段 中的記憶格替換有缺陷的記憶格，而復原受測記憶體裝置 。因此，修復模組48決定了一個有效的過程，以替換記憶 格並執行修復過程。該等修復過程的執行，典型地透由依 據特定記憶體裝置的預定規則，而切割記憶體裝置中的電 路型態。由於特定受測記憶體裝置的修復過程，包括以電 脈衝切割電路型態，所以記憶體修復模組48較佳地包括一 驅動器，以產生該電脈衝。 每一測試器模組1 25具有既定數量的接腳群組。例如 ，一個高速模組HSM相對於1 28個測試接腳（測試通道） 本紙張尺度適用中國國家標準（CNS ) Α4規格（210^297公漦) _ 24 - I ----- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局W工消費合作社印製 567571 A7 B7 五、發明説明（22 ) 而安裝印刷電路板，同時一個低速模組LSM相對於256個 測試接腳而安裝印刷電路板。該些數字僅爲說明之便，其 它數量的測試接腳亦是可能的。 如上述，測試器模組中的每一印刷電路板，具有事件 測試器，產生測試型態，並透由性能板128將相同的測試 型態施用於受測裝置1 9的對應接腳。回應測試型態之受測 裝置1 9的輸出信號，透由性能板1 28傳至測試器模組中的 事件測試器板，與預測信號相比，以決定受測裝置的合格 /失敗。 每一測試器模組具有介面（接頭）1 2 6。接頭1 2 6加以 設計，以符合測試配件1 27的標準規格。例如，在測試配 件127的標準規格中，接頭接腳的結構、接腳的阻抗、接 腳間的距離（接腳間距）及接腳的相對位置，均隨所需測 試頭而異。經由使用符合測試器模組所有標準規格的介面 (接頭）1 26，可自由地組建不同測試器模組組合的測試系 統。 由於本發明的組態，可組建符合受測裝置之最佳成本 效能的測試系統。此外，可藉由替換一或多個測試模組， 而達成測試系統的性能改進，因此，可延長測試系統的整 個使用時間。此外，本發明的測試系統可容納複數個性能 各異的測試模組，因而，可藉由相對應的測試模組，直接 達到測試系統所需的性能。因此可輕易且直接地改進測試 系統的性能。 圖7A及7B爲方塊圖，顯示測試記憶體裝置之半導體 本紙張尺度適用中國國家榡準（CNS) Μ規格（2】〇>< 297公楚） .---- (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 -25- 567571 A7 B7 五、發明説明（23 ) (請先閱讀背面之注意事項再填寫本頁) 測試系統的範例。在圖7A及7B的範例中，測試系統的組 態使得受測系統中的邏輯區塊與記憶體區塊可同時測試。 而且在圖7A及7B的範例中，測試配件127具有修復模組 1 32。該等功能模組係依據受測裝置的特性而加以選擇。因 此，若受測記憶體裝置不具多餘的記憶體可供修復，測試 系統中便使用不具修復模組132的測試配件。爲簡化說明 ’此處並未顯示圖6的介面1 26。此外，雖然依據測試目的 ’各測試器模組可能相同或不同，但測試器模組1 25簡單 地以TM表不。 在圖7 A的半導體測試系統中，測試系統包括進行邏輯 測試的測試器模組125，進行記憶體測試的測試器模組135 ’及演算法型態產生器（ALPG )模組1 37。該些模組透由 依據標準化介面規格而設計之介面丨26，自由地安插於系統 主機所提供的槽中。若受測記憶體裝置具有可供修復目的 的多餘設計，該測試系統便可經由合倂具有記憶體修復模 組的測試配件1 27 ’而執行記憶體測試過程及記憶體裝置修 復過程。 經濟部智慧財產局員工消費合作社印裳 如上述，在此例中，測試器模組125用於邏輯測試， 而測試器模組1 3 5則用於記憶體測試。基本上，不需使用 不同測試器模組進行邏輯測試或記憶體測試。然而，由於 記憶體測試及邏輯測試的需求彼此不同，使用專門設計用 於sfi彳思體測§式或邋較測試的測試器模組，可有效獲得較高 的成本效能。 測試器模組1 25所產生的測試型態，透由測試配件1 27 -26- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 567571 A7 B7 五、發明説明（24 ) (請先閲讀背面之注意事項再填寫本頁) 及性能板1 28，提供予受測裝置19的邏輯區塊。受測裝置 (DUT ) 1 9回應該測試型態，所產生的輸出信號，與測試 器模組125的預期値型態相比，以決定該輸出信號的合格 /失敗。測試器模組1 35所產生的記憶體測試型態，透由 測試配件127及性能板128,提供予受測裝置19的記憶體 區塊。儲存於記憶體區塊的資料被讀取，並與測試器模組 135的預期値型態相比，以決定受測裝置19中特定記憶體 位置的合格/失敗。 當使用具有特定數學序列（演算法測試型態）的測試 型態，進行受測裝置19的記憶體區塊測試時，A L P G模組 1 37便提供事件資料，以產生演算法測試型態予測試器模組 135。ALPG模組137係設計用於產生事件資料，其僅供有 限的記憶體裝置類型產生演算法測試型態之所需，藉以達 成低成本與小尺寸。在此設計下，事件資料序列之演算法 測試型態，係由測試器模組1 3 5所產生，將用於特定受測 記憶體裝置。 經濟部智慧財產局员工消費合作社印t 此處，說明一結構範例，其將ALPG模組1 37的事件資 料供予測1式益模組1 3 5 ’以產生演算法型態。圖8的方塊 圖顯示該目的的結構範例。ALPG模組1 37將演算法型態儲 存於事件格式中。資料儲存的一個例子是儲存容量達數十 億位元組或數百億字元（或未來數千億位元組）的硬碟。 可將複數個小硬碟組合成~個硬碟次單元，以此方式，每 一小硬碟對應測試系統的一個測試接腳。替代地，小硬碟 的數量可少於測試系統之測試接腳的數量。雖然演算法型 -27- 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公I ) 567571 A7 B7 經濟部智慧財產局R工消費合作社印％ 五、發明説明（25 ) 態需要大的儲存容量，但由於硬碟的儲存容量增加及尺寸 減少，在今天正快速地實現，所以本系統可輕易地容納未 來資料的增加。 硬碟的事件資料傳送至測試器模組135的事件產生器 1 54 (相對於圖4中，事件記憶體60及事件執行單元47 ) 。事件產生器1 54所產生的演算法測試型態，透由驅動器 152提供予受測裝置。 較佳地，上述硬碟次單元158的組態相對於ALPG模組 1 37是可分離的。在此設計下，演算法型態資料可在離線下 寫入硬碟，同時ALPG模組137可使用其他的次單元。此在 改進測試系統的效率方面是有效的，特別是當該等測試系 統用於半導體裝置的產生階段時。因此，在用於硏究發展 時，ALPG模組137可以組建成硬碟以外的儲存類型，以便 即時地產生演算法型態的事件資料。 如前述，由於測試中所含括的所有信號，可藉由結合 以事件爲主之測試器系統，而由事件時序資料處理，所以 可於ALPG模組中完成使用硬碟之演算法型態的事件資料。 回頭參閱圖7A，受測記憶體裝置的結果資料，亦提供 與修復模組1 32。修復模組1 32預先被賦予實體結構的相關 資料，及有關受測記憶體裝置之多餘記憶體段的使用規則 。因此，依據測試結果資料，修復模組132判斷修復演算 法，以便以多餘記憶體段中記憶格，替換有缺陷的記憶格 。如上述，典型地藉由以雷射脈衝或電信號，切割受測露己 憶體裝置的內部電路型態，而執行該等記憶格的替換。若 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） -28- 567571 A7 B7 五、發明説明（26 ) 藉由電信號執行型態切割，那麼透由結合具有電流驅動器 的修復模組1 3 2，本發明的測試系統便可完成受測記憶體裝 置的測試及修復。 (請先閱讀背面之注意事項再填寫本頁) 圖7B中所示半導體測試系統的範例，基本上與圖a中 相同，然而，尙有一些小差異。差異之一是測試器模組1 35 及演算法型態產生器（ALPG )模組137，透由諸如資料快 取記憶體管線1 3 8等傳輸裝置相連。該等使用諸如管線及 並列等預先控制技術的高速資料傳輸，在本技藝中是司空 見慣的。藉由適當設定管線138中階段（暫存器）的數量 ’ ALPG模組137至測試器模組135的資料傳輸率，便可遠 低測試器模組1 35至設測裝置的資料傳輸率。因此，可以 低成本組建ALPG模組137。 其他差異存在於ALPG模組137，包括可程控邏輯裝置 ，場可程控閘陣列（FPGA ) 139典型地爲ALPG模組137的 次單元，或就是ALPG模組。隨後將說明FPGA結構之 ALPG的範例。將載入FPGA次單元139的資料被轉換爲相 對於FPGA格式的資料格式，並寫入FPGA次單元139。 經濟部智慧財產局員工消費合作社印製 在上述設計中，專用於受測記憶體裝置的演算法型態 ，可由低成本的FPGA 139產生。FPGA中的資料係以例如 H D L (硬體g兌明語言）寫成。圖7 B進一*步顯不一個例子， 來自於ALPG模組137或FPGA 139，以產生演算法型態的 事件資料，是依據RTL (暫存器轉移語言）模式的檔案1 4 1 而產生。該RTL模式檔案是由使用測試台142之半導體裝 置的設計工程師所創造，其通常由HDL (硬體說明語言） -29- 本紙張尺度適用中國國家標準（CNS ) A4規格（2I〇X：297公釐） 567571 A7 ___B7 五、發明説明i7 ) 進行說明。 (請先閱讀背面之注意事項再填寫本頁) 如前述，在本發明中，不同於設計用於各類演算法型 態的傳統ALPG，記憶體測試使用一種應用型ALPG，其可 產生僅適用於特定受測記憶體裝置的演算法型態。因此， 可組建結構簡單且成本低的記憶體測試系統。此外，如上 述’當受測記憶體裝置具有可修復記憶體結構時，本發明 的測試系統亦可結合裝置修復模組1 32之測試配件1 27，而 完成記憶體修復過程。 圖9顯示本發明之半導體測試系統外觀的範例。在圖9 的範例中，主電腦（主要系統電腦）41是例如具有圖形使 用者介面（GUI)的工作站。主電腦41做爲使用者介面及 控制器，控制測試系統的整體操作。主電腦41及測試系統 的內部硬體，透由系統匯流排64相連（圖4及5 )。 經濟部智慧財產局8工消費合作社印製 以下將參閱圖10至15，說明FPGA次單元139，其係 本發明之ALPG模組的一部分。本發明的次單元139是專用 演算法型態產生器，使用FPGA (場可程控聞陣列）、PLD (可程控邏輯裝置）或PAL (可程控陣列邏輯），產生特 定演算法測試型態。 上述FPGA、PLD或PAL爲邏輯積體電路裝置，可由使 用者（可程控邏輯裝置）進行程控，其中將程式載入積體 電路裝置，以便在積體電路裝置安裝所需的功能。該等用 於本發明之可程控邏輯裝置，並不侷限於例如上述FPGA等 名稱，但包括每一可由使用者進行程控的邏輯裝置。 圖1 0顯示FPGA (場可程控閘陣列）的基本結構範例 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） -30 - 567571 A7 B7 經濟部智慧財產局員工消費合作社，S ^ 五、發明説明如） 。在FPGA 250中，大量的邏輯格256，例如數百或數千個 ，以二維（陣列）的方式排列。在每一邏輯格256中，形 成垂直及水平的通道，由該些通道形成邏輯格256的輸入 /輸出信號路徑。該些信號路徑可自由地透由互聯254 (可 程控開關），連接其他的邏輯格256。在FPGA 250周圍， 具有輸入/輸出格252，以便聯繫外部電路。 圖11顯示FPGA 250中每一邏輯格256之最簡化結構 的範例。在此例中，邏輯格256具有輸入端子A、B、C、D ，輸出端子X、Y，及時序端子，每一端子依時序同時操作 。邏輯格256的內部包括複數個多工器（選擇器電路）261 及263-267，查詢表262及正反器268。 查詢表262是一小型記憶體，可由使用者進行程控， 其中上述輸入端子的輸入信號，可做爲記憶體位址。經程 控查詢表262，可以類似於PROM (可程控唯讀記憶體）的 方式，完成所需的功能。因此，可以說每一個邏輯格25 6 都是由（閘組成）邏輯電路及正反器組成的單元。 關於可程控開關254，是一種FPGA，一旦第一次程控 固定後，便不能進一步改變，或是另一種FPGA，可重複地 改變程式，該二類皆爲市售。若FPGA可重複地改變程式（ 覆寫程式），那麼可程控開關254便是一種電晶體開關， 其啓閉設定是由外部信號控制。 圖12顯示行進（marching)型態，其爲一種典型的演 算法測試型態。在此例中，假設受測記憶體的位址數量（ 格數）僅8個（由位址0至位址7 )，以簡化說明。在圖 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐) 1 . · Ί—^w· ^ ^IT (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 567571 A7 厂 ___^_B7 五、發明説明如） 1 2的上方，適合的位址以連續曲線表示，其中在記憶體中 寫入〇，以「0W」表示，寫入1，則以「1W」表示，自記 憶體讀取0，以「OR」表示，讀取1，則以「1R」表示。在 圖1 2的下方，位址產生器所產生的位址，資料產生器所產 生的資料，及控制信號產生器所產生的控制信號，分別顯 示於表格中。 即使圖12的行進（marching)型態僅佔用受測記憶體 的8個記憶格，但測試型態需40個步驟才能產生。因此， 爲了測試今天的高容量半導體記憶體裝置的例如數百兆位 元’將需極大的記憶體容量，俾利將測試型態儲存於型態 產生器的記憶體中。因此，在產業界，具有預定反覆序列 的測試型態，是經由實施數學運算而產生，藉使型態產生 所需的記憶體容量減少。該等型態產生器，如上述稱爲演 算法型態產生器。 圖1 3顯示本發明之演算法型態產生器的範例，其結構 使用FPGA。本例中的演算法型態產生器，是藉FPGA組合 定序器及計數器而成，以產生圖12中所示行進（marching )型態。該演算法型態產生器的結構，可使用FPGA以外的 可程控邏輯裝置。 圖13中型態產生器具有定序器270、272，計數器274 及邏輯電路27 6、27 8。計數器274是一上/下計數器。邏 輯電路276、278完成諸如AND (及）與OR (或）等閘功 能。邏輯電路276的輸出是資料，邏輯電路278的輸出是 控制信號，而計數器274的輸出則是圖1 2中的位址。該些 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -32 - , ^ ^IT (請先閱讀背面之注意事項再填寫本頁) 567571 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明6〇 ) 資料、控制信號及位址，組成了圖12的行進（marching ) 測試型態，其提供予受測記憶體裝置。 圖14A及14B爲狀態圖，顯示圖13之FPGA結構，其 演算法型態產生器每一部分的作業序列，以產生圖1 2之行 進（marching )型態的序列。圖14A顯示定序器270的作業 ，圖14B則顯示定序器272的作業。 計數器274進行程控，當定序器270的狀況（狀態） 爲S1或S2時，便向上計數，當定序器270的狀態爲S3時 ，便向下計數。計數器274亦進行程控，當定序器272的 狀態爲邏輯1時便不操作（姿態），當定序器272的狀態 爲邏輯0時便進行計數作業。 在圖14 A中，當閒置狀態中組建「起始」狀況時，定 .序器270便開始作業，並轉移至S1狀態（序列ί)。由於 該轉移，計數器274亦開始作業，而且時序以一爲單位向 上計數。結果，計數器274便產生圖12中所示0至7的位 址（型態1 - 8 )。 當圖14Β中定序器270處於S2或S3狀態時，定序器 272便不斷地在邏輯〇與邏輯1間交替，然而，當定序器 270處於S1狀態時，便依程控而不操作。因此，定序器 272便不能操作，而保持在邏輯〇。邏輯.〇是邏輯電路276 的輸出資料，因此，便在圖12的型態1 - 8中形成寫入資料 0。邏輯0亦是邏輯電路278的輸出寫入控制信號（W)。 在圖14 Α中，當圖12的序列1終止時，便組建終止狀 態，定序器270便轉移至S2狀態（序列2)。計數器274 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公楚1 〇3 - (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印於 567571 A7 B7 五、發明説明6ι ) 如上述設定爲向上計數，即使當定序器270處於S2狀態。 因此，如圖12之序列2中所示，位址値增加。 此時，如圖14B中所示，當定序器270的狀態爲S2或 S3時，定序器27 2與時序同步，並不斷地在邏輯〇與邏輯 1間變化。如上述，由於當定序器272的狀態爲邏輯1時， 計數器274的作業停止，所以計數器274的位址輸出便保 持在先前的狀態。因此，如圖12中所示，計數器274的位 址輸出增加，同時重複相同位址兩次，例如「001 1 2233...」 〇 由於定序器272的狀態不斷地在邏輯〇與邏輯1間變 化，定序器272的輸出，即邏輯電路278所輸出的寫入控 制信號（W )，與讀取控制信號（R )。定序器272的狀態 ，亦自邏輯電路276輸出邏輯0與邏輯1，如同圖12中所 示的資料。 在圖14 A中，當圖12的序列2終止時，便組建終止狀 態，定序器270便轉移至S3狀態（序列3 )。如上述在狀 態S 3中，由於計數器274向下計數時序，位址値便由位址 7減少至位址0。由於定序器272此時不斷地在邏輯0與邏 輯1間變化，如上述計數器274的位址輸出便減少，同時 重複相同位址兩次，如圖12中所示，例如「77665544...」 〇 此外，定序器272的狀態不斷地在邏輯0與邏輯1間 變化，即邏輯電路278所輸出的寫入控制信號（W )，與讀 取控制信號（R )，以及自邏輯電路276輸出邏輯0與邏輯 ?--1衣----：---1T------ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） _ 34 - 567571 A7 _B7 五、發明説明匕） (請先閲讀背面之注意事項再填寫本頁) 1的資料。此時，由於資料及控制信號（寫入及讀取）與序 列2中相反’所以邏輯電路2 7 6及2 7 8便輸出相反的邏輯 ，並處於例如定序器270的狀態S3。 如上述，圖13的演算法型態產生器，便產生圖12的 行進測試型態。以此方式，透由以可程控邏輯裝置，創造 演算法型態產生器，便可以小型硬體組建特定型態的型態 產生器次單元1 3 9。此外，由於次單元1 3 9執行硬體中程式 所預先設定的作業，便不需時間擷取諸如傳統一般目的型 態產生器中所含括的記憶體，因而可高速作業。 圖15A爲一方塊圖，顯示圖13之定序器270的結構範 例，圖1 5 B爲一方塊圖，顯示圖1 3之定序器2 7 2的結構範 例，而圖15C爲一方塊圖，顯示圖13之計數器274的結構 範例。該些電路係由邏輯電路及FPGA中的正反器組合而成 〇 圖15A中定序器270是一狀態機器，由邏輯電路282、 經濟部智慧財產局員工消費合作社印製 2 83及正反器285、286組成。依據FPGA中的程式設定，邏 輯電路282、283具有「起始」及「終止」的輸入狀況。定 序器270的輸出A1及A2，分別提供予圖15B及15C的定 序器272與計數器274。 圖15B中定序器272是一狀態機器，由邏輯電路287 及正反器28 8組成。定序器270的輸出提供予定序器27 2的 輸入。如上述，當定序器270處於S1狀態時，定序器27 2 便設定爲不操作（姿態）。 圖15(:中計數器274由邏輯電路292、293、294及正反 ^紙張尺度適用中國國家標準（〇\5)六4規格（210'/ 297公釐） . 567571 A7 B7 五、發明説明) (請先閲讀背面之注意事項再填寫本頁) 器29 5、29 6、297組成。計數器274的輸出爲位址，提供予 受測記憶體。當定序器272的輸出處於邏輯1時，計數器 274的計數作業便不操作（姿態）。 在上述說明中，行進測試型態僅作爲一個範例，然而 ’當使用可再程控邏輯裝置時，由於FPGA中程式可以改變 ’所以本發明的演算法型態產生器可重新組合，產生其他 類型的演算法型態。 FPGA程式典型地使用硬體說明語言（例如VHDL等） 來執行。因此，本發明之型態產生器可使用現有VHDL工 具進行程控。然而，由於已存在一般目的演算法型態產生 器，可產生各式演算法型態，所以可透由創造編譯程式， 執行FPGA程控，將一般目的演算法型態產生器的現有程式 ，轉換爲FPGA程式。以此方式，可有效地使用一般目的型 態產生器的現有程式資源。 經濟部智慧財產局員工消費合作社卬贤 如上述，透由以可程控邏輯裝置，形成本發明之演算 法型態產生器，便可以小型硬體組建專用型態產生器，產 生特定測試型態。此外，由於本發明之演算法型態產生器 執行硬體中程式所預先設定的作業，便不再需要花時間擷 取傳統一般目的演算法型態產生器的記憶體。因此，本發 明之型態產生器可高速地作業。此外，透由使用可重複寫 入程式的可程控邏輯裝置，本發明之演算法型態產生器可 重新組合，可將經改變硬體程式而產生的演算法型態，進 行改變。 本發明之以事件爲主的測試系統，不需以週期爲主之 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇'〆297公釐） · 36 - 567571 經濟部智慧財產局員工消費合作社印贤 A7 B7 五、發明説明h ) 觀念所組建的傳統半導體測試系統中，所使用的型態產生 器及時序產生器。因此，經由將所有模組事件測試器裝入 測試頭（或測試器主機）124中，可大大減少整個測試系統 的實體尺寸。 如前述，本發明之半導體記憶體測試系統使用ALPG模 組’其設計用以僅產生特定記憶體裝置或測試目的所需的 演算法型態。因此，在本發明中，可選擇性地形成測試器 模組與APLG模組的不同組合，藉以組建所需特定受測記憶 體裝置的低成本測試系統。 在本發明的半導體記憶體測試系統中，測試配件具有 功能模組，可電氣連接測試器模組與受測裝置，而且該等 測試配件可依據將測試裝置或所需目的，而以其他測試配 件替換。測試器模組包括複數個測試器板，在主電腦的控 制下，每一測試器板提供測試型態予相對應的測試接腳， 並評估受測裝置的回應輸出。 在本發明之以事件爲主的記憶體測試系統中，專用於 特定應用的功能模組，安裝於測試配件（接腳配件）中。 因此，該測試系統可達成專用於受測記憶體系統的功能， 以及與測試結果結合的功能，例如修復受測記憶體裝置中 記憶格。結果，依據受測記憶體裝置，替換測試配件，可 達成結構簡單與低成本的半導體測試系統。 在本發明半導體記憶體測試系統中，每一測試接腳可 彼此獨立地操作。因此，二或更多測試接腳群組，可在相 同時間並列執行不同裝置或裝置中不同區塊的測試。因此 ^ ^IT. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X 297公釐） -37- 567571 A7 B7 五、發明説明65 ) ，可在相同時間並列執行內建系統積體電路中’複數個不 同功能區塊（核心）的測試，例如邏輯核心及記憶體核心 〇 由於本發明的半導體測試系統具有模組結構’可依據 受測裝置的種類及測試目的，自由地形成所需的測試系統 。此外，以事件爲主之測試系統的硬體可顯著地減少，同 時該測試系統的軟體可顯著地簡化。因此，不同能量與性 能的測試模組，可一同安裝在相同的測試系統中。再者， 以事件爲主之測試系統的整個實體尺寸可相當程度地減少 ，衍生進一步的成本降低，置放空間減少，及相關成本的 節省。 雖然此間參閱較佳實施例進行本發明的說明，熟悉本 技藝之人士將輕易地理解，在不偏離本發明的精神與範圍 下，可進行各種修改與變化。該些修改與變化應視爲屬於 申請專利的範圍內。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -38- 本紙張尺度適用中國國家標準（CNS ) A4規格（210XM7公釐）

Claims (1)

1. 567571 經濟部智慧財產局員工消費合作灶卬 A8 B8 C8 D8六、申請專利範圍 1 L一種半導體測試系統，包括： 複數個功能相同零彼此各異的測試器模組； 一演算法型態產生器模組（ALPG)，可產生受測裝置 中記憶體專用的演算法型態，該ALPG模組係由可程控邏輯 裝置形成，其中透由以硬體爲主的程式，組成至少一個狀 態機器，藉以產生特定演算法測試型態； 一測試系統主機，可容納其中測試器模組與ALPG模組 的任意組合；· 一測試配件，提供於該測試系統主機之上，可電氣地 連接測試器模組及受測裝置； 一性能板，提供於該測試配件之上，可承載受測裝置 ;及 一主電腦，可透由測試器匯流排，與測試系統中測試 器模組通聯，而控制該半導體測試系統的整體操作。 2.如申請專利範圍第1項之半導體測試系統，其中當受 測裝置包括邏輯功能及記憶體功能時，複數個測試器模組 便包括用於受測裝置之邏輯測試的邏輯測試器模組，及用 於受測裝置之記憶體測試的記憶體測試器模組，藉以在相 同時間，並列地執行邏輯測試與記憶體測試。 3·如申請專利範圍第1項之半導體測試系統，進一步包 括一功能模組，其安裝於測試配件中，並特定設計用於受 測裝置之記憶體功能。 4.如申請專利範圍第3項之半導體測試系統.，其中該功 能模組爲記憶體修復模組，用於判斷修復演算法，以執行 本^尺度適用中國國家樣準（CNS )^4祕（210X297公釐) --- (請先聞讀背面之注意事項再填寫本頁) -裝- 訂 線· 567571 經濟部智慧財產局員工消費合作让 Α8 Β8 C8 D8 ^、申請專利乾圍 2 記憶體中記憶體修復處理。 5·如申請專利範圍第1項之半導體測試系統，其中_ ALPG模組包括場可程控閘陣列（FPGA )。 6.如申請專利範圍第2項之半導體測試系統，其中_ ALPG模組透由管線所形成之資料傳輸裝置，將事件資料傳 輸至記憶體測試器模組，以產生演算法型態。 7·如申請專利範圍第1項之半導體測試系統，其中連接 測試配件及測試器模組的規格是標準化的。 8·如申請專利範圍第1項之半導體測試系統，其中若干 測試器接腳係變化地配賦予測試器模組。 9·如申請專利範圍第1項之半導體測試系統，其中若干 測試器接腳係變化地配賦予測試器模組，而該些測試接腳 的配賦及其中的修改，受主電腦之位址資料的規範。 I 〇_如申請專利範圍第1項之半導體測試系統，其中每 一測試器模組包括複數個事件測試器板，每一事件測試器 板配賦予預定數量的測試接腳。 II ·如申請專利範圍第1項之半導體測試系統，其中每 一測試器模組包括一內部控制器，該內部控制器產生測試 器模組的測試型態，並評估受測裝置的輸出信號，以回應 主電腦的指令。 12.如申請專利範圍第1〇項之半導體測試系統，其中每 一測試器模組包括複數個事件測試器板，而每一事件測試 器板包括一內部控制器，該內部控制器控制產生測試器模 組的測試型態，並評估受測裝置的輸出信號，以回應主電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --券-- (請先閱讀背面之注意事項再填寫本頁} --?t>

   567571 經濟部智慧財產局員工消費合作社印λ A8 B8 C8 D8六、申請專利範圍 3 腦的指令。 1 3 .如申請專利範.圍第1項之半導體測試系統，其中每 一測試器模組包括複數個事件測試器板，每一事件測試器 板配賦予一個測試接腳，其中每一事件測試器板包括： 一控制器，回應主電腦的指令，控制產生測試器模組 的測試型態，並評估受測裝置的輸出信號； 一事件記憶體，以儲存每一事件的時序資料； 一位址定序器，在控制器的控制下，提供位址資料予 該事件記憶體； 一裝置，可依據事件記憶體的時序資料，產生測試型 態；及 一驅動器/比較器，可傳輸測試型態予相對應之受測 裝置的接腳，並接收受測裝置的回應輸出信號。 H.—種半導體測試系統，包括： 複數個功能相同或彼此各異的測試器模組； 一演算法型態產生器模組（ALPG )，可產生受測裝置 中記憶體專用的演算法型態，該ALPG模組係由可程控邏輯 裝置形成，其中透由以硬體爲主的程式，組成至少一個狀 態機器，藉以產生特定演算法測試型態； 一測試系統主機，可容納其中測試器‘模組與ALPG模組 的任意組合； 一測試配件，提供於該測試系統主機之上，可電氣地 連接測試器模組及受測裝置； . 一功能模組，提供於該測試配件之中，可執行與受測 本紙張尺度適财gjgj家標準（CNS ) ( 21Gx297公釐) ^41 -: ' (請先閱讀背面之注意事項再填寫本頁)

   567571 A8 B8 C8 D8 々、申請專利範圍 4 裝置之記憶體性質相結合的功能； 一性能板，提供.於該測試配件之上，可承載受測裝置 •，及 一主電腦，可透由測試器匯流排，與測試系統中測試 器模組通聯，而控制該測試系統的整體操作。 ^-- (請先閲讀背面之注意事項再填寫本頁) 、1T 線 經濟部智慧財產局員工消費合作钍 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -42 -