CN105229481A - 具有存储器上的加速以及用于fpga块内自动模式生成的加速的测试器 - Google Patents

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Abstract

提供了能执行半导体器件的高速测试的自动测试设备。该自动测试设备包括测试器处理器的计算机系统，其中测试器处理器通信地耦接到多个FPGA组件。多个FPGA组件中的每个耦接到存储器模块并包括：可操作来从测试器处理器接收命令和数据的上游端口；可操作来与多个受测设备DUT中的相应DUT通信的下游端口；以及多个硬件加速器电路，其中每个硬件加速器电路被配置为与多个DUT中的一个DUT通信。每个硬件加速器电路包括：模式生成器电路，可配置为自动生成要被写入多个DUT中的一个DUT的测试模式数据；以及比较器电路，被配置为将从所述多个DUT中的所述一个DUT读取的数据、与写入到所述多个DUT中的所述一个DUT的测试模式数据进行比较。

Description

具有存储器上的加速以及用于FPGA块内自动模式生成的加速的测试器
技术领域
本公开总体涉及电子器件测试系统领域，并且更具体地涉及用于测试受测器件(DUT)的电子器件测试设备领域。
背景技术
自动测试设备(ATE)可以是对半导体器件或电子部件执行测试的任何测试装备。ATE装配组可用于执行快速执行测量的自动测试、并生成然后可分析的测试结果。ATE装配组可以是可以包括定制的专用计算机控制系统、和具有自动测试电子部件和/或半导体晶片的测试(例如片上系统(SOC)测试、或集成电路测试)能力的许多不同的测试器件的任何事物，从耦接到仪表的计算机系统到复杂的自动化装备。ATE系统既减少花费于对器件进行测试以确保器件的功能如设计那样的时间、也用做在给定器件到达消费者手中前判定此给定器件内的故障组件的存在的诊断工具。
图1是用于测试某些典型DUT(例如，诸如DRAM之类的半导体存储器件)的传统自动测试设备主体100的示意框图。ATE包括具有硬件总线适配器卡座110A-110N的ATE主体100。针对特定通信协议(如PCIe、USB、SAS、SATA等)的硬件总线适配卡110A-110N连接至在ATE主体上所提供的硬件总线适配器卡座，并经由特定于相应协议的线缆与DUT接口连接。ATE主体100还包括测试器处理器101，测试器处理器101与相关联的存储器108控制构建于ATE主体100中的硬件组件、以及生成经由硬件总线适配器卡来与正被测试的DUT通信所必须的数据和命令。测试器处理器101通过系统总线130与硬件总线适配器卡通信。测试器处理器可以被编程为包括某些功能块，这些功能块包括算法模式(pattern)生成器102和比较器106。替代地，算法模式生成器102和比较器106可以是安装在插入ATE主体100的扩充卡或适配器卡上的硬件组件。
ATE主体100测试受测器件DUT112A-112N的电气功能，DUT112A-112N通过插入ATE主体100的硬件总线适配器卡座中的硬件总线适配器连接到ATE主体100。据此，测试器处理器101被编程为使用对硬件总线适配器而言唯一的协议，来向DUT传输需要运行的测试程序。同时，构建于ATE主体100中的其它硬件组件根据在测试器处理器101中操作的测试程序，来彼此传输信号以及与DUT传输信号。
由测试处理器101运行的测试程序可包括涉及下述项的功能测试：将由算法模式生成器102创建的信号写到DUT、从DUT读出写入的信号、以及使用比较器106来将输出与预期模式进行比较。如果输出与输入失配，则测试器处理器101将该DUT识别为有缺陷的。例如，如果DUT是诸如DRAM之类的存储器件，则测试程序将利用写操作来将由算法模式生成器102创建的信号写到DUT、利用读操作来从DUT读出写入的信号、并且利用比较器106来将输出与预期模式进行比较。
在传统系统中，测试器处理器101具有生成在测试DUT中所使用的命令和测试模式(pattern)的功能逻辑块，例如直接在处理器上以软件模式编程的算法模式生成器102和比较器106。然而某些情况下，某些功能块(例如比较器106)可以在现场可编程门阵列(FPGA)上实现，FPGA是可根据用户的需要编程逻辑电路的专用集成电路(ASIC)型半导体。
用在传统系统中的FPGA有赖于测试器处理器101来向FPGA传送命令和测试模式，FPGA转而将命令和测试模式中继到DUT。由于测试器处理器负责生成命令和测试模式，能够在给定ATE主体中测试的DUT数目由该测试器处理器的处理能力所限制。在测试器处理器生成所有命令和测试模式的情形中，将测试器处理器连接到各种硬件组件(包括任何FPGA器件、以及硬件总线适配器卡座)的系统总线130上的带宽约束也为能够同时接受测试的DUT数目设置了上限。
同样，在传统系统中，由于插入ATE主体100的硬件总线适配器卡是被设计为以仅一种协议来通信、并且不能被重新编程来以不同协议通信的单一用途器件，用于与DUT通信的通信协议是固定的。例如，被配置为测试PCIe器件的ATE主体将在主体中插入有仅支持PCIe协议的硬件总线适配器卡。为了测试支持不同协议的DUT，用户通常会需要以支持其它协议的总线适配器卡来更换PCIe硬件总线适配器卡。除非物理上将PCIe硬件总线适配器卡替换为支持其它协议的卡，否则这样的系统仅能够测试支持PCIe协议的DUT。因此在测试层面，当需要测试运行着与现有的适配卡所支持的协议不同的协议的DUT时，关键的时间被消耗在更换硬件总线适配器卡上。
发明内容
因此，存在对能够解决上述系统的问题的测试器架构的需求。所需要的是这样的测试架构：该测试架构够能把命令和测试模式生成功能转移到FPGA上，从而测试器处理器上的处理负荷和系统总线的带宽需求可被保持在最低限度。这随后允许同时测试比在先配置中多的DUT，在在先配置中，测试器处理器承担全部的处理负荷、并且系统总线为连接至ATE主体的所有DUT传递测试数据和命令。
此外，所需要的是能够把通信协议引擎编程在FPGA器件上，从而用于与DUT通信的协议能重新配置的测试架构。这就会消除对单一用途的硬件总线适配卡的需求，因为协议引擎将驻留在FPGA器件上的可编程逻辑块内，而不是在总线适配卡上的硬件中。
本发明的实施例提供了解决这些问题的新颖解决方案，该方案利用了上述系统的有益方面，但没有他们各自的限制。
在一个实施例中，提供了一种自动测试设备装置。该装置包括包括测试器处理器的计算机系统，其中测试器处理器通信地耦接到多个FPGA组件。多个FPGA组件中的每个耦接到存储器模块，并包括：可操作来从测试器处理器接收命令和数据的上游端口；可操作来与多个DUT中的相应DUT进行通信的下游端口；以及多个硬件加速器电路，其中每个加速器电路被配置为与多个DUT中的一个进行通信。多个硬件加速器电路中的每个包括模式生成器电路以及比较器电路，该模式生成器电路可配置来自动生成要被写入多个DUT中的一个的测试模式数据，并且该比较器电路被配置为将从多个DUT中的一个读取的数据与写入到多个DUT中的所述一个的测试模式数据进行比较。
在另一实施例中，提供了一种使用自动测试设备的测试方法。该方法包括：使用测试器处理器来生成用于将数据路由至多个DUT的命令，该测试器处理器耦接至模块的多个实例化FPGA块。此外，该方法包括使用模式生成器电路来自动生成测试模式数据，该模式生成器电路编程在多个实例化FPGA块中的第一实例化FPGA块上。接下来，该方法包括：根据由测试器处理器生成的命令来将测试模式数据路由到多个DUT中的第一DUT，并且根据由测试器处理器生成的命令来从第一DUT读取数据。最后，该方法包括：使用编程在第一实例化FPGA块上的比较器电路，来将写入第一DUT的测试模式数据与从第一DUT读取的数据进行比较。
在一个实施例中，提供了一种自动测试设备装置。该装置包括包括测试器处理器的计算机系统，其中测试器处理器通信地耦接到多个FPGA组件。多个FPGA组件中的每个耦接到存储器模块，并包括：可操作来从测试器处理器接收命令和数据的上游端口；可操作来与多个DUT中的相应DUT进行通信的下游端口；以及多个硬件加速器电路，其中每个加速器电路被配置为与多个DUT中的一个进行通信。多个硬件加速器电路中的每个包括存储器控制电路以及比较器电路，该存储器控制电路被配置为从所述存储器模块读取要被写入所述多个DUT中的所述一个DUT的测试模式数据，并且该比较器电路被配置为将写入到多个DUT中的所述一个DUT的测试模式数据与从多个DUT中的所述一个DUT读取的数据进行比较。
在另一实施例中，提供了一种使用自动测试设备的测试方法。该方法包括：使用测试器处理器来生成用于将数据路由至多个DUT的命令，该测试器处理器耦接至模块的多个实例化FPGA块。此外，该方法包括使用存储器控制器电路来自动从耦接至多个实例化FPGA块中的第一实例化FPGA块的存储器模块读取测试模式数据，该存储器控制器编程在第一实例化FPGA块上。接下来，该方法包括：根据由测试器处理器生成的命令来将测试模式数据路由到多个DUT中的第一DUT，并且根据由测试器处理器生成的命令来从第一DUT读取数据。最后，该方法包括：使用编程在第一实例化FPGA块上的比较器电路，来将写入第一DUT的测试模式数据与从第一DUT读取的数据进行比较。
以下示例实施方式和附图一起会对本发明的本质和优势提供更好的理解。
附图说明
以示例而并非限制的方式示出了本发明的实施例，在附图中的图示中并且相似的标号指代类似的元件。
图1是用于测试典型受测器件(DUT)的传统自动测试设备主体的示意框图；
图2是根据本发明的一个实施例的系统控制器、现场模块(sitemodule)、和DUT之间的互联的高层次示意框图；
图3是根据本发明的实施例的系统控制器与现场模块和DUT之间的互联的详细示意框图；
图4是根据本发明的实施例的图2的实例化FPGA测试器块的详细示意性框图；
图5是根据本发明的实施例的测试DUT的示例性方法的高层次流程图；
图6是图5的接续并且是在本发明的一个实施例中以旁路模式(bypassmode)测试DUT的示例性方法的流程图；
图7是图5的接续并且是在本发明的一个实施例中以硬件加速器模式生成器模式测试DUT的示例性方法的流程图；
图8是图5的接续并且是在本发明的一个实施例中以硬件加速器存储器模式测试DUT的示例性方法的流程图；
图9是图5的接续并且是在本发明的一个实施例中以硬件加速器分组构建器模式测试DUT的示例性方法的流程图；
图10A是在本发明的一个实施例中根据图6的方法生成的示例性分组的框图表示；
图10B是是在本发明的一个实施例中根据图7的方法生成的示例性分组的框图表示；
图10C是在本发明的一个实施例中根据图8的方法生成的示例性分组的框图表示；
图10D是在本发明的一个实施例中根据图9的方法生成的示例性分组的框图表示。
在图中，具有相同名称的元件具有相同或相似的功能。
具体实施方式
现将详细参考实施例，附图中图示了这些实施例的示例。虽然结合附图描述了这些实施例，但是应该理解的是它们并不意欲限制实施例。相反，这些实施例意欲覆盖替换、修改、和等同物。此外，在下文的详细描述中，为了提供透彻的理解给出了很多具体的细节。但是，本领域普通技术人员将认识到可以在没有这些具体实施例的情况下实践这些实施例。在其它实例中，未对众所周知的方法、过程、组件和电路进行详细描述，以免不必要地使得实施例的各方面不清楚。
符号和命名部分
以下具体实施方式的一些部位按照程序、逻辑块、处理、和对计算机存储器内的数据位的操作的其他符号表示的形式进行表示。这些说明和表示是数据处理领域技术人员用于最有效地向本领域其它技术人员传达他们工作的实质的手段。在本申请中，程序、逻辑块、处理等都被认为是达到所期望结果的步骤或指令的自洽序列。这些步骤是需要物理量的物理操作的那些步骤。通常但非必须的，这些量采用能够在计算机系统中被存储、传递、结合、对比、以及以其他方式操纵的电信号或磁信号的形式。
然而，应该牢记所有这些和类似术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便的标签。除非另有特别说明，否则如通过以下讨论所明了的，应该了解本发明通篇利用如下术语进行的讨论：“异常中止”、“接受”、“访问”、“添加”、“调整”、“分析”、“应用”、“装配”、“分派”、“平衡”、“分块”、“计算”、“捕获”、“结合”、“对比”、“收集”、“创建”、“纠错”、“定义”、“描述”、“检测”、“确定”、“显示”、“建立”、“执行”、“翻转”、“生成”、“分成组”、“隐藏”、“识别”、“发起”、“交互”、“修订”、“监控”、“移动”、“输出”、“执行”、“放置”、“呈现”、“处理”、“编程”、“查询”、“移除”、“重复”、“恢复”、“取样”、“模拟”、“排序”、“储存”、“减去”、“暂停”、“追踪”、“变换”、“解块”、“使用”等，指的是计算机系统或类似电子计算设备的动作和过程，计算机系统或是类似的电子计算设备对计算机系统的寄存器和存储器内的物理(电子)量表示的数据进行操纵并将其转换成类似地表示为计算机系统存储器或寄存器或其它此类信息存储、传输或显示设备内的物理量的其它数据。
以下描述提供了计算机和可以包括一个或多个模块的其它器件的讨论。如本文中所使用的，术语“模块”或“块”可被理解成指代软件、固件、硬件和/或它们的各种结合。应该注意，这些块和模块是示例性的。这些块或模块可以结合、集成、分离、和/或复制以支持各种应用。并且，本文描述的在特定模块或块处执行的功能也可以由一个或多个其它设备和/或在一个或多个其它模块或块处执行，以替代或附加到在所述特定模块或块处执行的功能。此外，这些模块或块可跨互为本地或远端的多个器件和/或其它组件来实现。另外，这些模块或块可从一个设备移动并添加至另一个设备，和/或包含于这两个设备内。本发明的任何软件实现方式都可有形地体现于一个或多个存储介质中，比如，存储器设备、软盘、光盘(CD)、数字通用盘(DVD)、或其它可存储计算机代码的设备。
本文使用的术语仅用于描述特定实施例的目的，并且不意欲限制本发明的范围。如本发明通篇所使用的，单数形式“一”、“一个”和“该”包括复数引用，除非上下文有明确指示。因此，例如，提及“一个模块”包括多个这样的模块、以及单一模块和本领域技术人员已知的等同物。
FPGA块中具有混合协议引擎的测试器
通常可以以多种方式来提高测试吞吐量。减少DUT测试时间的一种方式是通过把先前在通用测试器处理器上的软件内执行的功能转移至在FPGA设备上实施的硬件加速器。另一种方式是通过增加在现行硬件和时间约束下能够测试的受测器件的数量和类型，例如，通过配置硬件使得支持多种不同类型协议的DUT可用同样的硬件进行测试，而不需要替换或更换任何硬件组件。本发明的实施例针对在自动化测试设备硬件中这样提高测试效率。
图2是根据本发明的实施例的自动化测试设备(ATE)装置200的示例性高层次框图，在装置200中测试器处理器通过具有内置功能模块的FPGA器件与受测器件(DUT)相连接。在一个实施例中，ATE装置200可以在任何能够同时测试多个DUT的测试系统中实施。
参考图2，根据本发明的实施例，用于更高效地测试半导体器件的ATE装置200包括系统控制器210、把系统控制器连接到现场模块板230A-230N的网络交换机202、包括实例化的EPGA测试器块210A-210N的FPGA器件211A-211M、其中每个存储器块都被连接到FPGA器件211A-211M中的一个的存储器块模块240A-240M、以及受测器件(DUT)220A-220N，其中每个受测器件都被连接到实例化FPGA测试块210A-210N中的一个。
在一个实施例中，系统控制器201可以是计算机系统，例如，为ATE的用户提供用户接口以加载测试程序以及运行对连接至ATE200的DUT的测试的个人计算机(PC)。VerigyStylusTM是器件测试过程中普遍使用的测试软件的一个示例。它向使用者提供了用来配置和控制测试的图形用户界面。它还包括如下功能：控制测试流程、控制测试程序状态、确定哪个测试程序正在运行、以及记录测试结果和与测试流程相关的其它数据。在一个实施例中，系统控制器可连接至并控制多达512个DUT。
在一个实施例中，系统控制器201可通过网络交换机(例如以太网交换机)被连接至现场(site)模块板230A-230N。在其它实施例中，网络交换机可兼容不同的协议，例如，光纤信道、802.11、或ATM等。
在一个实施例中，每一个现场模块板230A-230N都可以是用于评估和开发目的单独的独立板，该独立板附接至装载有DUT220A-220N的定制负荷板夹具，且还附接至从其接收测试程序的系统控制器201。在其它实施例中，现场模块板可被实施为插入式扩展卡或可被实施为直接插入到系统控制器201的机架内的子板。
现场模块板230A-230N各自包括至少一个测试器处理器204和至少一个FPGA设备。测试器处理器204和FPGA设备211A-211M根据从系统控制器201接收的测试程序指令在现场模块板上运行每个测试用例的测试方法。在一个实施例中，测试器处理器可以是市售的Intel8086CPU或者任何其它熟知的处理器。此外，测试器处理器可以在UbuntuOSx64操作系统上运作并运行核心软件(CoreSoftware)，以运行测试方法，该核心软件使其能够与在系统控制器上运行的Stylus软件进行通信。测试器处理器204基于从系统控制器接收的测试程序控制现场模块上的FPGA器件和连接至现场模块的DUT。
测试器处理器204通过总线212连接至FPGA器件，并且能够与FPGA器件通信。在一个实施例中，测试器处理器204通过分开的专用总线与FPGA器件211A-211M中的每个进行通信。在一个实施例中，测试器处理器204明显能够通过分配给这些FPGA器件的最小处理功能的FPGA控制对DUT220A-220N的测试。在这个实施例中，因为测试器处理器所生成的所有命令和数据都需要通过总线被传输到FPGA器件，因此总线212的数据流量容量可能会快速耗尽。在其它实施例中，测试器处理器204可以通过把控制对DUT的测试的功能分配给FPGA器件来分担处理负荷。在这些实施例中，由于FPGA器件能够生成它们自己的命令和数据，总线212上的流量减少了。
在一个实施例中，每个FPGA器件211A-211M都被连接至其专用存储器块240A-240M。除其它外，这些存储器块可用于存储写出至DUT的测试模式数据。在一个实施例中，每个FPGA器件可包括两个实例化FPGA测试器块210A-210B，这两个实例化FPGA测试器块210A-210B具有用于执行包括本文将进一步描述的通信协议引擎和硬件加速器的实现方式的功能的功能模块。存储器块240A-240M各自都包含一个或多个存储器模块，其中存储器块中的每个存储器模块可专用于实例化FPGA测试器块210A-210B中的一个或多个。因此，每个实例化FPGA测试器块210A-210B可被连接至存储器块240A内它自己的专用存储器模块。在另一实施例中，实例化FPGA测试器块210A和210B可共用存储器块240A内的一个存储器模块。
此外，在“每DUT一测试器(testerperDUT)”配置中，系统中的DUT220A-220N中的每个可被连接至专用实例化FPGA测试器块210A-210N，其中每个DUT获得它自己的测试器块。这允许为每个DUT执行单独测试。这样的配置中的硬件资源是按照以最少硬件共用来支持单个DUT的方式设计的。这种配置还允许并行测试多个DUT，其中每个DUT可连接至它自己的专用FPGA测试器块并且可运行不同的测试程序。
图2中所示的本发明的实施例的架构具有若干优势。首先，它消除了系统中对协议专用硬件总线适配器卡座和卡的需求，因为通信协议模块能够被直接编程在FPGA器件内的实例化FPGA测试器块上。实例化测试器块可被配置为以DUT支持的任意协议与这些DUT进行通信。因此，如果需要测试具有不同协议支持的DUT时，它们可以被连接至相同的系统且FPGA可被重新编程以支持相关联的协议。因此，一个ATE主体可轻易的被配置为测试支持多种不同类型的协议的DUT。
在一个实施例中，新的协议可通过从系统控制器201上的缓存器进行简单的比特流下载来被下载并直接安装于FPGA上，而无需任何种类的硬件交互。例如，ATE装置200中的FPGA211A-211M最初可配置有PCIe协议以测试PCIe器件，并且随后可通过软件下载被重新配置以测试SATA器件。如果又发布一种新的协议，则FPGA可通过比特流下载而轻易地被配置有该协议，而不必在物理上切换系统中的所有硬件总线适配卡。最后，如果需要实现非标准协议，则FPGA还是可被配置为实现此类协议。
在另一个实施例中，FPGA211A-211M可被配置为运行多于一个通信协议，其中这些协议还可以从系统控制器201进行下载并通过软件进行配置。例如，实例化FPGA测试器块210A可被配置为运行PCIe协议，而实例化FPGA测试器块201B可被配置为运行SATA协议。这就使得测试器硬件能同时测试支持不同协议的DUT。现在FPGA211A可被连接以测试支持PCIe和SATA协议两者的DUT。或者，FPGA211A可被连接以测试两个不同的DUT，其中一个DUT支持PCIe协议，而另一DUT支持SATA协议。
图2所示架构另一主要优势是它通过向FPGA器件分配命令和测试模式生成功能来减少测试器处理器204上的处理负荷，其中每个DUT都有运行特定于该DUT的测试程序的专用FPGA模块。例如，实例化FPGA测试器块210A被连接至DUT220A，并运行特定于DUT220A的测试程序。在这样的配置中的硬件资源是按照以最少硬件共用支持个体DUT的形式设计的。这种“每DUT一测试器”的配置还允许在每个处理器处测试更多DUT及更多DUT并行测试。此外，在某些模式中FPGA能够生成它们自己的命令和测试类型，对连接测试器处理器和其它硬件组件(包括FPGA器件、器件电源(DPS)、和DUT)的总线的带宽要求也降低了。因此相比于在先配置，可同时测试更多DUT。
图3根据本发明的实施例提供了现场模块及其与系统控制器和DUT互连的更详细的示意性框图。参考图3，在一个实施例中，ATE装置的现场模块可被机械地配置于测试器片(slice)340A-340N上，其中每个测试器片包括至少一个现场模块。在某些典型的实施例中，每个测试器片可包括两个现场模块和两个器件电源板。例如，图3的测试器片340A包括现场模块310A和310B以及器件电源板332A和332B。然而，对可被配置于测试器片上的器件电源板或现场模块的数量没有限制。测试器片340通过网络交换机302被连接至系统控制器301。系统控制器301和网络交换机302分别执行与图2中的元件201和202相同的功能。网络交换机302可通过32位宽总线被连接至每个现场模块。
器件电源板332A-332B中的每个可由现场模块310A-310B中的一个来控制。在测试器处理器304上运行的软件可被配置为把器件电源分配给特定现场模块。在一个实施例中，现场模块310A-310B和器件电源332A-332B被配置为使用高速串行协议(例如，快速外设组件互连(PCIe)、串行AT附件(SATA)、或串行连接SCSI(SAS))相互通信。
在一个实施例中，如图3所示，每个现场模块被配置有两个FPGA。图3实施例中的FPGA316和318中的每个由测试器处理器304控制并执行与图2中的FPGA211A-211M相似的功能。测试器处理器304可利用8通道高速串行协议接口(比如，PCIe)与每个FPGA进行通信，如图3中由系统总线330和332所示的。在其它实施例中，测试器处理器304还可利用不同的高速串行协议(例如，串行AT附接(SATA)或串行连接SCSI(SAS))与FPGA进行通信。
FPGA316和318分别被连接至存储器模块308和304，其中存储器模块执行与图2中的240A-240N类似的功能。存储器模块与FPGA器件和测试器处理器304两者相耦接，且可由FPGA器件和测试器处理器304两者来控制。
FPGA316和318可分别通过总线352和354连接至负荷板380上的DUT372A-372M。负荷板380是允许现场模块端的通用高速连接的物理工具(harness)，该通用高速连接与用于在线352和线354上与DUT通信的协议无关。然而，在DUT端，需要设计负荷板从而具有特定于DUT正在使用的协议的连接器。
在本发明的一个实施例中，DUT372A-372M被装载在负荷板380上，负荷板380被置于用于测试的热腔室390内部。DUT372A-372M和负荷板380从器件电源332A和332B获取电量。
可连接至每个FPGA的DUT的数量取决于FPGA中的收发器的数量以及每个DUT所需的I/O通道的数量。在一个实施例中，FPGA316和318可各自包括32个高速收发器，并且总线352和354可各自是32位宽，然而，可根据应用实施更多或更少的数量和宽度。例如，如果每个DUT需要8个I/O通道，则在这样的系统中只有4个DUT可连接至每个FPGA。
图4是根据本发明的实施例的图2的实例化FPGA测试器块的详细示意性框图。
参考图4，实例化FPGA测试器块410通过PCIe上游端口470连接至测试器处理器，并通过PCIe下游端口480连接至DUT。
实例化FPGA块410可包括协议引擎模块430、逻辑块模块450、和硬件加速器块440。硬件加速器块440还可包括存储器控制模块444、比较器模块446、分组构建器模块445、和算法模式生成器(APG)模块443。
在一个实施例中，逻辑块模块450包括对来自测试器处理器的命令进行解码的解码逻辑、把所有来自测试器处理器304的传入命令和数据以及由FPGA器件生成的数据路由至适当模块的路由逻辑、和在实例化FPGA测试器块410内的各种通信路径间进行仲裁的仲裁逻辑。
在一个实现方式中，用于在测试器处理器和DUT之间通信的通信协议可有利地是可重新配置的。在这样的实现方式中的通信协议引擎被直接编程于实例化FPGA测试器块410的协议引擎模块430内。因此，实例化FPGA测试器块410可被配置为以DUT所支持的任意协议与DUT通信。这有利地消除了对硬件总线适配卡的需求，且不需要替换协议专用硬件来测试具有不同协议支持的DUT。在一个实施例中，协议可以是高速串行协议，包括但不限于SATA、SAS或PCIe等。新的或经修改的协议可以通过测试器处理器经由从系统控制器进行简单的比特流下载而被下载并直接安装在FPGA上，而无需任何种类的硬件交互。并且，如果新的协议被发布，则FPGA可经由软件下载而轻易地被配置有该协议。
在图4中，如果耦接于PCIe下游端口480的DUT是PCIe器件，则包含ECIe协议的实例的比特文件可通过PCIe上游端口470被下载，并被安装在协议引擎模块430上。每个FPGA器件316或318可包括一个或多个实例化FPGA测试器模块，并且因此包括一个或多个协议引擎模块。任何一个FPGA器件能够支持的协议引擎模块的数量都只受FPGA的大小和门数限制。
在本发明的一个实施例中，在FPGA器件内的每个协议引擎模块都可被配置有不同的通信协议。因此，FPGA器件能够被连接以测试多个DUT，每个DUT同时支持不同的通信协议。可替代地，FPGA器件可被连接至支持多个协议的单个DUT并同时测试在器件上运行的所有模块。例如，如果FPGA被配置为运行PCIe协议和SATA协议两者，则它能够被连接以测试支持PCIe和SATA协议两者的DUT。或者，它被连接以测试两个不同的DUT，其中一个DUT支持PCIe协议而另一DUT支持SATA协议。
图4的硬件加速器块440可被用于加快FPGA硬件上的某些功能，使其快于测试器处理器上的软件中可能实现的速度。硬件加速器块440可提供用于测试DUT的初始测试模式数据。它还可包含生成用于控制DUT的测试的某些命令的功能。加速器块440使用算法模式生成器模块443来生成测试模式数据。
硬件加速器块440可使用比较器模块446对从DUT读取的数据和先前周期中写入DUT的数据进行比较。比较器模块446包括向测试器处理器304标记失配以识别不符合要求的器件的功能。更具体地说，比较器模块446可包括保持追踪失配并将失配传输至测试器处理器304的错误计数器。
硬件加速器块440可连接至本地存储器模块420。存储器模块420执行与存储器块240A-240M中任意存储器块相似的功能。存储器模块420可受硬件加速器块440和测试器处理器304两者控制。测试器处理器304可控制本地存储器模块420并把初始测试模式数据写入本地存储器模块420。
存储器模块420存储将要写入DUT的测试模式数据，并且硬件加速器块440访问存储器模块420以将所存储的数据与写入周期后从DUT读取的数据进行比较。本地存储器模块420还可用于记录故障。存储器模块将存储记录测试期间DUT所经历的所有故障的日志文件。在一个实施例中，加速器块440具有任何其它实例化FPGA测试器块都不能访问的专用本地存储器模块块420。在另一实施例中，本地存储器模块块420被与另一实例化FPGA测试器块中的硬件加速器块共用。
硬件加速器块440还可包括存储控制模块444。存储控制模块444与存储器模块420交互，并且控制对存储器模块420的读取和写入访问。
最后，硬件加速器块440包括分组构建器模块445。硬件加速器块在某些模式中使用分组构建器模块以构造要被写出到DUT的分组，该分组包括头部/命令数据和测试模式数据。
在某些实施例中，硬件加速器块440可由测试器处理器304编程以在若干硬件加速模式中的一个模式下运行。在旁路模式中，硬件加速器被绕开，并且命令和测试数据由测试器处理器304直接通过路径472发送至DUT。在硬件加速器模式生成器模式下，测试模式数据由APG模块443生成，而命令由测试器处理器304生成。测试分组通过路径474被传送至DUT。在硬件加速器存储器模式下，测试模式数据从本地存储器模块420存取，而命令由测试器处理器304生成。测试模式数据通过路径476被传送至DUT。需要路由逻辑482在路径472、474和476之间进行仲裁以控制数据到DUT的流动。
现场模块可包括通用连接器481。因为协议引擎模块430可被配置为运行任意数量的各种通信协议，所以在现场模块上需要通用高速连接器481。因此，如果在协议引擎模块430实施的协议需要被改变，则不需要在现场模块上进行伴随的物理修改。现场模块利用负荷板380连接至DUT，负荷板380可在现场模块端连接至通用连接器，但是对于正在DUT端实施的协议是特定的。支持不同通信协议的DUT将需要不同的配置。因此，如果协议被重新编程以适应需要不同配置的DUT，则负荷板需要被断开并替换。
图5根据本发明的实施例描述了测试DUT的示例过程的流程图500。然而，该本发明不限于流程图500所提供的说明。确切地说，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图500，然而该方法并不限于这些实施例。
现参考图5，在块502处，用户初始化设置并把测试程序载入系统控制器中。初始化设置可包括从将被配置在ATE装置200中的FPGA器件上的可用的协议的库中选择一个或多个协议。这些协议在系统控制器301被缓存为文件，并可作为比特文件被下载到FPGA上。用户可以通过图形用户界面从可用的版本的列表中选择协议。在协议成为可用选项之前，它必须被构建、测试并集成到版本中。除其它外，所发布的FPGA配置包含关于所支持的协议和可用于连接DUT的收发器的数量的定义。然后版本的库可通过图形用户界面供用户使用。
在块502处，用户还可以通过图形用户界面把测试程序载入至系统控制器301。该测试程序定义了需要在DUT上运行的测试的所有参数。在块504处，系统控制器把指令传送至现场模块310A上的测试器处理器。该步骤包括传送用于协议引擎将要编程于FPGA上的比特文件。系统控制器可包括路由逻辑，以把特定测试程序的指令路由至连接至受测试程序控制的DUT的测试器处理器。
在块506处，在从系统控制器接收指令后，测试器处理器304可确定用于运行对连接至现场模块310A的DUT的测试的硬件加速模式。
在一个实施例中，测试器处理器304可在四个不同的硬件加速模式中的一个模式下运行。每个功能模式被配置为在测试器处理器304和FPGA316及318之间分配生成命令和测试数据的功能。在一个实施例中，测试器处理器可被编程为在旁路模式下运行，其中用于测试DUT的所有命令和测试数据都是由测试器处理器304生成的，而FPGA316和318被绕开。
在另一实施例中，测试器处理器304可被编程为在硬件加速器模式生成器模式下运行，其中将被用于DUT的测试的伪随机数据由FPGA316和318生成，并且比较也由FPGA完成，但测试器处理器处置命令的生成。
在另一实施例中，测试器处理器304可被编程为在硬件加速器存储器模式下运行，其中在初始化设置期间由测试器处理器把测试模式预写入连接至每个FPGA316和318的存储器模块上。在这种模式中，FPGA访问专用存储器设备以取回要写入到DUT的测试数据、从DUT读取测试数据、并比较读取的数据和写入存储器设备上的数据。在这种模式下，每个FPGA控制存储器件以响应于来自DUT的读取和写入操作。然而，在这种模式下测试器处理器仍然负责命令生成。
在另一实施例中，测试器处理器304可被编程为在硬件加速器分组构建器模式下运行，其中数据和基础读取/写入/比较命令由FPGA316和318生成。
在块508处，测试器处理器将会分支至运行测试的模式。
图6根据本发明的实施例描述了在旁路模式下的测试DUT的示例性过程的流程图600。然而，本发明并不限于流程图600所提供的说明。而是，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图600，然而该方法并不限于这些实施例。
现在参考图6，在旁路模式下，在块602处，测试器处理器304生成针对将被路由至DUT的测试分组的命令和分组头部。在块604处，测试过程还生成针对将被路由至DUT的分组的测试模式数据。在这种模式下，没有硬件加速是因为测试器处理器生成它自己的命令和测试数据。图10A是在本发明的一个实施例中根据图6的方法构建的分组的框图表示。
在块606处，测试器处理器与实例化FPGA块410和下游端口480进行通信，以把包含测试模式数据的测试分组路由至DUT。旁路模式是通过模式，其中，有一些有限的例外，命令和数据透明地穿过实例化FPGA块410直接至DUT。在旁路模式下DUT直接由测试器处理器304控制。而实例化FPGA块可包括路由分组直至下游端口的逻辑，但它并不涉及命令生成(也称为“信令”)或数据生成。
在块608处，测试器处理器304与下游端口480进行通信以发起从DUT读取数据的操作，该数据先前在块606处被写入至DUT。在块610处，测试器处理器将从DUT读取的数据与在块606处写入的数据进行比较。如果在块606处写入的数据和在块610处读取的数据失配，则在块612处测试器处理器340向系统控制器301发送标记。然后系统控制器会向用户标记该失配。
在旁路模式下，测试器处理器304受其可支持的DUT的数量的约束，因为它的处理能力可由生成针对DUT的所有命令和数据被迅速最大化。此外，现场模块310A能够支持的DUT的数量还受系统总线330和332上的带宽约束限制。在旁路模式下，因为测试器处理器304经过总线把大量数据传送至DUT，所以总线330和332的带宽被相对快速地耗尽。因此，具有更多硬件加速的其它模式是可用的，其中FGPA器件具有更多的功能来产生测试数据和命令。
图7根据本发明的实施例描述了在硬件加速器模式生成器模式下测试DUT的示例性过程的流程图700。然而，本发明并不限于流程图700提供的描述。而是，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图700，然而该方法并不限于这些实施例。
现参考图7，示出了硬件加速的方法，其中FPGA器件分担数据生成功能，从而减轻测试器处理器304上的处理负荷和系统总线330和332上的数据负荷。在硬件加速器模式生成器模式的块702处，测试器处理器304产生针对将被路由至DUT的分组的命令和分组头部。在这个模式下测试器处理保留信令功能。在块704处，硬件加速器块440内的算法模式生成器模块443生成将写入DUT的伪随机测试数据。逻辑块模块450包括把产生的数据路由和添加至将写出至DUT的分组的功能。图10B是在本发明的一个实施例中根据图7的方法生成的分组的框图表示。
该模式被视为“硬件加速的”是因为与通过测试器处理器以软件方式生成数据相比通过FPGA器件的算法模式生成器以硬件方式能够更快速地实现生成数据的功能。此外，如图4中所示，“每DUT一测试器”架构还允许DUT直接连接至它自己的专用实例化FPGA测试器块，该实例化FPGA测试器块生成针对该DUT的测试模式数据，这就使得带宽比起旁路模式有大幅增长，在旁路模式下测试器处理器304经过系统总线330和332向DUT提供所有命令和数据。由于FPGA器件分担数据生成功能，系统总线330和332被释放，从而可以以比旁路模式快的速率向FPGA传输命令。此外，对于诸如需要若干反复测试的固态驱动之类的器件，具有通过实例化FPGA测试块的专用数据路径与由若干DUT共享测试器处理器的资源相比显著加速了测试。它还允许DUT以接近全性能运行，因为它不必等待测试器处理器为其分配处理资源。
在一个实施例中，算法模式生成器模块443可被编程为在运行中(onthefly)生成数据。APG模块可以生成递增模式(pattern)、伪随机模式、或者某类型的恒定模式。APG还可以具有某些门控功能，以生成具有条纹、斜条纹、或交叉模式的测试模式。在一个实施例中，APG模式除其它之外还可利用有限状态机、计数器或线性反馈移位寄存器等来生成测试模式。在一些实施中，可向APG模块提供启动种子作为初始值来生成更复杂的模式。
在步骤706，实例化FPGA块410根据测试器处理器所生成的命令和分组头部与下游端口480进行通信以向DUT路由测试模式数据。在步骤708，实例化FPGA块410根据测试器处理器所生成的命令与下游端口进行通信，以从DUT读取测试模式数据。然后在块710处硬件加速器块440的比较器模块446被用于比较读取的数据和写入DUT的数据。APG模块443可被设计为使得比较器模块以与用于生成伪随机数据相同的参数来对APG模块443执行读取操作并且接收在块704处写入DUT的相同数据。APG模块443在运行时重新产生写入DUT的数据，并且将其传输至比较器模块446。在块712处，任何失配或者被存储控制模块444记录在存储器模块420上或者被实例化FPGA块传输至测试器处理器。随后在块714处，测试器处理器在接收到错误日志后向系统控制器标记失配。
图8根据本发明的实施例描述了在硬件加速器存储模式下测试DUT的示例过程的流程图800。然而，该本发明不限于流程图800所提供的说明。而是，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图800，然而本发明并不限于这些实施例。
现参考图8，示出了一种硬件加速的方法，其中FPGA器件分担数据生成功能，从而减轻了测试器处理器304上的处理负荷和系统总线330和332上的数据负荷。与硬件加速器模式生成器模式相比，在硬件加速器存储器模式下，实例化FPGA测试块访问本地存储器模块420以获取要写入到DUT的数据，而不使用APG模块443。
在硬件加速器模式存储器模式的块800处，测试器处理器304生成针对要被路由至DUT的分组的命令和分组头部。测试器处理器在这种模式下保留信令功能。在块802处，测试器处理器用要被写出至DUT的测试模式对实例化FPGA测试块410的本地存储器模块420进行初始化。硬件加速器存储器模式的一个优势是测试器处理器所生成的测试模式可以构成与在硬件加速器模式生成器模式下由APG模块443生成的伪随机数据相反的真实随机数据。测试器处理器和实例化FPGA测试块都有对本地存储器模块420进行读取和写入的权限。然而，测试器处理器只能在初始设置期间访问存储器模块420。在加速器模式下，测试器处理器不能访问存储器模块，因为测试器处理器304上的额外处理负荷和系统总线330和332上的额外数据负荷使加速显著变慢。
在块804处，实例化FPGA测试器块从存储器模块420读取要被路由至DUT的测试模式数据。因为存储器模块420专用于FPGA测试器块或只与一个其他FPGA测试器块共用，它们两个之间有产生快速读取操作的高带宽连接。逻辑块模块450包括路由所生成的数据并将其添加至要写出至DUT的分组中。图10C是在本发明的一个实施例中根据图8的方法的生成分组的框图表示。
在数据被添加至分组后，在块806处，实例化FPGA测试器块根据测试器处理器所生成的命令和分组头部与下游端口480进行通信，以将测试模式数据路由至DUT。在步骤808，实例化FPGA块410根据测试器处理器所生成的命令与下游端口进行通信以从DUT读取测试模式数据。然后在块810处，硬件加速器块440的比较器模块446被用于比较读取的数据和写入DUT的数据。在块812处，任何失配或者被记录在存储器模块420上或者由实例化FPGA块传输至测试器处理器。随后在块814处，测试器处理器在接收到错误日志后向系统控制器标记失配。
图9根据本发明的实施例描述了测试DUT的示例过程的流程图900。然而，该本发明不限于流程图900所提供的说明。而是，对相关领域的技术人员而言通过本文提供的教导将清楚地得出落在本发明范围和精神内的其它功能流程。
将继续参考上文参考图2、3和4所述的实施例来描述流程图900，然而本发明并不限于这些实施例。
现参考图9，示出了一种硬件加速的方法，其中FPGA器件分担数据和命令生成功能，从而减轻测试器处理器304上的处理负荷和系统总线330和332上的数据负荷。这种模式也被称为“全加速”模式，因为用于运行器件测试的大多数控制被转移至FPGA器件，并且测试器处理器304只保留了对除读取和写入及比较之外的命令的控制。
在硬件加速器分组构建器模式下的块902处，测试器处理器304生成要被传输至实例化FPGA块410以生成它自己的分组的命令。在这个模式下，测试器处理器只保留非读取/写入/比较命令的功能。诸如读取、写入和比较操作之类的命令的功能被传递至实例化FPGA块，在块904处，实例化FPGA测试器块的分组构建器模块445构建要被传送至DUT的具有头部和命令信息的分组。该分组至少包括命令类型、器件的块地址和测试模式数据。图10D是在本发明的一个实施例中根据图9的方法构建的分组的框图表示。
在块906处，硬件加速器块440中的算法模式生成器模块443生成将被写入DUT的伪随机测试数据。逻辑块模块450包括路由实例化FPGA块生成的数据和命令并将它们合并入将写出至DUT的分组内的功能。
在块908处，实例化FPGA测试器块与下游端口480进行通信以把测试模式数据路由至DUT。在步骤910，实例化FPGA块410与下游端口进行通信以从DUT读取测试模式数据。然后在块912处，硬件加速器块440的比较器模块446用于比较读取的数据和写入至DUT的数据。在块914处，任何失配或者被记录在存储器模块420上或者由实例化FPGA块传输至测试器处理器。随后在块916处，测试器处理器在接收到错误日志后向系统控制器标记失配。
出于解释的目的，已经参考了具体实施例来描述上述说明。但是，上述说明性讨论并不意欲详尽或将本发明限制于所公开的精确形式。鉴于上述教导，可能会有许多修改或者变换。为了更好地解释本发明的原理及其实践应用，因而选择实施例进行描述，以使得本领域的其它技术人员能够伴随可能适合于所考虑的特定用途的各种修改更好地运用本发明和各种实施例。

Claims (21)

1.一种自动测试设备ATE装置，该装置包括：
包括测试器处理器的计算机系统，其中所述测试器处理器通信地耦接到多个FPGA组件，其中所述多个FPGA组件中的每个耦接到存储器模块并包括：
上游端口，该上游端口可操作来从所述测试器处理器接收命令和数据；
下游端口，该下游端口可操作来与多个受测设备DUT中的相应DUT进行通信；以及
多个硬件加速器电路，其中所述多个硬件加速器电路中的每个被配置为与所述多个DUT中的一个DUT进行通信，并且其中多个硬件加速器电路中的每个包括：
模式生成器电路，所述模式生成器电路可配置为自动生成要被写入所述多个DUT中的所述一个DUT的测试模式数据；以及
比较器电路，所述比较器电路被配置为将从所述多个DUT中的所述一个DUT读取的数据与写入到所述多个DUT中的所述一个DUT的所述测试模式数据进行比较。
2.如权利要求1所述的装置，其中所述多个FPGA组件还包括至少一个能重新配置的协议引擎电路，所述至少一个能重新配置的协议引擎电路被配置为实现多种通信协议中的一种。
3.如权利要求2所述的装置，其中，所述多个通信协议中的至少一种通信协议选自包括以下各项的群组：PCIe、USB、SAS和SATA。
4.如权利要求1所述的装置，其中所述多个硬件加速器电路中的每个被耦接到逻辑电路，所述逻辑电路根据从所述测试器处理器接收的所述命令，来将由所述模式生成器电路生成的所述测试模式数据路由到所述多个DUT中的所述一个DUT。
5.如权利要求1所述的装置，其中由所述模式生成器电路生成的所述测试模式数据从包括下述项的组中选出：伪随机模式、递增模式、以及恒定模式。
6.如权利要求1所述的装置，其中所述测试模式数据使用从包括下述项的组中选出的测试模式生成器来生成：有限状态机、计数器、以及线性反馈移位寄存器。
7.如权利要求1所述的装置，其中所述比较器电路还被配置为识别从所述多个DUT中的所述一个DUT读取的数据与写入到所述多个DUT中的所述一个DUT的所述测试模式数据之间的任何失配。
8.如权利要求7所述的装置，其中所述多个硬件加速器电路中的每个还包括存储器控制器电路，其中所述存储器控制器电路用于将所述失配记录到所述存储器模块上。
9.一种使用自动测试设备ATE的测试方法，所述方法包括：
使用测试器处理器来生成用于将数据路由至多个DUT的命令，所述测试器处理器耦接至模块的多个实例化FPGA块；
使用编程在多个实例化FPGA块中的第一实例化FPGA块上的模式生成器电路来自动生成测试模式数据；
根据由所述测试器处理器生成的所述命令来将所述测试模式数据路由到所述多个DUT中的第一DUT；
根据由所述测试器处理器生成的所述命令来从所述第一DUT读取数据；并且
使用编程在所述第一实例化FPGA块上的比较器电路，来将写入所述第一DUT的所述测试模式数据与从所述第一DUT读取的数据进行比较。
10.如权利要求9所述的方法，还包括：
使用编程在所述多个实例化FPGA块中的第二实例化FPGA块上的模式生成器电路来自动生成测试模式数据；
根据由所述测试器处理器生成的所述命令来将所述测试模式数据路由到所述多个DUT中的第二DUT；
根据由所述测试器处理器生成的所述命令来从所述第二DUT读取数据；并且
使用编程在所述第二实例化FPGA块上的比较器电路，来将写入所述第二DUT的所述测试模式数据与从所述第二DUT读取的数据进行比较。
11.如权利要求9所述的方法，还包括：向所述测试器处理器识别比较期间的任何失配。
12.一种自动测试设备ATE装置，该装置包括：
包括测试器处理器的计算机系统，其中所述测试器处理器通信地耦接到多个FPGA组件，其中所述多个FPGA组件中的每个耦接到存储器模块并包括：
上游端口，该上游端口可操作来从所述测试器处理器接收命令和数据；
下游端口，该下游端口可操作来与多个受测设备DUT中的相应DUT进行通信；以及
多个硬件加速器电路，其中所述多个硬件加速器电路中的每个被配置为与所述多个DUT中的一个DUT进行通信，并且其中多个硬件加速器电路中的每个包括：
存储器控制电路，所述存储器控制电路被配置为从所述存储器模块读取要被写入所述多个DUT中的所述一个DUT的测试模式数据；以及
比较器电路，所述比较器电路被配置为将写入到所述多个DUT中的所述一个DUT的所述测试模式数据与从所述多个DUT中的所述一个DUT读取的数据进行比较。
13.如权利要求12所述的装置，其中所述多个FPGA组件中的每个还包括至少一个能重新配置的协议引擎电路，所述至少一个能重新配置的协议引擎电路被配置为实现多种通信协议中的一种。
14.如权利要求12所述的装置，其中多个硬件加速器电路中的每个被耦接至逻辑电路，所述逻辑电路根据从所述测试器处理器接收的所述命令，来将所述测试模式数据路由到所述多个DUT中的所述一个DUT。
15.如权利要求12所述的装置，其中所述测试器处理器在初始设置期间将所述测试模式数据写入到所述存储器模块。
16.如权利要求12所述的装置，其中所述比较器电路还被配置为识别从所述多个DUT中的所述一个DUT读取的数据与写入到所述多个DUT中的所述一个DUT的所述测试模式数据之间的任何失配。
17.如权利要求16所述的装置，其中所述存储器控制器电路用于将所述失配记录到所述存储器模块上。
18.一种使用自动测试设备ATE的测试方法，所述方法包括：
使用测试器处理器来生成用于将数据路由至多个DUT的命令，该测试器处理器耦接至模块的多个实例化FPGA块；
使用存储器控制器电路来自动从耦接至所述多个实例化FPGA块中的第一实例化FPGA块的存储器模块读取测试模式数据，所述存储器控制器编程在所述第一实例化FPGA块上；
根据由所述测试器处理器生成的所述命令，来将所述测试模式数据路由到所述多个DUT中的第一DUT，
根据由所述测试器处理器生成的所述命令，来从所述第一DUT读取数据；并且
使用编程在所述第一实例化FPGA块上的比较器电路，来将写入所述第一DUT的所述测试模式数据与从所述第一DUT读取的数据进行比较。
19.如权利要求18所述的方法，还包括：
使用存储器控制器电路来自动从耦接至所述多个实例化FPGA块中的第二实例化FPGA块的存储器模块读取测试模式数据，所述存储器控制器编程在所述第二实例化FPGA块上；
根据由所述测试器处理器生成的所述命令，来将所述测试模式数据路由到所述多个DUT中的第二DUT；
根据由所述测试器处理器生成的所述命令，来从所述第二DUT读取数据；并且
使用编程在所述第二实例化FPGA块上的比较器电路，来将写入所述第二DUT的所述测试模式数据与从所述第二DUT读取的数据进行比较。
20.如权利要求18所述的方法，还包括：向所述测试器处理器传输比较期间的任何失配。
21.如权利要求18所述的方法，还包括：将比较期间的任何失配记录到耦接至所述第一实例化FPGA块的所述存储器模块。
CN201380072154.5A 2013-02-21 2013-02-28 具有存储器上的加速以及用于fpga块内自动模式生成的加速的测试器 Active CN105229481B (zh)

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TW (1) TWI563275B (zh)
WO (1) WO2014130057A1 (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105786618A (zh) * 2016-02-24 2016-07-20 华为技术有限公司 加速器网络中路由报文的方法和装置
CN108255523A (zh) * 2016-12-28 2018-07-06 北京普源精电科技有限公司 图形用户界面创建方法、装置、系统及fpga
CN109844725A (zh) * 2016-07-01 2019-06-04 英特尔公司 点对点互连中的非对称通道
CN110232037A (zh) * 2018-03-05 2019-09-13 三星电子株式会社 主机系统及其方法和加速模块
CN110246536A (zh) * 2019-05-07 2019-09-17 江苏华存电子科技有限公司 一种存储器集成测试装置
CN110908849A (zh) * 2018-09-18 2020-03-24 爱德万测试公司 低成本内置自测试中心测试
CN111124768A (zh) * 2017-11-01 2020-05-08 辉达公司 通过高速接口访问高容量测试数据的方法和装置
CN111426935A (zh) * 2018-12-20 2020-07-17 爱德万测试公司 自动化测试设备装置
CN111989580A (zh) * 2019-01-22 2020-11-24 爱德万测试公司 用于测试一个或多个被测器件的自动化测试设备，用于一个或多个被测器件的自动化测试的方法以及用于应对命令差错的计算机程序
CN112486748A (zh) * 2020-11-30 2021-03-12 北京泽石科技有限公司 测试系统及其测试方法
CN112989736A (zh) * 2021-04-23 2021-06-18 芯华章科技股份有限公司 用于检测修改设计的错误实例的方法、设备及存储介质
US20240085471A1 (en) * 2022-09-09 2024-03-14 Infineon Technologies Ag Test arrangement and method for testing an integrated circuit

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9952276B2 (en) 2013-02-21 2018-04-24 Advantest Corporation Tester with mixed protocol engine in a FPGA block
US20210116494A1 (en) * 2013-02-21 2021-04-22 Advantest Corporation Software directed firmware acceleration
US11009550B2 (en) 2013-02-21 2021-05-18 Advantest Corporation Test architecture with an FPGA based test board to simulate a DUT or end-point
US20210117298A1 (en) * 2013-02-21 2021-04-22 Advantest Corporation Use of host bus adapter to provide protocol flexibility in automated test equipment
US10162007B2 (en) 2013-02-21 2018-12-25 Advantest Corporation Test architecture having multiple FPGA based hardware accelerator blocks for testing multiple DUTs independently
US20160077942A1 (en) * 2014-09-12 2016-03-17 Celestica Technology Consultancy (Shanghai) Co., Ltd. Storage system and test method for testing pci express interface
US20160245864A1 (en) * 2015-02-20 2016-08-25 Texas Test Corporation Automatic test apparatus for functional digital testing of multiple semiconductor integrated circuit devices
TWI564905B (zh) * 2015-03-03 2017-01-01 晨星半導體股份有限公司 記憶體自我測試裝置與方法
EP3479402B1 (en) * 2016-06-30 2021-10-27 INTEL Corporation Method and apparatus for remote field programmable gate array processing
CN106526454A (zh) * 2016-11-24 2017-03-22 上海精密计量测试研究所 一种基于ate的fpga配置芯片的测试方法
US10592370B2 (en) * 2017-04-28 2020-03-17 Advantest Corporation User control of automated test features with software application programming interface (API)
US10557886B2 (en) 2017-04-28 2020-02-11 Advantest Corporation Test system supporting multiple users using different applications
US10241146B2 (en) 2017-05-01 2019-03-26 Advantest Corporation Test system and method
KR20190066482A (ko) * 2017-12-05 2019-06-13 삼성전자주식회사 인터포저를 사용하는 번 인 테스트 장치 및 테스트 방법
CN108254666B (zh) * 2017-12-25 2020-06-05 建荣半导体（深圳）有限公司 一种针对蓝牙系统级的晶圆测试装置及方法
US10955461B2 (en) * 2018-05-16 2021-03-23 Advantest Corporation Smart and efficient protocol logic analyzer configured within automated test equipment (ATE) hardware
US10929260B2 (en) * 2018-05-16 2021-02-23 Advantest Corporation Traffic capture and debugging tools for identifying root causes of device failure during automated testing
US10948540B2 (en) 2018-07-27 2021-03-16 Advantest Corporation Integrated protocol analyzer configured within automated test equipment (ate) hardware
KR102583255B1 (ko) * 2018-11-05 2023-09-26 삼성전자주식회사 복수의 프로토콜을 적응적으로 지원하는 스토리지 장치
US11137910B2 (en) 2019-03-04 2021-10-05 Advantest Corporation Fast address to sector number/offset translation to support odd sector size testing
US11237202B2 (en) 2019-03-12 2022-02-01 Advantest Corporation Non-standard sector size system support for SSD testing
WO2021023372A1 (en) * 2019-08-06 2021-02-11 Advantest Corporation An automated test equipment for testing a device under test which comprises a processing unit and a program and/or data memory, an automated test equipment which comprises a test controller, one or more interfaces to the device under test, a shared memory and a method for testing a device under test
US10884847B1 (en) 2019-08-20 2021-01-05 Advantest Corporation Fast parallel CRC determination to support SSD testing
TWI810523B (zh) * 2020-03-12 2023-08-01 日商愛德萬測試股份有限公司 自動測試裝備系統及設備、以及用於測試受測裝置的方法
KR102421348B1 (ko) * 2020-06-29 2022-07-18 주식회사 자이트론 전자 장치의 인터페이스의 강건성 검증을 위한 검증 장치 및 그 자동 검증 방법
CN112198424B (zh) * 2020-09-25 2023-04-25 杭州加速科技有限公司 Fpga芯片内的测试逻辑分析单元
US11209482B1 (en) * 2020-11-30 2021-12-28 Stmicroelectronics International N.V. Methods and devices for testing comparators
US11159785B1 (en) 2021-01-13 2021-10-26 Google Llc Testing platform for HDMI enhanced audio return channel

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1334466A (zh) * 2000-06-01 2002-02-06 株式会社鼎新 在基于事件的测试系统上用于存储器测试的模块化结构
US6904375B1 (en) * 2003-01-22 2005-06-07 Xilinx, Inc. Method and circuits for testing high speed devices using low speed ATE testers
CN1714296A (zh) * 2001-10-15 2005-12-28 株式会社爱德万测试 有针对性应用的基于事件的半导体存储器测试系统
CN1997908A (zh) * 2004-05-22 2007-07-11 株式会社爱德万测试 用于对模块化测试系统进行仿真的方法和系统
CN101120262A (zh) * 2005-02-17 2008-02-06 株式会社爱德万测试 用于在并行测试系统中调度测试的方法和系统
CN101313366A (zh) * 2006-06-27 2008-11-26 株式会社爱德万测试 半导体试验装置以及半导体存储器的试验方法
US7772828B2 (en) * 2007-02-27 2010-08-10 Samsung Electronics Co., Ltd. Automatic test equipment capable of high speed test
WO2011149725A2 (en) * 2010-05-28 2011-12-01 Verigy (Singapore) Pte. Ltd. Flexible storage interface tester with variable parallelism and firmware upgradeability
CN102341717A (zh) * 2009-03-13 2012-02-01 泰拉丁公司 通用协议引擎

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497378A (en) 1993-11-02 1996-03-05 International Business Machines Corporation System and method for testing a circuit network having elements testable by different boundary scan standards
US5805571A (en) 1996-03-19 1998-09-08 Zwan; Bryan J. Dynamic communication line analyzer apparatus and method
US6026230A (en) 1997-05-02 2000-02-15 Axis Systems, Inc. Memory simulation system and method
US6069873A (en) 1997-10-01 2000-05-30 U S West, Inc. Closed-loop automated testing of system equipment and management
US7152027B2 (en) 1998-02-17 2006-12-19 National Instruments Corporation Reconfigurable test system
WO1999045042A1 (en) 1998-03-04 1999-09-10 Exxon Chemical Patents Inc. Noncoordinating anions for olefin polymerization
US6357023B1 (en) 1998-04-08 2002-03-12 Kingston Technology Co. Connector assembly for testing memory modules from the solder-side of a PC motherboard with forced hot air
US6681351B1 (en) 1999-10-12 2004-01-20 Teradyne, Inc. Easy to program automatic test equipment
US6766475B2 (en) 2001-01-04 2004-07-20 International Business Machines Corporation Method and apparatus for exercising an unknown program with a graphical user interface
US7047174B2 (en) 2001-05-02 2006-05-16 Freescale Semiconductor, Inc. Method for producing test patterns for testing an integrated circuit
US20020184326A1 (en) 2001-05-31 2002-12-05 Andrew Thomson System and method for providing network interfaces to instruments without networking capabilities
EP1283422A1 (en) 2001-08-07 2003-02-12 Lucent Technologies Inc. Testbench for the validation of a device under test
US7370256B2 (en) 2001-09-28 2008-05-06 Inapac Technology, Inc. Integrated circuit testing module including data compression
JP2003156543A (ja) 2001-11-20 2003-05-30 Advantest Corp 半導体試験装置
US7010782B2 (en) 2002-04-04 2006-03-07 Sapphire Infotech, Inc. Interactive automatic-test GUI for testing devices and equipment using shell-level, CLI, and SNMP commands
US7099438B2 (en) 2002-06-14 2006-08-29 Ixia Multi-protocol, multi-interface communications device testing system
US6714035B2 (en) * 2002-06-28 2004-03-30 Hewlett-Packard Development Company, L.P. System and method for measuring fault coverage in an integrated circuit
US20040168111A1 (en) 2002-09-11 2004-08-26 Arnold Ross J. Graphic user interface for test equipment
US6975956B2 (en) * 2002-09-19 2005-12-13 Rambus Inc. Multiple sweep point testing of circuit devices
US7209851B2 (en) 2003-02-14 2007-04-24 Advantest America R&D Center, Inc. Method and structure to develop a test program for semiconductor integrated circuits
US20040225459A1 (en) 2003-02-14 2004-11-11 Advantest Corporation Method and structure to develop a test program for semiconductor integrated circuits
US7184917B2 (en) 2003-02-14 2007-02-27 Advantest America R&D Center, Inc. Method and system for controlling interchangeable components in a modular test system
US20050159050A1 (en) 2003-06-05 2005-07-21 Hiroyuki Hama Device interface apparatus
CN101261530B (zh) 2003-07-28 2011-01-12 日本电气株式会社 移动信息终端
US7181360B1 (en) 2004-01-30 2007-02-20 Spirent Communications Methods and systems for generating test plans for communication devices
WO2005085888A1 (en) 2004-03-05 2005-09-15 Vfs Technologies Limited Testing of embedded systems
US8161402B1 (en) 2004-03-24 2012-04-17 The Mathworks, Inc. Methods and apparatus for graphical test and measurement
KR100647370B1 (ko) 2004-04-20 2006-11-23 주식회사 하이닉스반도체 멀티 프로토콜 시리얼 인터페이스 시스템
US7269805B1 (en) 2004-04-30 2007-09-11 Xilinx, Inc. Testing of an integrated circuit having an embedded processor
US7444454B2 (en) 2004-05-11 2008-10-28 L-3 Communications Integrated Systems L.P. Systems and methods for interconnection of multiple FPGA devices
US7430486B2 (en) 2004-05-22 2008-09-30 Advantest America R&D Center, Inc. Datalog support in a modular test system
US7353489B2 (en) 2004-05-28 2008-04-01 Synopsys, Inc. Determining hardware parameters specified when configurable IP is synthesized
US20050273685A1 (en) 2004-06-08 2005-12-08 Sanjay Sachdev Automated and customizable generation of efficient test programs for multiple electrical test equipment platforms
TWI257483B (en) * 2004-10-05 2006-07-01 Domintech Co Ltd Automatic testing system for electronic devices and its method
US7363188B1 (en) 2004-12-03 2008-04-22 Litepoint Corp. Apparatus and method for operating automated test equipment (ATE)
US7245134B2 (en) 2005-01-31 2007-07-17 Formfactor, Inc. Probe card assembly including a programmable device to selectively route signals from channels of a test system controller to probes
US20060195744A1 (en) 2005-02-11 2006-08-31 Broadcom Corporation Method and apparatus to simulate automatic test equipment
US7343558B2 (en) 2005-03-31 2008-03-11 Teradyne, Inc. Configurable automatic-test-equipment system
JP2009512279A (ja) 2005-10-07 2009-03-19 アギア システムズ インコーポレーテッド ストリーミングと制御処理に異なる素子を用いたメディアデータ処理
KR101387085B1 (ko) 2006-03-07 2014-04-18 스캐니메트릭스 인크. 전자 구성요소에 문의하기 위한 방법 및 장치
US20070220380A1 (en) 2006-03-20 2007-09-20 Credence Systems Corporation Message system for logical synchronization of multiple tester chips
US7590903B2 (en) 2006-05-15 2009-09-15 Verigy (Singapore) Pte. Ltd. Re-configurable architecture for automated test equipment
EP1858028B1 (en) * 2006-05-18 2010-12-22 Dialog Semiconductor GmbH Memory test engine
KR100778459B1 (ko) 2006-05-26 2007-11-21 (주) 컴파스 시스템 복수의 전자장치를 프로그램, 소거 및 검증하는 장치
US7580807B2 (en) 2006-06-15 2009-08-25 Texas Instruments Incorporated Test protocol manager for massive multi-site test
US7788562B2 (en) * 2006-11-29 2010-08-31 Advantest Corporation Pattern controlled, full speed ATE compare capability for deterministic and non-deterministic IC data
US7528623B2 (en) 2007-02-02 2009-05-05 Teradyne, Inc. Distributing data among test boards to determine test parameters
JP5432730B2 (ja) * 2007-03-20 2014-03-05 ラムバス・インコーポレーテッド 受信器ジッタ耐性（「ｊｔｏｌ」）測定を有する集積回路
US7707468B2 (en) 2007-03-22 2010-04-27 Verigy (Singapore) Pte. Ltd System and method for electronic testing of multiple memory devices
DE102008010290A1 (de) 2007-06-27 2009-02-19 Rohde & Schwarz Gmbh & Co. Kg Verfahren zum Testen eines Mobilfunkgeräts
US20090100304A1 (en) 2007-10-12 2009-04-16 Ping Li Hardware and Software Co-test Method for FPGA
KR100958113B1 (ko) 2007-10-24 2010-05-18 주식회사 아이티엔티 반도체 테스트용 ｆｐｇａ 구성장치 및 이를 이용한 ｄｕｔ 테스트방법
US20090112548A1 (en) 2007-10-30 2009-04-30 Conner George W A method for testing in a reconfigurable tester
US20090113245A1 (en) 2007-10-30 2009-04-30 Teradyne, Inc. Protocol aware digital channel apparatus
US7895485B2 (en) * 2008-01-02 2011-02-22 Micron Technology, Inc. System and method for testing a packetized memory device
US7928755B2 (en) 2008-02-21 2011-04-19 Verigy (Singapore) Pte. Ltd. Methods and apparatus that selectively use or bypass a remote pin electronics block to test at least one device under test
EP2321751A4 (en) 2008-07-07 2014-03-05 Quali Systems Ltd SYSTEM AND METHOD FOR HARDWARE SEQUENCING AND AUTOMATIC SOFTWARE OF COMPUTER-AIDED DESIGN (CAD) FUNCTIONAL TESTING
KR101503812B1 (ko) 2008-08-29 2015-03-19 엘지이노텍 주식회사 마그네틱을 이용한 입출력 일체형 표시 장치 및 그 방법
EP2342950B1 (en) 2008-09-23 2014-08-27 Aegis Industries, Inc. Stun device testing apparatus and methods
WO2010054669A1 (en) 2008-11-11 2010-05-20 Verigy (Singapore) Pte.Ltd. Re-configurable test circuit, method for operating an automated test equipment, apparatus, method and computer program for setting up an automated test equipment
US8175095B2 (en) 2008-12-19 2012-05-08 L3 Communications Integrated Systems, L.P. Systems and methods for sending data packets between multiple FPGA devices
KR101028594B1 (ko) 2008-12-23 2011-04-13 (주) 컴파스 시스템 프로그래머 장치
US7884631B2 (en) 2009-02-25 2011-02-08 Kingston Technology Corp. Parking structure memory-module tester that moves test motherboards along a highway for remote loading/unloading
KR101111482B1 (ko) 2009-05-15 2012-02-21 (주)아테코 모듈 번-인 테스트 시스템
US8170828B2 (en) 2009-06-05 2012-05-01 Apple Inc. Test method using memory programmed with tests and protocol to communicate between device under test and tester
US7933220B2 (en) 2009-09-21 2011-04-26 Spirent Communications, Inc. Methods and apparatuses for generating network test packets and parts of network test packets
US9164859B2 (en) * 2009-09-25 2015-10-20 Qualcomm Incorporated Computing device for enabling concurrent testing
US8127187B2 (en) 2009-09-30 2012-02-28 Integrated Device Technology, Inc. Method and apparatus of ATE IC scan test using FPGA-based system
US8731493B2 (en) 2009-10-30 2014-05-20 Apple Inc. Wireless local area network test system with forced transmit rates during protocol-based testing
US8545248B2 (en) 2010-01-07 2013-10-01 Life Technologies Corporation System to control fluid flow based on a leak detected by a sensor
JP2011220924A (ja) 2010-04-13 2011-11-04 Advantest Corp 試験装置および接続装置
US8660424B2 (en) 2010-08-26 2014-02-25 Cisco Technology, Inc. Scalable high speed gigabit active bundle link and tester
WO2012070076A1 (en) 2010-11-26 2012-05-31 Microtest S.R.L. An equipment for testing electronic devices in general
CN103477237B (zh) 2011-03-21 2016-03-02 温莎大学 自动化测试和验证电子元件的装置
US9176839B2 (en) 2011-05-20 2015-11-03 Whizchip Design Technologies Pvt. Ltd. Bus transaction monitoring and debugging system using FPGA
JP5717567B2 (ja) 2011-07-14 2015-05-13 日本モレックス合同会社 ケーブルアッセンブリ、コネクタ及び半導体試験装置
US9430345B2 (en) 2011-09-23 2016-08-30 Roche Diabetes Care, Inc. Command interface for communication test framework
US9230046B2 (en) 2012-03-30 2016-01-05 International Business Machines Corporation Generating clock signals for a cycle accurate, cycle reproducible FPGA based hardware accelerator
US8850267B2 (en) 2012-08-02 2014-09-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Middleware for multiprocessor software testing
US8842480B2 (en) 2012-08-08 2014-09-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Automated control of opening and closing of synchronous dynamic random access memory rows
US9116785B2 (en) 2013-01-22 2015-08-25 Teradyne, Inc. Embedded tester
US20140236527A1 (en) 2013-02-21 2014-08-21 Advantest Corporation Cloud based infrastructure for supporting protocol reconfigurations in protocol independent device testing systems
US9952276B2 (en) 2013-02-21 2018-04-24 Advantest Corporation Tester with mixed protocol engine in a FPGA block
US20140237292A1 (en) 2013-02-21 2014-08-21 Advantest Corporation Gui implementations on central controller computer system for supporting protocol independent device testing
US10162007B2 (en) 2013-02-21 2018-12-25 Advantest Corporation Test architecture having multiple FPGA based hardware accelerator blocks for testing multiple DUTs independently
US9810729B2 (en) 2013-02-28 2017-11-07 Advantest Corporation Tester with acceleration for packet building within a FPGA block
US9310427B2 (en) 2013-07-24 2016-04-12 Advantest Corporation High speed tester communication interface between test slice and trays

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1334466A (zh) * 2000-06-01 2002-02-06 株式会社鼎新 在基于事件的测试系统上用于存储器测试的模块化结构
CN1714296A (zh) * 2001-10-15 2005-12-28 株式会社爱德万测试 有针对性应用的基于事件的半导体存储器测试系统
US6904375B1 (en) * 2003-01-22 2005-06-07 Xilinx, Inc. Method and circuits for testing high speed devices using low speed ATE testers
CN1997908A (zh) * 2004-05-22 2007-07-11 株式会社爱德万测试 用于对模块化测试系统进行仿真的方法和系统
CN101120262A (zh) * 2005-02-17 2008-02-06 株式会社爱德万测试 用于在并行测试系统中调度测试的方法和系统
CN101313366A (zh) * 2006-06-27 2008-11-26 株式会社爱德万测试 半导体试验装置以及半导体存储器的试验方法
US7772828B2 (en) * 2007-02-27 2010-08-10 Samsung Electronics Co., Ltd. Automatic test equipment capable of high speed test
CN102341717A (zh) * 2009-03-13 2012-02-01 泰拉丁公司 通用协议引擎
WO2011149725A2 (en) * 2010-05-28 2011-12-01 Verigy (Singapore) Pte. Ltd. Flexible storage interface tester with variable parallelism and firmware upgradeability

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10333823B2 (en) 2016-02-24 2019-06-25 Huawei Technologies Co., Ltd. Method and apparatus for routing packet in accelerator network
CN105786618A (zh) * 2016-02-24 2016-07-20 华为技术有限公司 加速器网络中路由报文的方法和装置
CN109844725B (zh) * 2016-07-01 2023-07-25 英特尔公司 点对点互连中的非对称通道
CN109844725A (zh) * 2016-07-01 2019-06-04 英特尔公司 点对点互连中的非对称通道
CN108255523A (zh) * 2016-12-28 2018-07-06 北京普源精电科技有限公司 图形用户界面创建方法、装置、系统及fpga
CN111124768A (zh) * 2017-11-01 2020-05-08 辉达公司 通过高速接口访问高容量测试数据的方法和装置
CN110232037A (zh) * 2018-03-05 2019-09-13 三星电子株式会社 主机系统及其方法和加速模块
CN110232034A (zh) * 2018-03-05 2019-09-13 三星电子株式会社 主机系统及其方法和加速模块
US11132310B2 (en) 2018-03-05 2021-09-28 Samsung Electronics Co., Ltd. SSD architecture for FPGA based acceleration
CN110232037B (zh) * 2018-03-05 2021-11-09 三星电子株式会社 主机系统及其方法和加速装置
US11892957B2 (en) 2018-03-05 2024-02-06 Samsung Electronics Co., Ltd. SSD architecture for FPGA based acceleration
CN110908849B (zh) * 2018-09-18 2024-02-23 爱德万测试公司 自动测试设备和方法
CN110908849A (zh) * 2018-09-18 2020-03-24 爱德万测试公司 低成本内置自测试中心测试
CN111426935A (zh) * 2018-12-20 2020-07-17 爱德万测试公司 自动化测试设备装置
CN111426935B (zh) * 2018-12-20 2022-07-08 爱德万测试公司 自动化测试设备装置
CN111989580B (zh) * 2019-01-22 2023-06-30 爱德万测试公司 用于测试一个或多个被测器件的自动化测试设备，用于一个或多个被测器件的自动化测试的方法以及用于应对命令差错的计算机程序
CN113330322A (zh) * 2019-01-22 2021-08-31 爱德万测试公司 使用片上系统测试控制器的自动化测试设备
CN112703409A (zh) * 2019-01-22 2021-04-23 爱德万测试公司 用于测试一个或多个被测设备的自动测试设备、用于自动测试一个或多个被测设备的方法、及使用缓冲存储器的计算机程序
CN111989580A (zh) * 2019-01-22 2020-11-24 爱德万测试公司 用于测试一个或多个被测器件的自动化测试设备，用于一个或多个被测器件的自动化测试的方法以及用于应对命令差错的计算机程序
US11913990B2 (en) 2019-01-22 2024-02-27 Advantest Corporation Automated test equipment for testing one or more devices under test, method for automated testing of one or more devices under test, and computer program for handling command errors
CN110246536A (zh) * 2019-05-07 2019-09-17 江苏华存电子科技有限公司 一种存储器集成测试装置
CN112486748A (zh) * 2020-11-30 2021-03-12 北京泽石科技有限公司 测试系统及其测试方法
CN112486748B (zh) * 2020-11-30 2024-04-09 北京泽石科技有限公司 测试系统及其测试方法
CN112989736A (zh) * 2021-04-23 2021-06-18 芯华章科技股份有限公司 用于检测修改设计的错误实例的方法、设备及存储介质
US20240085471A1 (en) * 2022-09-09 2024-03-14 Infineon Technologies Ag Test arrangement and method for testing an integrated circuit

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