KR101602084B1

KR101602084B1 - 테스트 대상 디바이스와 자동 테스트 장비 사이에서 교환되고 있는 신호를 추출하는 개념

Info

Publication number: KR101602084B1
Application number: KR1020147015379A
Authority: KR
Inventors: 모레이라 호세 안토니오 알베스; 마르크 모에싱게르
Original assignee: 주식회사 아도반테스토
Priority date: 2011-11-09
Filing date: 2011-11-09
Publication date: 2016-03-21
Also published as: US9568498B2; US20140239994A1; KR20140096350A; TWI479957B; CN103917880B; WO2013068040A1; TW201334639A; CN103917880A

Abstract

본 발명은 테스트 대상 디바이스(DUT; device under test)(124)와 자동 테스트 장비(ATE; automatic test equipment)(122) 사이에서 교환되고 있는 신호를 추출하기 위한 인쇄 회로 기판(PCB; printed circuit board)을 제공한다. 상기 PCB(100)는 복수의 제 1 단자(102), 복수의 제 2 단자(104), 복수의 송신 라인(106), 및 추출 회로(108)를 포함한다. 상기 추출 회로(108)는 복수의 송신 라인(106) 중 하나의 송신 라인에 전기적으로 결합되고, 추출된 신호(110)를 제공하기 위해 하나의 송신 라인(106)을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호를 추출하도록 구성되며, 상기 추출 회로(108)는 저항기(112) 또는 전기 저항기 네트워크를 포함하고, PCB(100)의 존재로 인해 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호에 가해지는 손실은 6dB보다 작다.

Description

테스트 대상 디바이스와 자동 테스트 장비 사이에서 교환되고 있는 신호를 추출하는 개념{CONCEPT FOR EXTRACTING A SIGNAL BEING EXCHANGED BETWEEN A DEVICE UNDER TEST AND AN AUTOMATIC TEST EQUIPMENT}

본 발명의 실시예들은 테스트 대상 디바이스(DUT; device under test)와 자동 테스트 장비(ATE; automatic test equipment) 사이에서 교환되고 있는 신호를 추출하는 개념에 관한 것이다. 본 발명의 일부 실시예들은 DUT와 ATE 핀 일렉트로닉스 채널(pin electronics channel) 사이에서 송수신된 신호를 프로브하는 방법에 관한 것이다.

DDR4(double data rate type four)와 같은 고속 메모리 애플리케이션은 ATE(10)를 사용하여 테스트되고 특성화될 수 있다. 초기의 특성화 단계에서, 이는 도 1a에 도시된 바와 같이 외부 기기(30)를 사용하여 ATE(10)와 DUT(20) 사이에서 교환되고 있는 신호를 테스트 엔지니어가 측정하는 것에 상당한 도움이 될 수 있다. 이러한 설정의 과제는 ATE(10)와 DUT(20) 사이에서 교환되고 있는 신호를 높은 충실도(high fidelity)로 측정할 정도로 프로빙 포인트(40)에서 신호 무결성이 양호함을 확실히 하는 것이다. 동시에, 프로빙 설정이 DUT(20)와 ATE(10) 사이의 신호 무결성에 최소한의 영향을 끼치고, 이에 의해 ATE(10) 또는 DUT(20)로부터의 신호를 저하시키는 것을 보장하는 것도 중요하다. 그럼에도불구하고, DUT(20)와 ATE(10) 핀 일렉트로닉스 사이의 신호 무결성에 최소한의 영향을 끼치는 프로빙 포인트(40)를 형성하는 것은 매우 어렵다.

이전의 방안들은 도 1b에 도시된 바와 같이 ATE 테스트 픽스쳐(test fixture) PCB(50) 상의 DUT(20) 볼 그리드 어레이(BGA)에 대해 백드릴링되지 않은 비아들(non-backdrilled vias)의 뒤쪽을 프로빙하는 것을 포함한다. 이 방안은, 비아 스터브(60)가 신호 무결성에 상당한 영향을 끼치며 또한 프로빙 회로가 제거될 수 없기 때문에 고속 애플리케이션에 대해 심각한 문제점들을 제공한다.

또한, 프로브 추적 및 회로는 DUT(20) 테스트 픽스쳐 PCB 상에서 구현될 수 있지만 쉽게 제거될 수는 없으며, 이는 그것들이 DUT(10) 내지 ATE(10) 성능에 항상 영향을 미칠 것임을 의미한다. 또한 그것들은 고속 애플리케이션을 위해 양호한 신호 무결성을 제공하는 데 신중한 설계(careful design)를 요구한다.

따라서, 본 발명의 목적은 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하는 개선된 개념을 제공하는 것이다.

이 목적은 청구항 1에 따른 인쇄 회로 기판(PCB), 청구항 21에 따른 ATE 시스템, 청구항 22에 따른 방법, 및 청구항 23에 따른 컴퓨터 프로그램에 의해 달성된다.

본 발명의 실시예들은 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하기 위한 인쇄 회로 기판을 제공한다. 상기 인쇄 회로 기판은 복수의 제 1 단자, 복수의 제 2 단자, 복수의 송신 라인, 및 추출 회로를 포함한다. 상기 복수의 제 1 단자는 DUT의 소켓의 단자들과 접촉하기 위해 구성된다. 상기 복수의 제 2 단자는 DUT의 소켓의 단자들과 접촉하기 위해 적응된 ATE의 테스트 픽스쳐의 단자들과 접촉하기 위해 구성된다. 상기 복수의 송신 라인은 복수의 제 1 단자와 복수의 제 2 단자를 연결하기 위해 구성된다. 상기 추출 회로는 복수의 송신 라인 중 하나의 송신 라인에 전기적으로 결합되며, 추출된 신호를 제공하기 위해 상기 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하도록 구성되되, 인쇄 회로 기판의 존재 때문에 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호에 가해지는 손실은 6dB보다 작다.

실시예에서, 복수의 제 1 단자가 DUT의 소켓의 단자들과 접촉해 있고 복수의 제 2 단자가 ATE의 테스트 픽스쳐의 단자들과 접촉해 있도록, 복수의 제 1 단자 및 복수의 제 2 단자를 포함하는 인쇄 회로 기판은 DUT와 ATE 사이에 배치될 수 있다. 인쇄 회로 기판은 복수의 제 1 단자와 복수의 제 2 단자를 연결하는 복수의 송신 라인을 포함하되, 추출 회로는 복수의 송신 라인 중 하나의 송신 라인에 전기적으로 결합되며, 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하도록 구성된다. 추출 회로는 저항기 또는 전기 저항기 네트워크로 이루어지며, 인쇄 회로 기판의 존재로 인해 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호에 가해지는 손실은 6dB보다 작다.

본 발명의 다른 실시예는 DUT, ATE 및 PCB를 포함하는 ATE 시스템을 제공한다. DUT는 단자들을 갖는 패키지형 집적 회로를 포함한다. ATE는 패키지형 DUT의 단자들과 접촉하기 위해 적응된 단자들을 갖는 소켓 및 테스트 픽스쳐를 포함한다. PCB는 복수의 제 1 단자, 복수의 제 2 단자, 복수의 송신 라인 및 추출 회로를 포함한다. 복수의 제 1 단자는 DUT의 소켓의 단자들과 접촉하기 위해 구성된다. 복수의 제 2 단자는 DUT의 소켓의 단자들과 접촉하기 위해 적응된 ATE의 테스트 픽스쳐의 단자들과 접촉하기 위해 구성된다. 복수의 송신 라인은 복수의 제 1 단자와 복수의 제 2 단자를 연결시키기 위해 구성된다. 추출 회로는 복수의 송신 라인 중 하나의 송신 라인에 전기적으로 결합되고, 추출된 신호를 제공하기 위해 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하도록 구성되며, 또한 저항기 또는 전기 저항기 네트워크를 포함하되, 인쇄 회로 기판의 존재로 인해 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호에 가해지는 손실은 6dB보다 작다. 인쇄 회로 기판은, 복수의 제 1 단자가 DUT의 소켓의 단자들과 접촉해 있고 복수의 제 2 단자가 ATE의 테스트 픽스쳐의 단자들과 접촉해 있도록, DUT의 소켓과 ATE의 테스트 픽스쳐 사이에 배치된다.

본 발명의 다른 실시예는 인쇄 회로 기판을 이용하여 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하는 방법을 제공한다. 인쇄 회로 기판은 복수의 제 1 단자, 복수의 제 2 단자, 복수의 송신 라인, 및 추출 회로를 포함한다. 복수의 제 1 단자는 DUT의 소켓의 단자들과 접촉하기 위해 구성된다. 복수의 제 2 단자는 DUT의 소켓의 단자들과 접촉하기 위해 적응된 ATE의 테스트 픽스쳐의 단자들과 접촉하기 위해 구성된다. 복수의 송신 라인은 복수의 제 1 단자와 복수의 제 2 단자를 연결하기 위해 구성된다. 추출 회로는 복수의 송신 라인 중 하나의 송신 라인에 전기적으로 결합되고, 추출된 신호를 제공하기 위해 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하도록 구성되며, 또한 저항기 또는 전기 저항기 네트워크를 포함하되, DUT와 ATE 사이에서 교환되고 있는 신호에 가해지는 손실은 6dB보다 작다. 상기 방법은 복수의 제 1 단자가 DUT의 소켓의 단자들과 접촉하고, 복수의 제 2 단자가 ATE의 테스트 픽스쳐의 단자들과 접촉하도록, 인쇄 회로 기판을 DUT의 소켓과 ATE의 테스트 픽스쳐 사이에 배치하는 단계를 포함한다.

본 발명의 실시예는 첨부되는 도면을 참조하여 본 명세서에서 설명된다.

도 1a는 DUT, ATE, 및 DUT와 ATE 사이의 프로빙 포인트를 포함하는 일반적인 ATE 시스템의 블록도를 나타낸다.
도 1b는 DUT, ATE, 및 DUT와 ATE 사이의 프로빙 포인트를 포함하는 일반적인 ATE 시스템의 블록도이다.
도 2는 본 발명의 실시예에 따른 인쇄 회로 기판의 블록도를 나타탠다.
도 3은 본 발명의 실시예에 따른 ATE 시스템의 블록도를 나타낸다.
도 4는 본 발명의 실시예에 따른 인쇄 회로 기판 및 DUT의 블록도를 나타낸다.
도 5는 본 발명의 실시예에 따른 인쇄 회로 기판의 상부에 대한 예시도를 나타낸다.
도 6a는 본 발명의 실시예에 따른 고임피던스(high-impedance) 프로빙 방안용 프로빙 패드의 구현예에 대한 예시도를 나타낸다.
도 6b는 본 발명의 실시예에 따른 동축형(coaxial type) 프로빙 방안용 프로빙 패드의 구현예에 대한 예시도를 나타낸다.
도 7은 본 발명의 실시예에 따라 단일 저항기를 사용하는 가능한 프로빙 구현(a possible probing implementation)의 시스템 레벨 뷰(system level view)의 블록도를 나타낸다.
도 8은 도 7에 도시된 ATE 시스템의 블록도를 나타낸다.
도 9a는 도 7 및 도 8에 도시된 ATE 시스템을 시뮬레이션하기 위한 개략도를 나타낸다.
도 9b는 ATE 시스템을 시뮬레이션하기 위해 도 9a에 도시된 개략도를 이용하여 획득된 시뮬레이션 결과를 도면으로 나타낸다.
도 10a는 본 발명의 실시예에 따른 인쇄 회로 기판의 기준 접지면(reference ground plane) 및 상부 신호층(top signal layer)의 구현예의 예시도를 나타낸다.
도 10b는 본 발명의 실시예에 따른 인쇄 회로 기판의 기준 접지면 및 상부 신호층의 구현예의 예시도를 나타낸다.
도 11은 본 발명의 실시예에 따라 저항기 네트워크를 사용하는 가능한 프로빙 구현의 시스템 레벨 뷰의 블록도를 나타낸다.
도 12는 도 11에 도시된 ATE 시스템의 블록도를 나타낸다.
도 13a는 도 11 및 도 12에 도시된 ATE 시스템을 시뮬레이션하기 위한 개략도를 나타낸다.
도 13b는 ATE 시스템을 시뮬레이션하기 위해 도 13a에 도시된 개략도를 이용하여 획득된 시뮬레이션 결과를 도면으로 나타낸다.
도 14a는 본 발명의 실시예에 따른 인쇄 회로 기판의 기준 접지면 및 상부 신호층의 구현예의 예시도를 나타낸다.
도 14b는 본 발명의 실시예에 따른 인쇄 회로 기판의 기준 접지면 및 상부 신호층의 구현예의 예시도를 나타낸다.
도 14c는 본 발명의 실시예에 따른 인쇄 회로 기판의 기준 접지면 및 하부 신호층(bottom signal layer)의 구현예의 예시도를 나타낸다.
도 15는 도 11 및 도 12에 도시된 ATE 시스템의 등가 회로를 나타낸다.

동일하거나 동등한 요소들 혹은 동일하거나 동등한 기능성을 갖는 요소들은 이하의 설명에서 동일하거나 동등한 참조 번호들로 표시된다.

이하의 설명에서, 복수의 세부 사항은 본 발명의 실시예들에 대한 보다 완벽한 설명을 제공하기 위해 제시된다. 그러나, 이러한 특정 세부 사항 없이도 본 발명의 실시예들이 실시될 수 있음은 당업자에게 자명할 것이다. 다른 실례에서, 본 발명의 실시예들을 모호하게 하는 것을 피하기 위해, 잘 알려진 구조 및 디바이스는 상세히 도시되는 것이 아니라 블록도 형태로 도시된다. 또한, 특별히 다르게 공지되지 않는 한, 이후에 설명되는 상이한 실시예들의 특징들은 서로 결합될 수 있다.

도 2는 본 발명의 실시예에 따른 인쇄 회로 기판(100)의 블록도를 나타낸다. 인쇄 회로 기판(100)은 복수의 제 1 단자(102), 복수의 제 2 단자(104), 복수의 송신 라인(106) 및 추출 회로(108)를 포함한다. 복수의 제 1 단자(102)는 DUT의 소켓의 단자들과 접촉하기 위해 구성된다. 복수의 제 2 단자(104)는 DUT의 소켓의 단자들과 접촉하기 위해 적응된 ATE의 테스트 픽스쳐의 단자들과 접촉하기 위해 구성된다. 복수의 송신 라인(106)은 복수의 제 1 단자(102)와 복수의 제 2 단자(104)를 연결하기 위해 구성된다. 추출 회로(108)는 복수의 송신 라인(106) 중 하나의 송신 라인에 전기적으로 결합되고, 추출된 신호(110)를 제공하기 위해 상기 하나의 송신 라인(106)을 통해 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하도록 구성된다. 추출 회로(108)는 저항기(112) 또는 전기 저항기 네트워크로 이루어지되, 인쇄 회로 기판(100)의 존재로 인해 하나의 송신 라인을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호에 가해지는 손실은 6dB(혹은 1dB, 3dB 또는 10dB)보다 작다.

실시예에서, 추출 회로(108)의 저항기 네트워크 또는 저항기(112)는, 하나의 송신 라인(106)을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호의 손실이 10dB보다 작도록, 하나의 송신 라인(106)의 임피던스에 정합될 수 있다. 예컨대, 전기 저항기 네트워크는 송신 라인(106) 상에 가해진 삽입 손실을 감소시키거나 또는 심지어 최소화하도록 설계될 수 있다. 더욱이, 추출 회로(108)는 ATE 핀 일렉트로닉스와 DUT(124) 사이의 신호 경로(106)를 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호의 무결성에 대한 영향을 감소시키도록 설계된 전기 저항기 네트워크 또는 저항기를 포함할 수 있다.

즉, 도 2는 본 발명의 실시예에 따른 인쇄 회로 기판(100)의 블록도를 나타낸다. 인쇄 회로 기판(100)은 복수의 제 1 단자(102), 복수의 제 2 단자(104), 복수의 송신 라인(106), 및 추출 회로(108)를 포함한다. 복수의 제 1 단자(102)는 DUT의 소켓의 단자들과 접촉하기 위해 구성된다. 복수의 제 2 단자(104)는 DUT의 소켓의 단자들과 접촉하기 위해 적응된 ATE의 테스트 픽스쳐의 단자들과 접촉하기 위해 구성된다. 복수의 송신 라인(106)은 복수의 제 1 단자(102)와 복수의 제 2 단자(104)를 연결하기 위해 구성된다. 추출 회로(108)는 복수의 송신 라인(106) 중 하나의 송신 라인에 전기적으로 결합되고, 추출된 신호(110)를 제공하기 위해 상기 하나의 송신 라인(106)을 통해 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하도록 구성된다. 추출 회로(108)는, 인쇄 회로 기판(100)의 존재로 인해 하나의 송신 라인(106)을 통해 DUT와 ATE 사이에서 교환되고 있는 신호의 손실이 6dB보다 작도록, 하나의 송신 라인(106)의 임피던스에 정합된 저항기(112)를 포함한다.

실시예에서, 복수의 제 1 단자(102)가 DUT의 소켓의 단자들과 접촉해 있고 복수의 제 2 단자(104)가 ATE의 테스트 픽스쳐의 단자들과 접촉해 있도록, 인쇄 회로 기판(100)은 DUT와 ATE 사이에 배치(혹은 삽입, 또는 개재)될 수 있다. DUT와 ATE 사이에서 교환되고 있는 신호를 추출하기 위해, 인쇄 회로 기판(100)은 복수의 송신 라인(106) 중 하나의 송신 라인에 전기적으로 결합된 추출 회로(108)를 포함한다. 추출 회로(108)는 하나의 송신 라인(106)을 통해 DUT와 ATE 사이에서 교환되고 있는 신호의 무결성에 대한 영향을 감소시키기 위해 설계된 전기 저항기 네트워크(112)로 구성된다.

일부 실시예에서, 인쇄 회로 기판(100)의 임피던스 불연속성(impedance discontinuity)으로 인해 하나의 송신 라인(106)을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호의 삽입 손실은 6dB(혹은 1dB. 3dB, 7dB 또는 10dB)보다 작을 수 있다. 즉, 본 발명의 실시예는 6dB보다 작아지도록 ATE와 DUT 사이에 삽입된 손실을 감소(또는 심지어 최소화)시키는 전기 저항기 네트워크 또는 단일 저항기를 제공한다.

더욱이, 인쇄 회로 기판의 존재로 인해 하나의 송신 라인(106)을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호의 복귀 손실(return loss)은 -10dB(혹은 -20dB, -30dB, -40dB 또는 -50dB)보다 작을 수 있다. 즉, 본 발명의 실시예는 -20dB보다 작아지도록 프로빙 회로의 ATE 및 DUT 포트에서의 복귀 손실을 감소(또는 심지어 최소화)시킬 수 있는 전기 저항기 네트워크 또는 단일 저항기를 제공한다.

게다가, 추출 회로(108)는, 하나의 송신 라인(106)을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호와 비교되는 추출된 신호(110)의 손실이 20dB보다 작도록, 추출된 신호(110)를 제공하도록 구성될 수 있다. 즉, 본 발명의 실시예는 20dB보다 작아지도록 프로빙 지점과 측정 기기 사이의 삽입된 손실을 감소(또는 심지어 최소화)시킬 수 있는 전기 저항기 네트워크 또는 단일 저항기를 제공한다.

또한, 추출 회로(108)는, 추출된 신호(110)의 복귀 손실이 -4dB(혹은 -7dB, -10dB 또는 -20dB)보다 작도록, 추출된 신호(110)를 제공하도록 구성될 수 있다. 즉, 본 발명의 실시예는 -10dB(혹은 -4dB 또는 -20dB)보다 작아지도록 프로빙 포트 상의 복귀 손실을 감소(또는 심지어 최소화)시킬 수 있는 전기 저항기 네트워크 또는 단일 저항기를 제공한다.

실시예에서, 보다 많은 손실은 일반적으로 보다 적은 불연속성을 의미하지만 추출된 신호(110)의 보다 높은 증폭을 요구하고, 이는 추출된 신호에 대한 보다 많은 노이즈를 일반적으로 의미하기 때문에, 추출된 신호(110)에 대한 손실과 추출된 신호(110)에 대한 노이즈 사이에서 동시에 절충이 이루어질 수 있다.

실시예에서, 하나의 송신 라인(106)을 통해 DUT와 ATE 사이에서 교환되고 있는 신호는, DC와 3배의 기본 주파수 사이의 대역폭을 디지털 신호를 위해 가져야 하는 필요성에 따라 DC와 6GHz 사이의 주파수 범위를 포함하는 4Gbps로 실행중인 DDR4 애플리케이션을 위한 것일 수 있거나, 혹은 DC와 12GHz 사이의 주파수 범위를 절충한 8Gbps로 실행중인 GDDR5 또는 PCI Express 3을 위한 것일 수 있다.

불일치(mismatches) 및 그에 따른 영향들, 예를 들어, 반사, 손실 및/또는 왜곡을 피하기 위해, 복수의 송신 라인(106)은 ATE 및/또는 DUT의 (내부) 임피던스에 정합된 임피던스로 구성될 수 있다. 예컨대, ATE는 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 (내부) 임피던스로 구성될 수 있으며, 복수의 송신 라인(106)은 또한 ATE의 임피던스에 정합된 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 임피던스로 구성될 수 있다. 물론, DUT 역시 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 (내부) 임피던스로 구성될 수 있으며, 복수의 송신 라인(106)은 또한 DUT의 임피던스에 정합된 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 임피던스로 구성될 수 있다. 게다가, 복수의 송신 라인(106)의 임피던스, ATE의 임피던스 및 DUT의 임피던스가 동일한 값, 예를 들어 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)을 포함하도록, 복수의 송신 라인(106)의 임피던스는 ATE 및 DUT의 (내부) 임피던스에 정합될 수 있다.

실시예에서, 복수의 제 1 단자(102)는 인쇄 회로 기판(100)의 상부층(114) 상에 배치될 수 있고, 복수의 제 2 단자(104)는 상부층(114)과는 상이한 인쇄 회로 기판(100)의 하부층(116) 상에 배치될 수 있다. 게다가, 복수의 송신 라인(106)은 인쇄 회로 기판(100)의 상부층(114) 상에 배치된 복수의 제 1 단자(102)와 인쇄 회로 기판(100)의 하부층(116) 상에 배치된 복수의 제 2 단자(104)를 연결하는 비아(106)일 수 있다. 또한, 인쇄 회로 기판(100)의 상부층(114) 및/또는 하부층(116)은 비접지 단자(102, 104)와 전기적으로 절연되어 있는 충진된 접지면(filled ground plane)을 포함할 수 있고, 상기 충진된 접지면은 DUT의 접지 전위(또는 접지 단자) 및/또는 ATE의 접지 전위(또는 접지 단자)와 접촉하기 위해 구성될 수 있다.

이하에서, 본 발명의 개념에 따른 인쇄 회로 기판(100)의 특징들을 인쇄 회로 기판(100), ATE 및 DUT를 포함하는 ATE 시스템(120)을 이용하여 설명한다.

도 3은 본 발명의 실시예에 따른 ATE 시스템(120)의 블록도를 나타낸다. ATE 시스템(120)은 인쇄 회로 기판(100)(또는 프로빙 인터포저(probing interposer)(100)), ATE(122) 및 DUT(124)를 포함한다. 도 3에 도시된 바와 같이, 복수의 제 1 단자(102)(예를 들어, 복수의 제 1 패드(102))가 DUT(124)의 소켓(126)의 단자들과 접촉해 있고, 복수의 제 2 단자(104)(예를 들어, 복수의 제 2 패드(104))가 DUT(124)의 소켓(126)의 단자들과 접촉하기 위해 적응된 ATE(122)의 테스트 픽스쳐(128)의 단자들과 접촉해 있도록, 인쇄 회로 기판(100)(또는 프로빙 인터포저(100))은 ATE(122)와 DUT(124) 사이에 삽입될 수 있다.

즉, 본 발명의 실시예는 도 3에 도시된 바와 같이 ATE 테스트 픽스쳐(128) 인쇄 회로 기판과 DUT 소켓(126) 사이에 사용되거나 삽입될 수 있는 인쇄 회로 기판(100)(또는 제거가능한 인터포저(100), 또는 프로빙 인터포저(100))을 제공한다. 이는 프로빙 인터포저(100) 내의 프로빙 회로에 의해 도입되는 불연속성이 가능한 한 작다는 것과, 하나의 송신 라인(106)을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호의 손실이 감소되거나 또는 심지어 가능한 한 작다는 것을 보증할 수 있다.

인쇄 회로 기판(100)이 제거가능하도록, 복수의 제 1 단자(102)는 DUT(124)의 소켓(126)의 단자들과 비영구적으로 접촉하도록 구성될 수 있고, 복수의 제 2 단자(104)는 ATE(122)의 테스트 픽스쳐(128)의 단자들과 비영구적으로 접촉하도록 구성될 수 있다. 즉, 프로빙 인터포저(100)는 더 이상 필요 없어질 때에 제거될 수 있다.

본 발명의 개념에 따른 인쇄 회로 기판(100)(또는 프로빙 인터포저(100))은 DUT(124)와 ATE(122) 핀 일렉트로닉스 사이에서 교환되고 있는 신호를 프로빙하는 것을 가능하게 한다. 이는, 애플리케이션을 디버깅하는 테스트 엔지니어에게 매우 유용할 수 있다. 따라서, 소형 크기의 인쇄 회로 기판(100)은 브로프된 신호의 신호 무결성에 관한 상당한 이점을 제공하며 또한 DUT(124)와 ATE(122) 핀 일렉트로닉스 사이의 신호 무결성에 영향을 미친다. 또한, 이미 언급한 바와 같이, 프로빙 인터포저(100)는 테스트 엔지니어가 프로빙 인터포저의 영향 없이 DUT를 테스트할 수 있게 하면서 제거가능하다. 프로빙 인터포저(100)는 다른 유사한(또는 동일한) DUT 테스트 픽스쳐에서 재사용될 수도 있다.

도 4는 본 발명의 실시예에 따른 ATE 시스템(120)의 블록도를 나타낸다. 복수의 제 1 단자(102)가 DUT(124)의 소켓(126)의 단자들과 접촉해 있으며 복수의 제 2 단자(104)가 ATE(122)의 테스트 픽스쳐(128)의 단자들과 접촉해 있도록, 인쇄 회로 기판(100)은 ATE(122)와 DUT(124) 사이에 삽입될 수 있다.

추출 회로(108)(또는 프로빙 회로(108))는 제 1 포트(130a) 및 제 2 포트(130b)를 포함할 수 있고, 하나의 송신 라인(106)은 제 1 부분(106a) 및 제 2 부분(106b)으로 나누어질(또는 이루어질) 수 있으며, 하나의 송신 라인(106)의 제 1 부분(106a)은 프로빙 회로(108)의 제 1 포트(130a)에 연결될 수 있고, 하나의 송신 라인(106)의 제 2 부분(106b)은 추출 회로(108)의 제 2 포트(130b)에 연결될 수 있다.

인쇄 회로 기판(100)은 프로빙 단자(132)에서 추출된 신호(110)를 제공하기 위해, 추출 회로(108)에 전기적으로 결합된 프로빙 단자(132)(예를 들어, 프로빙 패드(132))를 포함할 수 있다. 프로빙 단자(132)는 하나의 송신 라인(106)(혹은 하나의 송신 라인(106)의 제 1 부분(106a) 및/또는 제 2 부분(106b))의 임피던스에 정합된 임피던스를 갖는 프로빙 송신 라인(134)에 의해 추출 회로(108)에 전기적으로 결합될 수 있다. 또한, 프로빙 단자(132)는 하나의 송신 라인(106)(혹은 하나의 송신 라인(106)의 제 1 부분(106a) 및/또는 제 2 부분(106b))의 임피던스에 정합된 임피던스를 갖는 프로빙 비아(136)에 의해 프로빙 송신 라인(134)에 전기적으로 결합될 수 있다. 게다가, 인쇄 회로 기판(100)은 그 인쇄 회로 기판(100)의 접지 전위(또는 접지 단자)와 프로빙 단자 사이에서 직렬로 연결된 터미네이션 저항기(termination resistor)를 포함할 수 있고, 터미네이션 저항기는 하나의 송신 라인(106)의 임피던스에 정합될 수 있다.

예컨대, ATE(122) 및/또는 DUT(124)는 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 (내부) 임피던스를 포함할 수 있고, 복수의 송신 라인(106)은 또한 ATE(122) 및/또는 DUT(124)의 임피던스에 정합된 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 임피던스를 포함할 수 있다. 또한, 프로빙 회로(108), 프로빙 송신 라인(134), 프로빙 비아(136) 및/또는 터미네이션 저항기는 하나의 송신 라인의 임피던스에 정합되어서 ATE(122) 및/또는 DUT(124)의 (내부) 임피던스에 정합되는 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)의 임피던스를 가질 수 있고, 그렇게 함으로써 불일치 및 그에 따른 영향을 피할 수 있다.

ATE(122)는 복수의 채널을 포함할 수 있고, 복수의 채널의 각 채널은 도 4에 도시된 바와 같이 채널 송신 라인(178)에 의해 ATE/ATE 테스트 픽스쳐 상호접속부(176)에 전기적으로 결합된 수신기(174) 및 드라이버(172)를 포함한다. 게다가, 테스트 픽스쳐 PCB(128)는 각 단자를 대응하는 ATE/ATE 테스트 픽스쳐 상호접속부(176)와 전기적으로 결합하기 위해 송신 라인(180a 내지 180c)을 포함할 수 있다.

또한 DUT(124)는 복수의 채널을 포함할 수 있으며, 복수의 채널의 각 채널은 송신 라인(180a 및 180b)에 의해 DUT(124)의 소켓(126)에 전기적으로 결합된 수신기(184) 및 드라이버(182)를 포함한다.

DUT(124)의 소켓(126)의 단자들과 복수의 제 1 단자(102) 사이에서의 전기 접속, 및/또는 ATE(122)의 테스트 픽스쳐(128)의 단자들과 복수의 제 2 단자(104) 사이에서의 전기 접속을 개선하기 위해, 복수의 제 1 단자(102)는 소켓 포고 핀(socket pogo pins) 또는 엘라스토머 컨택트(elastomer contacts), 도전성 엘라스토머 재료(conductive elastomeric material)를 통해 소켓에 연결되는 구리 패드로 이루어질 수 있다. 즉, 인쇄 회로 기판(100)의 제 1 층(114)은 DUT 패키지 외형에 적절한 직경 및 피치를 갖는 구리 패드를 적어도 복수의 제 1 단자(102)의 영역에 포함할 수 있다. 또한, 인쇄 회로 기판(100)의 제 2 층(116)은 도전성 엘라스토머 재료를 적어도 복수의 제 2 단자(104)의 영역에 포함할 수 있고, 도전성 엘라스토머 재료의 압축을 피하기 위한 하드 스탑(hard stop)을 제공하기 위해 보다 작은 높이를 갖는 비전도성 및 전도성의 강성 재료(non-conductive conductive rigid material)(예를 들어, 캡톤(Kapton))를 복수의 제 2 단자(104) 사이의 영역에 포함할 수 있다.

본 발명의 개념에 의하면, 하부(116) 상의 도전성 엘라스토머 재료 및 (프로빙 회로(108)를 형성하기 위한) 내장된 별도의 구성요소, 및 상부(114) 상의 구리 패드를 갖는 제거가능한 인쇄 회로 기판(100)은 도 4에 도시된 바와 같이 ATE 테스트 픽스쳐(128)와 프로빙 인터포저(100) 사이에 우수한 전기 접속을 제공하기 위해 사용될 수 있다.

도 5는 본 발명의 실시예에 따른 인쇄 회로 기판(100)의 상부층(114)에 대한 예시도를 나타낸다. 도 5에 도시된 바와 같이, 인쇄 회로 기판(100)의 상부층(114)은 DUT(124)의 소켓(126)의 단자들과 접촉하는 복수의 제 1 단자(102)를 포함할 수 있다. 게다가, 인쇄 회로 기판(100)의 상부층(114)은 추출된 신호(110)를 제공하는 프로빙 단자(132)를 포함할 수 있다.

도 5에서, 인쇄 회로 기판(100)의 상부층(114)은, 전형적으로 DUT(124)의 소켓(126)의 단자들과 접촉하는 24개의 제 1 단자(102)(예를 들어, 24개의 제 1 패드) 및 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호로부터 추출되는 신호(110)를 제공하는 프로빙 단자(132)(예를 들어, 24개의 프로빙 패드)를 포함한다. 물론, 인쇄 회로 기판(100)은 또한 DUT(124)의 소켓(126)의 단자들과 접촉하는 n개의 제 1 단자(132) 및 추출되는 신호(110)를 제공하는 m개의 프로빙 단자(132)를 포함하고, 여기서 n은 2 이상인(n≥2) 자연수이고 m은 1 이상인(m≥1) 자연수이다.

즉, 도 5는 프로빙 인터포저(100)의 도면을 상부에서 도시하고 있다. 소켓(126)이 인터포저(100)와 짝을 이루어서 그것들이 쉽게 액세스될 수 있는 영역 외부에 프로빙 패드(132)가 위치될 수 있다. 이들 프로빙 패드(132)는 이하에 설명되는 바와 같은 프로빙 방안에 따라 상이한 기술을 사용하여 설계될 수 있다.

도 6a는 본 발명의 실시예에 따른 프로빙 패드(132)의 구현예에 대한 예시도를 나타낸다. 즉, 도 6a는 프로빙 패드(132)의 설계를 위해 가능한 선택사항을 나타낸다. 따라서, 2개의 비아(106)가 사용될 수 있는데, 하나는 신호를 위한 것이며 다른 하나는 단일 엔드형 구성(single-ended configuration)에서의 접지를 위한 것이며, 또한 2개의 리드(leads)(142)는 오실로스코프(146)에 차례로 연결될 수 있는 고임피던스 활성 프로브(144)에 연결되는 그것들에 대해 납땜될 수 있다. 50Ω 저항기(140)(또는 터미네이션 저항기(140))는 프로빙 포인트로 되돌아 가는 반사를 방지하기 위해 추가될 수 있다.

도 6b는 본 발명의 실시예에 따른 프로빙 패드(132)의 구현예에 대한 예시도를 나타낸다. 즉, 도 6b는 프로빙 패드(132)의 설계를 위해 가능한 선택사항을 나타낸다. 도 6b에서, 단지 신호 비아(106)에는 고정 피치의 마이크로 동축 프로브(a fixed pitch micro-coaxial probe)의 접지 팁에 연결될 수 있는 충진된 접지면(a filled ground plane)(148)(또는 충진된 구리 영역(148))으로부터 떨어져 있는 그것들 둘레로 간격이 존재한다. 이러한 구성에서, 50Ω 마이크로 동축의 동일 평면형 프로브(a 50Ω micro-coaxial co-planar probe)는 프로브된 신호(110)(또는 추출된 신호(110))를 측정하는 데 사용될 수 있으며, 간격 피치는 프로브 피치에 대응한다.

도 7은 본 발명의 실시예에 따른 ATE 시스템(120)의 블록도를 나타낸다. ATE 시스템(120)은 인쇄 회로 기판(100), ATE(122), 및 DUT(124)를 포함한다. 인쇄 회로 기판(100)의 추출 회로(108)는 하나의 송신 라인(106)에 전기적으로 결합되는 저항기(112)를 포함한다. 하나의 송신 라인(106)이 제 1 부분(106a) 및 제 2 부분(106b)으로 나누어질 수 있으며, 하나의 송신 라인(106)의 제 1 부분(106a), 하나의 송신 라인(106)의 제 2 부분(106b) 및 저항기가 공통 노드(150)에서 연결될 수 있음을 유의한다. 또한, 추출 회로(108)의 저항기(112)는, 프로빙 송신 라인(134)에 의해, 인쇄 회로 기판(100)의 접지 전위(또는 접지 단자)와 프로빙 단자(132) 사이에서 직렬로 연결된 터미네이션 저항기(140) 및 프로빙 단자(132)를 포함하는 고임피던스 프로브(144)에 전기적으로 결합될 수 있다.

즉, 도 7은 단일 저항기(112)를 사용하는 프로빙 구성을 나타낸다. 프로빙 회로(108)의 구현을 위한 다수의 선택사항이 있다. 단순한 방안은 도 7에 도시된 바와 같이 증폭 트랜지스터를 갖는 고임피던스 프로브(144)에 연결되는 프로빙 인터포저(100) 상에 단일 임베디드 저항기(112)를 사용하는 것이다.

도 8은 도 7에 도시된 ATE 시스템(120)의 블록도를 나타낸다. 추출 회로(108)의 저항기(112)는 하나의 송신 라인(106)에 전기적으로 결합되고, 또한 프로빙 송신 라인(134) 및 프로빙 비아(136)에 의해 프로빙 단자(132)(예를 들어, 프로빙 패드(132))에 전기적으로 결합된다. 프로빙 송신 라인(134) 및/또는 프로빙 비아(136)는, 프로브된 신호 상승 시간보다 송신 라인 길이가 길 수 있다는 점을 고려하면, 제어형 임피던스를 가질 필요가 있을 수 있다. 이 임피던스는 송신 라인(106)과 동일하며, 예를 들어 50Ω(또는 60Ω, 또는 70Ω, 또는 100Ω)이거나, 혹은 프로빙 회로 설계에 따라 상이하다.

즉, 도 8은 도 7의 구현예에 대한 보다 상세한 개략도를 도시하며, 이에는 프로빙 저항기(112) 뒤로 제어형 임피던스 송신 라인(144) 및 비아(136)(예를 들어, 50옴의 임피던스를 가짐)가 프로빙 패드(132)까지 사용될 수 있음이 도시되어 있다.

도 9a는 도 7 및 도 8에 도시된 ATE 시스템(120)을 시뮬레이션하는 개략도를 나타낸다. ATE는 ATE(122)의 접지 단자와 제 2 단자(104) 사이에서 직렬로 연결된 50Ω의 (내부) 임피던스(160)에 의해 시뮬레이션된다. DUT(124)는 DUT(124)의 접지 단자와 제 1 단자(102) 사이에서 직렬로 연결된 50옴의 (내부) 임피던스에 의해 시뮬레이션된다.

인쇄 회로 기판(100)은 하나의 송신 라인(106)을 시뮬레이션하기 위해 제 1 단자(102)와 제 2 단자(104) 사이에서 직렬로 연결된 50Ω의 제 1 임피던스(106a)와 50Ω의 제 2 임피던스(106b)를 포함한다. 인쇄 회로 기판(100)의 추출 회로(108)는 제 1 임피던스(106a) 및 제 2 임피던스(106b)의 직렬 연결의 공통 노드(150)에 연결된 200Ω의 저항기(112)에 의해 시뮬레이션됨으로써, 제 1 임피던스(106a), 제 2 임피던스(106b) 및 저항기(112)의 T-연결부를 제공한다. 프로빙 송신 라인(134)은 고임피던스 프로브(144)의 프로빙 단자(132)와 저항기(112) 사이에서 직렬로 연결된 50Ω의 임피던스(134)에 의해 시뮬레이션된다. 고임피던스 프로브(144)는 인쇄 회로 기판(100)의 접지 단자와 프로빙 단자(132) 사이에서 직렬로 연결된 50Ω의 임피던스(140)에 의해 시뮬레이션되는 터미네이션 저항기(140)를 포함한다.

도 9b는 ATE 시스템(120)을 시뮬레이션하기 위해 도 9a에 도시된 개략도를 이용하여 획득된 시뮬레이션 결과를 도면으로 나타낸다. 도 9b에서, 세로 좌표는 손실을 dB로 나타내고, 가로 좌표는 주파수를 GHz로 나타낸다. 시뮬레이션 결과에 의하면, DUT(124)와 ATE(122) 사이에 가해진 손실은 1dB와 같고, 프로빙 포인트(132)에서의 손실은 15dB와 같다. 게다가, 프로빙 포인트(132)의 복귀 손실은 -4dB와 같고, ATE(122)의 포트(104)와 DUT의 포트(102)의 복귀 손실은 -21dB와 같다. 이들 모든 값들은 프로빙 저항기 값의 선택에 관련되어 있으며, 애플리케이션 요구에 따라 저항기 값은 시뮬레이션을 통해 최적화될 수 있다.

즉, 도 9a 및 도 9b는 ATE(122) 핀 일렉트로닉스와 DUT(124) 사이의 삽입 손실에 대한 영향이 (거의) 없음이 관찰될 수 있는 본 발명에 따른 방안의 시뮬레이션을 나타낸다. 프로브된 신호(110)(또는 추출된 신호(110))가 매우 낮은 진폭을 가질 것이기 때문에(200Ω 저항기(112)를 사용하는 시뮬레이션 경우에, 대략 15dB만큼 감쇠됨), 신호를 측정하는 데 활성 증폭기가 사용될 수 있다. 게다가, 프로빙 송신 라인(134) 상의 신호 반사로 인한 프로빙 저항기(112)와 오실로스코프 프로브 사이의 추가적 신호 무결성 문제를 피하기 위해(임계 거리가 측정되는 신호의 상승 시간에 의존할 것임), 오실로스코프 프로브는 인터포저(100) 상의 프로빙 저항기(112) 근처에 배치될 수 있다.

도 10a 및 도 10b는 본 발명의 실시예에 따른 인쇄 회로 기판(100)의 구현예에 대한 예시도를 나타낸다. 저항기(112)는 하나의 송신 라인(106)을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호를 추출하기 위해 복수의 송신 라인(106) 중 하나의 송신 라인에 전기적으로 결합된다. 게다가, 저항기(112)는, 인쇄 회로 기판(100)의 상부 신호층(114) 상에 배치된 마이크로스트립에 의해 구현될 수 있는 프로빙 송신 라인(134)에 의해, 프로빙 단자(132)에 전기적으로 결합된다.

즉, 도 10a 및 도 10b는 인쇄 회로 기판 상의 프로빙 인터포저(100)의 가능한 구현에 대한 3차원 도면을 나타낸다. 프로빙 송신 라인(134)은 임베디드 마이크로스트립 방안을 사용하여 구현될 수 있다. 2개의 신호 층(제 1 층(114) 및 제 2 층(116))은 DDR3 디바이스에 대한 이러한 설계 예에서 모든 신호를 경로 설정하는 데 사용될 수 있다. 따라서, 프로빙 인터포저 PCB(100)는 다음의 스택 업(stack up): 상부/유전체/신호/유전체/기준 평면/유전체/신호/유전체/하부(top/dielectric/signal/dielectric/reference plane/dielectric/signal/dielectric/bottom)를 가질 수 있다.

도 11은 본 발명의 실시예에 따른 ATE 시스템(120)의 블록도를 나타낸다. ATE 시스템(120)은 인쇄 회로 기판(100), ATE(122), 및 DUT(124)를 포함한다. 인쇄 회로 기판(또는 프로빙 인터포저(100))은 복수의 송신 라인(106) 중 하나의 송신 라인을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호를 추출하기 위해 ATE(122)와 DUT(124) 사이에 삽입된다.

인쇄 회로 기판(100)의 추출 회로(108)는 하나의 송신 라인(106)의 임피던스에 정합된 임피던스를 갖는 제 1 포트(130a)와, 하나의 송신 라인(106)의 임피던스에 정합된 임피던스를 갖는 제 2 포트(130b)를 포함하되, 송신 라인(106)은 제 1 부분(106a) 및 제 2 부분(106b)으로 나누어진다. 하나의 송신 라인(106)의 제 1 부분(106a)은 추출 회로(108)의 제 1 포트(130a)에 연결되고, 하나의 송신 라인(106)의 제 2 부분(106b)은 추출 회로(108)의 제 2 포트(130b)에 연결된다. 게다가, 추출 회로(108)는 공통 노드(150)에서 연결된 3개의 저항기(112a 내지 112c)의 T-연결부(또는 Y-연결부)를 포함할 수 있으며, 3개의 저항기(112a 내지 112c) 중 제 1 저항기(112a) 및 제 2 저항기(112b)는 추출 회로(108)의 제 1 포트(130a) 및 제 2 포트(130b) 사이에 직렬로 연결된다. 3개의 저항기(112a 내지 112c) 중 제 3 저항기(112c)는 프로빙 송신 라인(134)에 의해 동축 프로브(145)(예를 들어, 50Ω, 60Ω, 70Ω 또는 100Ω 프로브)에 전기적으로 결합될 수 있다. 고임피던스 프로브가 또한 사용될 수 있지만, 추가적인 터미네이션 저항기를 필요로 할 것이다.

즉, 다른 프로빙 회로(108) 방안은 정합 프로빙 회로(108)를 형성하는 데 3개의 저항기(112a 내지 112c)가 사용될 수 있는 픽-오프-T-회로(pick-off-T-circuit)(108)를 사용하는 것이다. 이 방안의 이점은, 저항기 값이 적절하게 선택되면 회로의 DUT 포트(102)와 ATE 포트(104) 상에 정합 임피던스(예를 들어, 50Ω, 60Ω, 70Ω 또는 100Ω)가 존재할 것이라는 점이다.

도 12는 50Ω ATE 시스템 및 DUT의 경우에 있어서 도 11에 도시된 ATE 시스템(120)의 블록도를 나타낸다. 제 1 저항기(112a) 및 제 2 저항기(112b)는 추출 회로(108)의 제 1 포트(130a) 및 제 2 포트(130b) 사이에서 직렬로 연결된다. 추출 회로(108)의 제 3 저항기(112c)는 하나의 송신 라인(106)의 임피던스에 정합된 임피던스를 갖는 프로빙 비아(136) 및 프로빙 송신 라인(134)에 의해 프로빙 단자(132)에 전기적으로 결합될 수 있다.

예컨대, 추출 회로(108)의 제 1 포트(130a)에서 50Ω의 임피던스 및 제 2 포트(130b)에서 50Ω의 임피던스를 제공하기 위해, 제 1 저항기(112a) 및 제 2 저항기(112b)는 각각 9.38Ω의 저항을 포함할 수 있고, 제 3 저항기(112c)는 78.4Ω의 저항을 포함할 수 있다.

즉, 도 12는 도 11의 구현예에 대한 보다 상세한 개략도를 나타내고, 저항기 네트워크(3개의 저항기(112a 내지 112c)의 T-연결부) 이후에 (예를 들어, 50Ω, 60Ω, 70Ω 또는 100Ω의) 제어형 임피던스 송신 라인 및 비아는 프로빙 패드(132)까지 사용될 수 있다.

도 13a는 도 11 및 도 12에 도시된 ATE 시스템(120)을 시뮬레이션하는 개략도를 나타낸다. ATE(122)는 ATE(122)의 접지 단자와 제 2 단자(104) 사이에서 직렬로 연결된 50Ω의 (내부) 임피던스에 의해 시뮬레이션된다. DUT(124)는 DUT(124)의 접지 단자와 제 1 단자(102) 사이에서 직렬로 연결된 50옴의 (내부) 임피던스에 의해 시뮬레이션된다.

인쇄 회로 기판(100)은 하나의 송신 라인(106)의 제 1 부분(106a)을 시뮬레이션하기 위해 추출 회로의 제 1 포트(130a)와 제 1 단자(102) 사이에서 직렬로 연결된 50Ω의 제 1 임피던스(106a)를 포함한다. 또한, 인쇄 회로 기판(100)은 하나의 송신 라인(106)의 제 2 부분(106b)을 시뮬레이션하기 위해 추출 회로(108)의 제 2 포트(130b)와 제 2 단자(104) 사이에서 직렬로 연결된 50Ω의 제 2 임피던스(106b)를 포함한다. 추출 회로(108)는 3개의 저항기(112a 내지 112c)의 T-연결부에 의해 시뮬레이션되고, 3개의 저항기(112a 내지 112c) 중 제 1 저항기(112a) 및 3개의 저항기(112a 내지 112c) 중 제 2 저항기(112b)는 추출 회로(108)의 제 1 포트(130a)와 제 2 포트(130b) 사이에서 직렬로 연결된다. 제 1 저항기(112a) 및 제 2 저항기(112b)는 각각 9.38Ω의 저항을 포함하고, 3개의 저항기(112a 내지 112c) 중 제 3 저항기(112c)는 78.4Ω의 저항을 포함한다. 프로빙 송신 라인(134)은 동축 프로브(145)의 프로빙 단자(132)와 제 3 저항기(112c) 사이에서 직렬로 연결된 50Ω의 임피던스(134)에 의해 시뮬레이션될 수 있다. 50Ω 동축 프로브(145)는 동축 프로브의 사용시에 측정 외부 기기의 일부인 50Ω 터미네이션 저항기를 포함한다.

도 13b는 ATE 시스템(120)을 시뮬레이션하기 위해 도 13에 도시된 개략도로 획득된 시뮬레이션 결과를 도면으로 나타낸다. 도 13b에서, 세로 좌표는 신호 진폭을 dB로 나타내고, 가로 좌표는 주파수를 GHz로 나타낸다. 시뮬레이션 결과에 의하면, DUT(124)와 ATE(122) 사이에 가해진 손실은 3.5dB와 같고, 프로빙 포인트(132)에서의 손실은 10dB와 같다. 게다가, 프로빙 포트(132)의 복귀 손실은 -10dB와 같고, ATE(122)의 포트(104) 및 DUT(124)의 포트(102)의 복귀 손실은 -75dB와 같다.

즉, 도 13a 및 도 13b는 ATE(122) 핀 일렉트로닉스와 DUT(124) 사이에 3.5dB 삽입 손실이 존재하지만 ATE(122) 핀 일렉트로닉스 및 DUT(124)의 복귀 손실이 -70dB 이하임을 관찰할 수 있는 도 12에 도시된 방안의 시뮬레이션을 나타내고, 이는 도 8에 도시된 단일 저항기(112)의 프로빙 회로(108)보다 훨씬 우수하다. 그러나, 상기 가해진 삽입 손실은 회로가 적절하게 설계되는 경우 주파수 독립적이기 때문에, ATE(122) 핀 일렉트로닉스 드라이버 레벨을 적절하게 조정하고 DUT(124)로부터 측정된 값을 사후 보정함(post-calibrating)으로써 보상될 수 있다. 프로브된 신호의 손실은, 대응 증폭기를 갖는 고임피던스 프로브 대신에 수동 마이크로 동축의 50옴 프로브(a passive mirco-coaxial 50 Ohm probe)의 사용을 허용할 수 있는 10dB이다.

도 14a 및 도 14b는 본 발명의 실시예에 따른 인쇄 회로 기판(100)의 기준 접지면 및 상부 신호층(114)의 구현예에 대한 예시도를 나타낸다. 3개의 저항기(112a 내지 112c)의 T-연결부(또는 Y-연결부)를 포함하는 추출 회로(108)는 인쇄 회로 기판(100)의 제 1 층(114) 상에 배치될 수 있다. 추출 회로(108)는 하나의 송신 라인(106)을 통해 DUT(124)와 ATE(122) 사이에서 교환되고 있는 신호를 추출하기 위해 복수의 송신 라인(106) 중 하나의 송신 라인에 전기적으로 결합될 수 있다. 게다가, 제 3 저항기(112c)는 인쇄 회로 기판(100)의 제 1 층(114) 상에 배치된 마이크로스트립에 의해 구현될 수 있는 프로빙 송신 라인(134)을 이용하여 프로빙 단자(132)에 전기적으로 결합될 수 있다.

도 14c는 본 발명의 실시예에 따른 인쇄 회로 기판(100)의 기준 접지면 및 하부 신호층(114)의 구현예에 대한 예시도(저면도(bottom view))를 나타낸다. 도 14c에 도시된 바와 같이, 3개의 저항기(112a 내지 112c)의 T-연결부(또는 Y-연결부)를 포함하는 추출 회로(108)는 인쇄 회로 기판(100)의 제 2 층(116) 상에서 구현될 수도 있다.

즉, 도 14a 내지 도 14c는 인쇄 회로 기판(100) 상에서 픽-오프-T(pick-off-T) 프로빙 회로(108)를 사용하여 프로빙 인터포저(100)의 가능한 구현에 대한 3차원 도면을 나타낸다. 프로빙 송신 라인(134)은 임베디드 마이크로스트립 방안을 사용하여 구현될 수 있다. 2개의 신호층은 DQ 핀(DQ=data(입력 및 출력) pins)만이 프로브되는 DDR3 디바이스에 대한 상기 설계 예에 있어서 모든 신호를 경로 설정하는 데 사용될 수 있다. 따라서, 프로빙 인터포저 인쇄 회로 기판(100)은 다음의 스택 업: 상부/유전체/신호/유전체/기준 평면/유전체/신호/유전체/하부를 가질 수 있다. 3개의 저항기(112a 내지 112c)를 갖는 보다 복잡한 프로빙 회로(108) 때문에 도 10a 및 도 10b에 도시된 레이아웃에 비해서 레이아웃이 보다 복잡해질 수 있다는 점을 유의한다.

이하에서, 인쇄 회로 기판(100)의 추출 회로(108)(또는 프로빙 인터포저 저항기 네트워크)를 설계하는 것은 특정한 예를 위해 기재되는 것이다. 물론, 이하의 설명은 다수의 상이한 저항기 및/또는 저항기 값을 포함하는 추출 회로(108)를 설계하기 위해 적용될 수도 있다.

도 15는 도 11 및 도 12에 도시된 ATE 시스템(120)의 등가 회로를 나타낸다. 고성능의(예를 들어, GDDR5 애플리케이션을 위해 DC 내지 10.5GHz 대역폭을 갖는) 프로빙 설정을 설계하기 위해, 관심 있는 가장 높은 주파수의 파장보다 X, Y 치수가 작은 타겟으로 영역 A가 감소되는(또는 심지어 가능한 한 작게 되는) 것이 중요할 수 있다.

GDDR5와 같은 애플리케이션에서, ATE 테스트 픽스쳐(128)(비아 또는 스트립라인/마이크로스트립) 및 소켓 포고 핀 상의 송신 라인의 모든 임피던스는 50옴일 수 있다. 이는 L1(106a), L2(106b) 및 L3(134)가 50옴인 것을 의미한다.

프로빙 포인트 임피던스 불연속성으로부터 어떠한 반사도 존재하지 않음을 확실히 하기 위해, Z1 및 Z2 방향에서(추출 회로(108)의 제 1 포트(130a) 및 제 2 포트(130b)에서) 보여지는 임피던스가 50옴인 것이 중요해질 수 있다. 어떠한 반사도 프로빙 회로(108)로 되돌아 가지 않음을 보증하기 위해 측정 기기의 임피던스 Z3 또한 50옴이어야 한다. 일부 측정 기기는 요구되는 50옴 터미네이션 저항기를 포함하는 50옴 정합 입력을 가지며, 이 터미네이션 저항기가 (고임피던스 프로브와 같이) 측정 기기의 일부가 아닌 경우에는, 송신 라인 L3(134)의 끝에 적절한 터미네이션 저항기(140)가 추가될 수 있다.

저항기의 값을 결정하기 위해 이하의 식이 유지되어야 한다:

임피던스 Z1=50옴=R1+((R2+50)+(R3+50))/((R2+50)*(R3+50))

임피던스 Z2=50옴=R3+((R1+50)+(R3+50))/((R1+50)*(R3+50))

이러한 형태의 네트워크에서, 대칭성 때문에 R1=R2을 가정하는 것이 일반적이다. R1=R2로 가정하면, ATE(122)와 DUT(124) 사이의 삽입 손실 및 프로빙 손실은 이하의 식으로 주어진다.

ATE와 DUT 사이의 연결에서의 추가된 DC 손실:

DC에서의 프로빙 손실:

이것이 단지 제 1 패스 계산 방식(a first pass computation approach)이라고 이해하는 것이 중요하고, 또한 보다 현실적인 결과를 위해서는, 제조된 제품에서 발생하는 모든 기생(parasitics)을 포함하는 현실적인 모델을 갖는 마이크로파 시뮬레이션 도구를 사용하는 것이 필요하다.

DDR4와 같은 애플리케이션에 있어서, ATE 핀 일렉트로닉스에 대한 적절한 보상에 의해 쉽게 보상될 수 있는 3dB보다 작은 타겟 삽입 손실, 및 대량의 신호 저하 없이 저잡음 증폭기에 의해 보상될 수도 있는 10dB의 프로빙 손실은 R1=R2=9.38옴 및 R3=78.4옴을 선택함으로써 달성될 수 있다. 삽입 손실은 3.3dB일 것이며, 프로빙 손실은 10.8dB일 것이며, 이는 타겟에 매우 근접한 것이다.

본 발명의 다른 실시예는 DUT와 ATE 사이에서 교환되고 있는 신호를 인쇄 회로 기판을 이용하여 추출하는 방법을 제공한다. 인쇄 회로 기판은 복수의 제 1 단자, 복수의 제 2 단자, 복수의 송신 라인, 및 추출 회로를 포함한다. 복수의 제 1 단자는 DUT가 존재하는 소켓의 단자들과 접촉하기 위해 구성된다. 복수의 제 2 단자는 DUT의 소켓의 단자들과 접촉하기 위해 적응된 ATE의 테스트 픽스쳐의 단자들과 접촉하기 위해 구성된다. 복수의 송신 라인은 복수의 제 1 단자와 복수의 제 2 단자를 연결하기 위해 구성된다. 추출 회로는 복수의 송신 라인 중 하나의 송신 라인에 전기적으로 결합되고, 또한 추출된 신호를 제공하기 위해 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호를 추출하도록 구성되며, 인쇄 회로 기판의 존재 때문에(예를 들어, 단일 저항기 또는 저항기 네트워크에 의해 형성되는 임피던스 불연속성 때문에) 하나의 송신 라인을 통해 DUT와 ATE 사이에서 교환되고 있는 신호에 가해지는 손실은 6dB보다 작다. 상기 방법은 복수의 제 1 단자가 DUT의 소켓의 단자들과 접촉하고 또한 복수의 제 2 단자가 ATE의 테스트 픽스쳐의 단자들과 접촉하도록, DUT의 소켓과 ATE의 테스트 픽스쳐 사이에 인쇄 회로 기판을 배치하는 단계를 포함한다.

장치와 관련해서 일부 측면이 설명되었지만, 이들 측면 역시 블록 또는 디바이스가 방법 단계 또는 방법 단계의 특징에 대응하는 대응 방법의 설명을 나타내는 것이 명확하다. 유사하게, 방법 단계와 관련해서 설명되는 측면 역시 대응 블록 또는 항목 또는 대응 장치의 특징의 설명을 나타낸다. 방법 단계들의 일부 또는 전체는 예를 들어 마이크로프로세서, 프로그램 가능한 컴퓨터 또는 전자 회로와 같은 하드웨어 장치에 의해(또는 하드웨어 장치를 사용하여) 실행될 수 있다. 일부 실시예에서, 가장 중요한 방법 단계들 중 일부 하나 이상의 방법 단계들은 이러한 장치에 의해 실행될 수 있다.

소정의 구현 요구조건에 따라, 발명의 실시예는 하드웨어 또는 소프트웨어에서 구현될 수 있다. 구현예는, 내부에 저장된 전자적으로 판독가능한 제어 신호를 갖는 디지털 저장 매체, 예를 들어 플로피 디스크, DVD, 블루레이, CD-ROM, PROM, EPROM, EEPROM 또는 플래시 메모리를 사용하여 수행될 수 있고, 상기 제어 신호는 각각의 방법이 수행되도록 프로그램 가능 컴퓨터 시스템과 협력한다(또는 협력할 수 있음). 따라서, 디지털 저장 매체는 컴퓨터 판독가능일 수 있다.

본 발명에 따른 일부 실시예는, 본 명세서에서 설명되는 방법들 중 하나가 수행되도록 프로그램 가능 컴퓨터 시스템과 협력할 수 있는 전자적으로 판독가능한 제어 신호를 갖는 데이터 캐리어를 포함한다.

일반적으로, 본 발명의 실시예는 프로그램 코드를 갖는 컴퓨터 프로그램 제품으로서 구현될 수 있으며, 상기 프로그램 코드는 컴퓨터 프로그램 제품이 컴퓨터 상에서 실행될 때에 방법들 중 하나를 수행하기 위해 동작하는 것이다. 상기 프로그램 코드는 예를 들어 기계 판독가능 캐리어에 저장될 수 있다.

다른 실시예는 본 명세서에서 설명된 방법들 중 하나를 수행하고 기계 판독가능 캐리어에 저장된 컴퓨터 프로그램을 포함한다.

즉, 본 발명의 방법에 대한 실시예는, 따라서, 컴퓨터 프로그램 제품이 컴퓨터 상에서 실행될 때에, 본 명세서에서 설명된 방법들 중 하나를 수행하기 위한 프로그램 코드를 갖는 컴퓨터 프로그램이다.

따라서, 본 발명의 방법에 대한 다른 실시예는 내부에 기록되는 컴퓨터 프로그램을 포함하는 데이터 캐리어(또는 디지털 저장 매체, 또는 컴퓨터 판독가능 매체)이며, 상기 컴퓨터 프로그램은 본 명세서에서 설명된 방법들 중 하나를 수행하기 위한 것이다. 데이터 캐리어, 디지털 저장 매체 또는 기록된 매체는 통상 유형적 및/또는 비일시적이다.

따라서, 본 발명의 방법에 대한 다른 실시예는 본 명세서에서 설명된 방법들 중 하나를 수행하기 위한 컴퓨터 프로그램을 나타내는 신호의 시퀀스 또는 데이터 스트림이다. 신호의 시퀀스 또는 데이터 스트림은, 예컨대, 데이터 통신 접속을 통해 예를 들어 인터넷을 통해 전송되도록 구성될 수 있다.

다른 실시예는 프로세싱 수단 예를 들어 컴퓨터, 혹은 본 명세서에서 설명된 방법들 중 하나를 수행하도록 구성되거나 또는 적응된 프로그램 가능 로직 디바이스를 포함한다.

다른 실시예는 본 명세서에서 설명된 방법들 중 하나를 수행하기 위한 컴퓨터 프로그램이 설치된 컴퓨터를 포함한다.

본 발명에 따른 다른 실시예는 본 명세서에서 설명된 방법들 중 하나를 수행하기 위한 컴퓨터 프로그램을 수신기로 (예를 들어, 전자적으로 또는 광학적으로) 전송하도록 구성된 시스템 또는 장치를 포함한다. 상기 수신기는, 예컨대, 컴퓨터, 모바일 디바이스, 메모리 디바이스 등일 수 있다. 상기 시스템 또는 장치는, 예컨대, 컴퓨터 프로그램을 수신기로 전송하는 파일 서버를 포함할 수 있다.

일부 실시예에서, 프로그램 가능 로직 디바이스(예를 들어, 필드 프로그램 가능 게이트 어레이)는 본 명세서에서 설명된 방법들의 기능들 중 일부 또는 전체를 수행하기 위해 사용될 수 있다. 일부 실시예에서, 필드 프로그램 가능 게이트 어레이는 본 명세서에서 설명된 방법들 중 하나를 수행하기 위해 마이크로프로세서와 협력할 수 있다. 일반적으로, 상기 방법들은 임의의 하드웨어 장치에 의해 수행되는 것이 바람직하다.

상기한 실시예들은 본 발명의 원리를 위해 단지 예시한 것이다. 본 명세서에서 설명된 구성 및 상세에 대한 수정 및 변화가 당업자에게 있어서 명백할 것임을 이해한다. 따라서, 본 명세서에서의 실시예에 대한 기재 및 설명에 의해 제시되는 특정한 상세가 아니라 다음의 특허청구범위에 의해서만 제한되도록 의도된다.

Claims

테스트 대상 디바이스(DUT; device under test)(124)와 자동 테스트 장비(ATE; automatic test equipment)(122) 사이에서 교환되고 있는 신호를 추출하기 위한 인쇄 회로 기판(PCB; printed circuit board)(100)으로서,
상기 DUT(124)의 소켓(126)의 단자들과 접촉하기 위한 복수의 제 1 단자(102)와,
상기 DUT(124)의 소켓(126)의 단자들과 접촉하도록 적응된 상기 ATE(122)의 테스트 픽스쳐(a test fixture)(128)의 단자들과 접촉하기 위한 복수의 제 2 단자(104)와,
상기 복수의 제 1 단자(102)와 상기 복수의 제 2 단자(104)를 연결하는 복수의 송신 라인(106)과,
상기 복수의 송신 라인(106) 중 하나의 송신 라인에 전기적으로 결합되고, 추출된 신호(110)를 제공하기 위해 상기 하나의 송신 라인(106)을 통해 상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 신호를 추출하도록 구성되는 추출 회로(108)를 포함하되,
상기 추출 회로(108)는 저항기(112) 또는 저항기 네트워크를 포함하고,
상기 PCB(100)의 존재로 인해 상기 하나의 송신 라인을 통해 상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 신호에 가해지는 손실은 6dB보다 작은
인쇄 회로 기판.
제 1 항에 있어서,
상기 추출 회로(108)의 상기 저항기(112) 또는 상기 저항기 네트워크는, 상기 하나의 송신 라인(106)을 통해 상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 신호의 손실이 10dB보다 작도록, 상기 하나의 송신 라인(106)의 임피던스에 정합되는
인쇄 회로 기판.
제 1 항에 있어서,
상기 추출 회로(108)는 상기 하나의 송신 라인(106)의 임피던스에 정합된 임피던스를 갖는 제 1 포트(130a), 및 상기 하나의 송신 라인(106)의 임피던스에 정합된 임피던스를 갖는 제 2 포트(130b)를 포함하고,
상기 송신 라인(106)은 제 1 부분(106a) 및 제 2 부분(106b)으로 나뉘고,
상기 하나의 송신 라인(106)의 상기 제 1 부분(106a)은 상기 추출 회로(108)의 상기 제 1 포트(130a)에 연결되고, 상기 하나의 송신 라인(106)의 상기 제 2 부분(106b)은 상기 추출 회로(108)의 상기 제 2 포트(130b)에 연결되는
인쇄 회로 기판.
제 3 항에 있어서,
상기 추출 회로(108)는 3개의 저항기(112a, 112b, 112c)의 T-연결부 또는 Y-연결부를 포함하고,
상기 3개의 저항기(112a, 112b, 112c) 중 제 1 저항기(112a) 및 제 2 저항기(112b)는 상기 추출 회로(108)의 상기 제 1 포트(130a)와 상기 제 2 포트(130b) 사이에서 직렬로 연결되는
인쇄 회로 기판.
제 4 항에 있어서,
상기 제 1 저항기(112a) 및 상기 제 2 저항기(112b)는 동일한 저항(resistance)을 포함하는
인쇄 회로 기판.
제 1 항에 있어서,
상기 복수의 송신 라인(106)의 각각은 상기 ATE(122)의 임피던스 및/또는 상기 DUT(124)의 임피던스에 정합된 임피던스를 포함하는
인쇄 회로 기판.
제 1 항에 있어서,
상기 복수의 제 1 단자(102)는 상기 PCB(100)의 제 1 층(114) 상에 배치되고, 상기 복수의 제 2 단자(104)는 상기 제 1 층(114)과는 상이한 상기 PCB(100)의 제 2 층(116) 상에 배치되는
인쇄 회로 기판.
제 7 항에 있어서,
상기 복수의 제 1 단자(102) 또는 상기 복수의 제 2 단자(104)는 도전성 엘라스토머 재료(a conductive elastomeric material)를 포함하는
인쇄 회로 기판.
제 7 항에 있어서,
상기 복수의 송신 라인(106)은 상기 PCB(100)의 상기 제 1 층(114) 상에 배치된 상기 복수의 제 1 단자(102)와 상기 PCB(100)의 상기 제 2 층(116) 상에 배치된 상기 복수의 제 2 단자(104)를 연결하는 비아(106)인
인쇄 회로 기판.
제 1 항에 있어서,
상기 추출된 신호(110)를 제공하기 위해 상기 추출 회로(108)에 전기적으로 결합된 프로빙 단자(132)를 포함하는
인쇄 회로 기판.
제 10 항에 있어서,
상기 프로빙 단자(132)는 상기 하나의 송신 라인(106)의 임피던스에 정합된 임피던스를 갖는 프로빙 송신 라인(134)에 의해 상기 추출 회로(108)에 전기적으로 결합되는
인쇄 회로 기판.
제 11 항에 있어서,
상기 프로빙 단자(132)는 상기 하나의 송신 라인(106)의 임피던스에 정합된 임피던스를 갖는 프로빙 비아(136)에 의해 상기 프로빙 송신 라인(134)에 전기적으로 결합되는
인쇄 회로 기판.
제 11 항에 있어서,
상기 프로빙 송신 라인(134)은 마이크로 스트립(134)인
인쇄 회로 기판.
제 10 항에 있어서,
상기 PCB(100)의 접지 전위와 상기 프로빙 단자(132) 사이에서 직렬로 연결된 터미네이션 저항기(termination resistor)(140)를 포함하고,
상기 터미네이션 저항기(140)는 상기 하나의 송신 라인(106)의 임피던스에 정합되는
인쇄 회로 기판.
제 7 항에 있어서,
상기 제 1 층(114) 또는 상기 제 2 층(116)은 비접지(non-ground) 단자(102, 104) 및/또는 비접지 송신 라인(106)으로부터 전기적으로 절연되어 있는 충진된 접지면(a filled ground plane)을 포함하고,
상기 충진된 접지면은 상기 ATE(122)의 접지 전위, 상기 DUT(124)의 접지 전위 및/또는 외부 측정 기기(30)의 접지 전위와 접촉하기 위해 구성되는
인쇄 회로 기판.
제 1 항에 있어서,
상기 복수의 제 1 단자(102)는 상기 DUT(124)의 소켓(126)의 단자들과 비영구적으로 접촉하기 위해 구성되고, 상기 복수의 제 2 단자(104)는 상기 ATE(122)의 테스트 픽스쳐(128)의 단자들과 비영구적으로 접촉하기 위해 구성되어, 상기 PCB(100)는 제거가능한
인쇄 회로 기판.
제 1 항에 있어서,
상기 PCB(100)의 임피던스 불연속성(an impedance discontinuity)으로 인해, 상기 하나의 송신 라인(106)을 통해 상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 신호의 삽입 손실(an insertion loss)은 6dB보다 작은
인쇄 회로 기판.
제 1 항에 있어서,
상기 PCB의 존재로 인해 상기 하나의 송신 라인(106)을 통해 상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 신호의 복귀 손실(a return loss)은 -10dB보다 작은
인쇄 회로 기판.
제 1 항에 있어서,
상기 추출 회로(108)는, 상기 하나의 송신 라인(106)을 통해 상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 신호와 비교되는 상기 추출된 신호(110)의 손실이 20dB보다 작도록, 상기 추출된 신호(110)를 제공하도록 구성되는
인쇄 회로 기판.
제 1 항에 있어서,
상기 추출 회로(108)는, 상기 추출된 신호(110)의 복귀 손실이 -4dB보다 작도록, 상기 추출된 신호(110)를 제공하도록 구성되는
인쇄 회로 기판.
자동 테스트 장비(ATE) 시스템(120)으로서,
단자들을 갖는 소켓(126)을 포함하는 테스트 대상 디바이스(DUT)(124)와,
상기 DUT(124)의 소켓(126)의 단자들과 접촉하기 위해 적응된 단자들을 갖는 테스트 픽스쳐(128)를 포함하는 ATE(122)와,
상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 고주파 신호를 추출하기 위한 인쇄 회로 기판(PCB)(100)를 포함하되,
상기 PCB(100)는,
상기 DUT(124)의 소켓(126)의 단자들과 접촉하기 위한 복수의 제 1 단자(102)와,
상기 ATE(122)의 테스트 픽스쳐(128)의 단자들과 접촉하기 위한 복수의 제 2 단자(104)와,
상기 복수의 제 1 단자(102)와 상기 복수의 제 2 단자(104)를 연결하는 복수의 송신 라인(106)과,
상기 복수의 송신 라인(106) 중 하나의 송신 라인에 전기적으로 결합되고, 상기 하나의 송신 라인(106)을 통해 상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 상기 고주파 신호를 추출하도록 구성되는 추출 회로(108)를 포함하며,
상기 추출 회로(108)는 저항기(112) 또는 전기 저항기 네트워크를 포함하고,
상기 PCB(100)의 존재로 인해 상기 하나의 송신 라인을 통해 상기 DUT(124)와 상기 ATE(122) 사이에서 교환되고 있는 상기 고주파 신호에 가해지는 손실은 6dB보다 작고,
상기 복수의 제 1 단자(102)가 상기 DUT(124)의 소켓(126)의 단자들과 접촉하고 상기 복수의 제 2 단자(104)가 상기 ATE(122)의 테스트 픽스쳐(128)의 단자들과 접촉하도록, 상기 PCB(100)는 상기 DUT(124)의 소켓(126)과 상기 ATE(122)의 테스트 픽스쳐(128) 사이에 배치되는
ATE 시스템.
DUT와 ATE 사이에서 교환되고 있는 신호를 PCB를 이용해 추출하기 위한 방법으로서,
상기 PCB는,
상기 DUT의 소켓의 단자들과 접촉하기 위한 복수의 제 1 단자와,
상기 ATE의 테스트 픽스쳐의 단자들과 접촉하기 위한 복수의 제 2 단자와,
상기 복수의 제 1 단자와 상기 복수의 제 2 단자를 연결하는 복수의 송신 라인과,
상기 복수의 송신 라인 중 하나의 송신 라인에 전기적으로 결합되고, 상기 하나의 송신 라인을 통해 상기 DUT와 상기 ATE 사이에서 교환되고 있는 상기 신호를 추출하도록 구성되는 추출 회로를 포함하고,
상기 추출 회로는 저항기 또는 전기 저항기 네트워크를 포함하며,
상기 PCB의 존재로 인해 상기 하나의 송신 라인을 통해 상기 DUT와 상기 ATE 사이에서 교환되고 있는 상기 신호에 가해지는 손실은 6dB보다 작고,
상기 방법은,
상기 복수의 제 1 단자가 상기 DUT의 소켓의 단자들과 접촉하고 상기 복수의 제 2 단자가 상기 ATE의 테스트 픽스쳐의 단자들과 접촉하도록, 상기 DUT의 소켓과 상기 ATE의 테스트 픽스쳐 사이에 상기 PCB를 배치하는 단계를 포함하는
신호 추출 방법.
컴퓨터 또는 마이크로프로세서 상에서 실행시에, 청구항 22에 따른 방법을 수행하기 위한 프로그램 코드를 포함하는 컴퓨터 프로그램을 저장하는
컴퓨터 판독가능 저장 매체.