CN114646861A - 一种针对多时钟域集成电路中单固定故障模型的捕获方式 - Google Patents

Abstract

本发明涉及集成电路领域，具体涉及一种针对多时钟域集成电路中单固定故障模型的捕获方式。本发明对可测性设计(DFT)中的扫描技术中故障捕获方式进行优化，通过对不同时钟域的OCC电路测试阶段扫描链配置数据的改变，使得原本Merge NCP法中不相兼容的多个时钟域能够在同一捕获阶段先后进行故障响应的捕获，更加高效地产生测试向量，降低了对同一电路进行单固定故障检测所需要的测试向量数目，缓解了ATE机台存储空间的压力，降低了可测性设计(DFT)中扫描技术的测试时间，降低了芯片的测试成本。

Description

一种针对多时钟域集成电路中单固定故障模型的捕获方式

技术领域

本发明涉及集成电路领域，具体涉及一种针对多时钟域集成电路中单固定故障模型的捕获方式。

背景技术

随着半导体产业的发展，市场需求的增加，集成电路规模不断增大，工艺水平进入深亚微米和纳米时代。随之而来的是晶体管密集度的提升，芯片面积与可用于测试的管脚数目比值的提升，使得测试难度与测试成本不断攀升。测试成本是芯片生产成本中极为重要的一部分，降低测试成本对于集成电路的快速且可持续发展有着重要的意义。

而在集成电路测试过程中，测试集规格在很大程度上影响着测试的成本。一方面，测试向量的数目越多对ATE(Automatic Test Equipment,自动测试设备)机台的存储资源要求越高，另一方面，测试向量集规格越大，测试时间也就越长，对ATE机台使用时间的加长也造成了测试成本的增加。

若能通过对可测性设计(DFT)中的扫描技术中故障捕获方式进行优化，使扫描技术产生的测试向量能够更加高效的捕获到更多的故障，则能在应用更少测试向量数目的条件下达到相同的测试质量，降低测试成本，也即降低芯片制造成本，有利于集成电路产业的快速且可持续发展。

针对多时钟域电路设计中的单固定故障检测中，传统上一般应用Merge NCP法进行测试向量的生成，让尽可能多的兼容时钟域在捕获阶段同时打出捕获脉冲进行故障的捕获。而这种传统方法的问题在于，有些时钟域之间并不兼容，同时打出捕获脉冲会引起竞争、时钟偏移等时序问题，使得部分测试向量中只有少量甚至一个时钟域打捕获脉冲进行故障响应的捕获。这部分测试向量检查故障的效率低下，为了保障测试质量则需要更多的测试向量，测试向量数目的增加使得测试成本上升。

发明内容

针对现有技术中存在的问题，本发明的目的在于提出一种针对多时钟域集成电路中单固定故障模型的捕获方式，对可测性设计(DFT)中的扫描技术中故障捕获方式进行优化，降低了对同一电路进行单固定故障检测所需要的测试向量数目，降低了测试成本。

为了达到上述目的，本发明采用以下技术方案予以实现。

一种针对多时钟域集成电路中单固定故障模型的捕获方式，包括以下步骤：

步骤1，在扫描技术中测试模式的移位阶段，每个时钟域的改进OCC电路中的扫描链数据输入端口分别向各自的改进OCC电路中的扫描链传入不同的扫描链数据；

每个时钟域的改进OCC电路中的扫描链中每个D触发器在ATE时钟信号的控制下，根据扫描链数据在Q端获得相应的值；

步骤2，在扫描技术中测试模式的捕获阶段，ATE时钟信号输入端口停止向改进OCC电路中的扫描链送入ATE时钟信号，且改进OCC电路中的扫描链中每个D触发器Q端在移位阶段获得的值被锁存；

改进OCC电路中的8bit并入串出移位寄存器获取改进OCC电路中的扫描链中每个D触发器Q端锁存的值作为8bit脉冲控制信号，再将8bit脉冲控制信号转化成频率为工作时钟信号频率的串行输出信号，并送给门控时钟模块；

门控时钟模块将串行输出信号作为使能信号，输出符合时序要求且可配置的时钟信号，并送入时钟信号选择模块；时钟信号选择模块最终将符合时序要求且可配置的时钟信号通过时钟信号输出端口输出。

与现有技术相比，本发明的有益效果为：对可测性设计(DFT)中的扫描技术中故障捕获方式进行优化，通过对不同时钟域的OCC电路测试阶段扫描链配置数据的改变，使得原本Merge NCP法中不相兼容的多个时钟域能够在同一捕获阶段先后进行故障响应的捕获，更加高效地产生测试向量，降低了对同一电路进行单固定故障检测所需要的测试向量数目，缓解了ATE机台存储空间的压力，降低了可测性设计(DFT)中扫描技术的测试时间，降低了芯片的测试成本。

附图说明

下面结合附图和具体实施例对本发明做进一步详细说明。

图1为本发明的改进OCC电路的结果示意图；

图2为传统Merge NCP中一个捕获过程的描述；

图3为本发明的捕获方式中一个捕获过程的描述；

图4为方法1的测试覆盖率报告；

图5为方法2的测试覆盖率报告。

具体实施方式

下面将结合实施例对本发明的实施方案进行详细描述，但是本领域的技术人员将会理解，下列实施例仅用于说明本发明，而不应视为限制本发明的范围。

一种针对多时钟域集成电路中单固定故障模型的捕获方式，包括以下步骤：

步骤1，在扫描技术中测试模式的移位阶段，每个时钟域的改进OCC电路中的扫描链数据输入端口分别向各自的改进OCC电路中的扫描链传入不同的扫描链数据；

每个时钟域的改进OCC电路中的扫描链中每个D触发器在ATE时钟信号的控制下，根据扫描链数据在Q端获得相应的值；

具体的，参考图1，改进OCC电路，包括扫描链数据输入端口、扫描链数据输出端口、ATE时钟信号输入端口、工作时钟信号输入端口、测试模式选择信号输入端口、工作模式选择信号输入端口、时钟信号输出端口、脉冲控制模块和时钟信号选择模块；

脉冲控制模块包含扫描链、8bit并入串出移位寄存器、门控时钟模块；扫描链包含8个依次连接的D触发器；门控时钟模块包含D触发器和二输入与门；

扫描链中第一个D触发器的D端与扫描链数据输入端口连接；扫描链中每个D触发器的Q端均与8bit并入串出移位寄存器连接；扫描链中第一个D触发器至第七个D触发器的Q端还与后一个D触发器的D端连接；扫描链中第八个D触发器的Q端还与扫描链数据输出端口连接；扫描链中每个D触发器的CP时钟端均与ATE时钟信号输入端口连接；

8bit并入串出移位寄存器的8bitdin端分别与扫描链中每个D触发器的Q端连接；8bit并入串出移位寄存器的时钟端与工作时钟信号输入端口连接；8bit并入串出移位寄存器的使能端与测试模式选择信号输入端口连接；8bit并入串出移位寄存器的Q端与门控时钟模块中D触发器的D端连接；

门控时钟模块中D触发器的Q端与门控时钟模块中二输入与门的一个输入端连接；门控时钟模块中D触发器的CP时钟端与工作时钟信号输入端口连接；门控时钟模块中二输入与门的另一个输入端与工作时钟信号输入端口连接；

时钟信号选择模块包含第一二选一数据选择器和第二二选一数据选择器；

第一二选一数据选择器的一个输入端与二输入与门的输出端连接，第一二选一数据选择器的另一个输入端与ATE时钟信号输入端口连接；第一二选一数据选择器的选通控制端与测试模式选择信号输入端口连接；

第二二选一数据选择器的一个输入端与第一二选一数据选择器的输出端连接，第二二选一数据选择器的另一个输入端与工作时钟信号输入端口连接；第二二选一数据选择器的选通控制端与工作模式选择信号输入端口连接；

扫描链用于在ATE时钟信号的控制下，给8bit并入串出移位寄存器提供8bit脉冲控制信号；

8bit并入串出移位寄存器用于将8bit脉冲控制信号转化成工作时钟信号频率的串行输出信号，并送给门控时钟模块；

门控时钟模块用于将串行输出信号作为使能信号来输出符合时序要求且可配置(由使能信号的决定配置成什么样子)的时钟信号，并送入第一二选一数据选择器；

时钟信号选择模块，用于根据工作模式选择信号输入端口送入的工作模式选择信号和测试模式选择信号输入端口送入的测试模式选择信号，输出相应的时钟信号，并送入时钟信号输出端口。

步骤2，在扫描技术中测试模式的捕获阶段，ATE时钟信号输入端口停止向改进OCC电路中的扫描链送入ATE时钟信号，且改进OCC电路中的扫描链中每个D触发器Q端在移位阶段获得的值被锁存；

改进OCC电路中的8bit并入串出移位寄存器获取改进OCC电路中的扫描链中每个D触发器Q端锁存的值作为8bit脉冲控制信号，再将8bit脉冲控制信号转化成频率为工作时钟信号频率的串行输出信号，并送给门控时钟模块；

门控时钟模块将串行输出信号作为使能信号，输出符合时序要求且可配置的时钟信号，并送入时钟信号选择模块；时钟信号选择模块最终将符合时序要求且可配置的时钟信号通过时钟信号输出端口输出。

参考图1，在功能模式下，工作模式选择信号输入端口送入的工作模式选择信号为0，改进OCC电路直接将工作时钟信号输入端口送入的工作时钟信号通过时钟信号输出端口输出；

在测试模式的移位模式下，工作模式选择信号输入端口送入的工作模式选择信号为1，测试模式选择信号输入端口送入的测试模式选择信号为1，改进OCC电路直接将ATE时钟信号输入端口送入的ATE时钟信号通过时钟信号输出端口输出；

在测试模式的捕获模式下，工作模式选择信号输入端口送入的工作模式选择信号为1，测试模式选择信号输入端口送入的测试模式选择信号为0，改进OCC电路将脉冲控制模块输出的时钟信号通过时钟信号输出端口输出。

参考图1，由8个D触发器组成的扫描链由ATE时钟信号控制，在测试模式的移位阶段中，扫描链数据输入端口将扫描链配置数据随着ATE时钟信号一拍一拍打入到8个D触发器的Q端，8拍ATE时钟信号即可完成这条扫描链所需配置数据的传入；在随后的捕获阶段中，ATE时钟信号停止送入，扫描链保持低电平，配置数据会一直维持(锁存)在扫描单元的Q端。

扫描链配置数据如8’b00000001，是指示8bit并入串出移位寄存器在捕获阶段只打一拍脉冲；扫描链配置数据如8’b00001001，则是指示8bit并入串出移位寄存器在捕获阶段先打一拍捕获脉冲，在停两拍后再打出一拍捕获脉冲。

图2为传统Merge NCP中一个捕获过程的描述，condition语句后就是给OCC电路脉冲控制模块中扫描链传入的数值。图2中指示的是在传统Merge NCP中，给Cpl_REFCLK时钟域和Tck两个时钟域的OCC电路中的扫描链传入的数据都为8’b00000001，则在测试模式中的捕获阶段，这两个时钟域的OCC电路会在捕获阶段同时打出一拍捕获脉冲来完成对故障响应的捕获。这对于相互兼容的时钟域是可行的，但若两个时钟域不兼容，则没法以这种方式去产生测试向量。

图3是本发明的捕获方式一个捕获过程的描述；相较于图2的捕获过程，同样是以两个时钟域为例，但与图2的捕获过程不同的是，图3的捕获过程中的两个时钟域是不兼容的两个时钟域，即这两个时钟域不能同时打出捕获脉冲，无法采用传统Merge NCP捕获方法。

对于图3的捕获过程中的这两个时钟域来说，在测试模式中的移位阶段向这两个时钟域的改进OCC电路的扫描链传入的数据分别是8’b00000001和8’b00000100；则在测试模式中的捕获阶段，第一个时钟域的改进OCC电路首先打出捕获脉冲，在间隔二个ATE时钟周期之后，第二个时钟域改进OCC电路再打出捕获脉冲。本发明的捕获方式解决了在传统Merge NCP中，不兼容的两个时钟域无法在同一个捕获阶段打出捕获脉冲的问题，也就意味着以本发明的捕获方式产生的测试向量可以进行这两个时钟域的故障捕获。如果时序较好的话，甚至可以让更多不兼容的时钟域都在同一个捕获阶段打出脉冲。

实验效果

方法1：以传统Merge NCP通过改进OCC电路进行捕获；

方法2：以本发明的捕获方式进行捕获；

参考图4和图5，分别为方法1和方法2的测试覆盖率报告。由图4、图5可知，方法1需要5746条测试向量才能完成捕获，而方法2只需要5210条。相较于方法1，方法2所需的测试向量数目减少了536条，降幅为9.33％，说明本发明的捕获方式与传统Merge NCP方法相比降低了对同一电路进行单固定故障检测所需要的测试向量数目，从而降低了测试成本。

虽然，本说明书中已经用一般性说明及具体实施方案对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (2)

1.一种针对多时钟域集成电路中单固定故障模型的捕获方式，其特征在于，包括以下步骤：

步骤1，在扫描技术中测试模式的移位阶段，每个时钟域的改进OCC电路中的扫描链数据输入端口分别向各自的改进OCC电路中的扫描链传入不同的扫描链数据；

每个时钟域的改进OCC电路中的扫描链中每个D触发器在ATE时钟信号的控制下，根据扫描链数据在Q端获得相应的值；

步骤2，在扫描技术中测试模式的捕获阶段，ATE时钟信号输入端口停止向改进OCC电路中的扫描链送入ATE时钟信号，且改进OCC电路中的扫描链中每个D触发器Q端在移位阶段获得的值被锁存；

改进OCC电路中的8bit并入串出移位寄存器获取改进OCC电路中的扫描链中每个D触发器Q端锁存的值作为8bit脉冲控制信号，再将8bit脉冲控制信号转化成频率为工作时钟信号频率的串行输出信号，并送给门控时钟模块；

门控时钟模块将串行输出信号作为使能信号，输出符合时序要求且可配置的时钟信号，并送入时钟信号选择模块；时钟信号选择模块最终将符合时序要求且可配置的时钟信号通过时钟信号输出端口输出。

2.根据权利要求1所述的针对多时钟域集成电路中单固定故障模型的捕获方式，其特征在于，所述改进OCC电路，包括扫描链数据输入端口、扫描链数据输出端口、ATE时钟信号输入端口、工作时钟信号输入端口、测试模式选择信号输入端口、工作模式选择信号输入端口、时钟信号输出端口、脉冲控制模块和时钟信号选择模块；

脉冲控制模块包含扫描链、8bit并入串出移位寄存器、门控时钟模块；扫描链包含8个依次连接的D触发器；门控时钟模块包含D触发器和二输入与门；

扫描链中第一个D触发器的D端与扫描链数据输入端口连接；扫描链中每个D触发器的Q端均与8bit并入串出移位寄存器连接；扫描链中第一个D触发器至第七个D触发器的Q端还与后一个D触发器的D端连接；扫描链中第八个D触发器的Q端还与扫描链数据输出端口连接；扫描链中每个D触发器的CP时钟端均与ATE时钟信号输入端口连接；

8bit并入串出移位寄存器的8bit din端分别与扫描链中每个D触发器的Q端连接；8bit并入串出移位寄存器的时钟端与工作时钟信号输入端口连接；8bit并入串出移位寄存器的使能端与测试模式选择信号输入端口连接；8bit并入串出移位寄存器的Q端与门控时钟模块中D触发器的D端连接；

门控时钟模块中D触发器的Q端与门控时钟模块中二输入与门的一个输入端连接；门控时钟模块中D触发器的CP时钟端与工作时钟信号输入端口连接；门控时钟模块中二输入与门的另一个输入端与工作时钟信号输入端口连接；

时钟信号选择模块包含第一二选一数据选择器和第二二选一数据选择器；

第一二选一数据选择器的一个输入端与二输入与门的输出端连接，第一二选一数据选择器的另一个输入端与ATE时钟信号输入端口连接；第一二选一数据选择器的选通控制端与测试模式选择信号输入端口连接；

第二二选一数据选择器的一个输入端与第一二选一数据选择器的输出端连接，第二二选一数据选择器的另一个输入端与工作时钟信号输入端口连接；第二二选一数据选择器的选通控制端与工作模式选择信号输入端口连接；

扫描链用于在ATE时钟信号的控制下，给8bit并入串出移位寄存器提供8bit脉冲控制信号；

8bit并入串出移位寄存器用于将8bit脉冲控制信号转化成工作时钟信号频率的串行输出信号，并送给门控时钟模块；

门控时钟模块用于将串行输出信号作为使能信号来输出符合时序要求且可配置的时钟信号，并送入时钟信号选择模块；

时钟信号选择模块，用于根据工作模式选择信号输入端口送入的工作模式选择信号和测试模式选择信号输入端口送入的测试模式选择信号，输出相应的时钟信号，并送入时钟信号输出端口。

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