CN1365050A - 可程序延迟动态随机存取内存的读取时钟的装置及方法 - Google Patents
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Abstract
本发明是一种可程序延迟动态随机存取内存的读取时钟的装置及方法。通过基本输出入系统或外部电子开关或其它逻辑电路等方法,选择延迟或不延迟动态随机存取内存的读取时钟及北桥接器的内部时钟,使动态随机存取内存模块端能在工作时钟上升缘有足够的设定时间,以正确读出命令字组,使北桥接器能够正确收到动态随机存取内存模块所送来的数据再转送至CPU或加速图形接口,使内存在高速操作或内存模块负载很重时依然能够正常工作。
Description
本发明是有关于一种个人计算机中动态随机存取内存资料读取的控制，且特别是有关于一种可程序延迟动态随机存取内存的读取时钟的装置及方法。
个人计算机(PC)的主要内存，是PC里存放信息的所在，是可以被CPU所存取的，也就是内存可以储存信息或从内存中读取信息，程序和资料就是在此处执行和处理的。随着半导体技术的精进，今日PC中具有数十至数百MB(兆字节)的内存是很平常的事，同时随着CPU工作时钟的不断提升，内存的工作时钟也已达到100MHz或以上。
随着内存的工作时钟的提升，即内存的工作周期越来越短，因此从PC主机板中的北桥接器(North Bridge，NB)所送出的工作时钟，经过印刷电路板(PCB)传输路径的延迟后，在到达内存模块(MemoryModule)时，在延迟后的工作时钟的上升缘(Rising edge)去感测(Sense)北桥接器所送的命令字组(Command Word)时，因设定时间(Setup time)不够，将无法正确读出命令字组，导致PC无法正常工作。
图1是一种公知个人计算机中北桥接器与动态随机内存模块的连接示意图。请参照图1，北桥接器10包括一锁相回路11，其两个输入端分别为相位、频率皆相同的命令输出时钟信号(DCLK)及回授输入时钟信号(DCLKIN)，其输出为一频率相同但相位略快于命令输出时钟信号(DCLK)的总线输出时钟信号(DCLKO)，此总线输出时钟信号经由一段传输路径到达动态随机内存模块20，并于此段传输路径的大约中间之处拉出一称为回授输入时钟信号(DCLKIN)回授至锁相回路11，因为传输延迟大约相等，使得锁相回路11的输入端所测得回授输入时钟信号(DCLKIN)的频率与相位大约等于动态随机内存模块20端所测得内存模块输入时钟信号(CLK_DM)的频率与相位。
图2a是一种公知个人计算机中北桥接器存取动态随机内存模块时北桥接器测的信号时序图。请参照图2a，其中命令输出时钟信号(DCLK)，为北桥接器内部所产生的时钟信号，在时间T1时北桥接器送出一命令字组(CMD)至动态随机内存模块20，请配合参照图2b，经过一段传输延迟后，在动态随机内存模块20端所收到的内存模块输入时钟信号(CLK_DM)相位略为延迟，因此在内存模块输入时钟信号(CLK_DM)T2的上升缘要感测命令字组(CMD_DM)时，将有设定时间不足的问题，使得后续的T3动态随机内存模块20无法送出正确数据，而经过一段传输延迟后在T4的上升缘时北桥接器的设定时间也不足，因而使得北桥接器的读取动态随机内存模块20动作无法顺利完成，此情形在内存高速操作或内存模块负载很重时将特别严重。
因此本发明公开了一种可程序延迟动态随机存取内存的读取时钟的装置。其可通过基本输出入系统(BIOS)或外部电子开关或其它逻辑电路等方法，选择延迟或不延迟动态随机存取内存的读取时钟及北桥接器的内部时钟，使动态随机存取内存模块端能在工作时钟的上升缘有足够的设定时间，以正确读出命令字组，使北桥接器能够正确收到动态随机存取内存模块所送来的数据再转送至CPU或加速图形接口(AGP)。
因此本发明公开了一种可程序延迟动态随机存取内存的读取时钟的装置。其可通过基本输出入系统(BIOS)或外部电子开关或其它逻辑电路等方法，选择延迟或不延迟动态随机存取内存的读取时钟，使动态随机存取内存模块端能在工作时钟的上升缘有足够的设定时间，以正确读出命令字组，使PC能够正常工作。
本发明公开了一种可程序延迟动态随机存取内存读取时钟的方法。其可通过基本输出入系统(BIOS)或外部电子开关或其它逻辑电路等方法，选择延迟或不延迟动态随机存取内存的读取时钟及北桥接器的内部时钟，使动态随机存取内存模块端能在工作时钟的上升缘有足够的设定时间，以正确读出命令字组，使北桥接器能够正确收到动态随机存取内存模块所送来的数据再转送至CPU或加速图形接口(AGP)。
本发明所公开的一种可程序延迟动态随机存取内存的读取时钟的装置。其简述如下：本发明所公开的可程序延迟动态随机存取内存的读取时钟的装置，是用于一芯片组中，该装置包括：第一延迟装置，用以将第一内部时钟信号选择适当延迟后输出；第二多任务器，用以选择第二内部时钟信号的来源；第三多任务器，用以将第二多任务器所选择的第二内部时钟信号选择适当延迟后输出；第四多任务器，用以将第一输入时钟信号选择适当延迟后输出；以及锁相回路，其输入端耦接至选择适当延迟后的该第一内部时钟信号及该第一输入时钟信号，根据第一内部时钟信号或延迟后的第一内部时钟信号及第一输入时钟信号或延迟后的第一输入时钟信号以产生第一输出时钟信号。其可通过基本输出入系统(BIOS)或外部电子开关或其它逻辑电路等方法，选择位于北桥接器内的复数个多任务器的复数个选择信号，以延迟或不延迟动态随机存取内存的读取时钟及北桥接器的内部时钟，使动态随机存取内存模块端能在工作时钟的上升缘有足够的设定时间，以正确读出命令字组，使北桥接器能够正确收到动态随机存取内存模块所送来的数据再转送至CPU或加速图形接口(AGP)。
本发明所公开的一种可程序延迟动态随机存取内存的读取时钟的装置。其简述如下：本发明所公开的可程序延迟动态随机存取内存的读取时钟的装置，是用于一芯片组中，该装置包括：第一延迟电路，其输入端耦接至命令输出时钟信号，用以将命令输出时钟信号选择适当延迟后输出；第一多任务器，其输入端耦接至命令输出时钟信号及回授输入时钟信号，用以从命令输出时钟信号及回授输入时钟信号中二者择一；第二延迟电路，其输入端耦接至第一多任务器的输出，用以将命令输出时钟信号及回授输入时钟信号中二者择一后选择适当延迟后输出；第三延迟电路，其输入端耦接至回授输入时钟信号，用以将回授输入时钟信号选择适当延迟后输出；以及锁相回路，其输入端耦接至选择适当延迟后的命令输出时钟信号及回授输入时钟信号，用以产生总线输出时钟信号。其可通过基本输出入系统(BIOS)或外部电子开关或其它逻辑电路等方法，选择位于北桥接器内的复数个延迟电路的复数个选择信号，以选择适当延迟的动态随机存取内存读取时钟，使动态随机存取内存模块端能在工作时钟的上升缘有足够的设定时间，以正确读出命令字组，使北桥接器能够正确收到动态随机存取内存模块所送来的数据再转送至CPU或加速图形接口(AGP)。
本发明所公开的一种可程序延迟动态随机存取内存的读取时钟的方法。其简述如下：本发明所公开的可程序延迟动态随机存取内存的读取时钟的方法，是用于一芯片组中，此芯片组内部包括命令输出时钟信号、读取参考时钟信号、回授输入时钟信号及总线输出时钟信号，此总线输出时钟信号耦接至动态随机存取内存模块。此方法包括下列步骤：选择适当延迟的命令输出时钟信号；选择适当延迟的读取参考时钟信号；选择适当延迟后的回授输入时钟信号；以及将适当延迟后的命令输出时钟信号及回授输入时钟信号输入至锁相回路装置，用以产生适当延迟的总线输出时钟信号；使读取参考时钟信号及总线输出时钟信号得到适当延迟进而使内存模块得到足够的设定时间。前述的选择适当延迟的读取参考时钟信号、选择适当延迟后的回授输入时钟信号以及将适当延迟后的命令输出时钟信号等步骤还包括可由基本输出入系统设定复数个选择信号，以得到适当延迟的各种时钟信号。
为让本发明的上述目的、特征和优点能更明显易懂，下文特举实施例并配合附图详细说明如下：
附图简单说明：
图1是一种公知个人计算机中北桥接器与动态随机内存模块的连接示意图；
图2a是一种公知个人计算机中北桥接器存取动态随机内存模块时北桥接器的信号时序图；
图2b是一种公知个人计算机中北桥接器存取动态随机内存模块时动态随机内存模块的信号时序图；
图3是一种依据本发明实施例的一种可程序延迟动态随机存取内存的读取时钟的装置中北桥接器与动态随机内存模块的连接示意图；
图4a是依据本发明实施例的一种可程序延迟动态随机存取内存的读取时钟的装置在北桥接器存取动态随机内存模块时北桥接器测的信号时序图；以及
图4b是依据本发明实施例的一种可程序延迟动态随机存取内存的读取时钟的装置在北桥接器存取动态随机内存模块时动态随机内存模块测的信号时序图。
附图标记说明：
10：北桥接器(NB)
11：锁相回路(PLL)
12：第一延迟电路
121：多任务器
13：第一多任务器
14：第二延迟电路
141：多任务器
15：第三延迟电路
151：多任务器
16：单位延迟电路
20：动态随机内存模块(DM)
实施例
本发明公开了一种可程序延迟动态随机存取内存的读取时钟的装置及方法。其可通过基本输出入系统(BIOS)或外部电子开关或其它逻辑电路等方法，选择延迟或不延迟动态随机存取内存的读取时钟，使动态随机存取内存模块端能在工作时钟的上升缘有足够的设定时间，以正确读出命令字组，使PC能够正常工作。
请参照图3，是一种依据本发明实施例的一种可程序延迟动态随机存取内存的读取时钟的装置中北桥接器与动态随机内存模块的连接示意图。请参照图3，本发明的一种可程序延迟动态随机存取内存的读取时钟的装置，其包括：锁相回路11、第一延迟电路12、第一多任务器13、第二延迟电路14及第三延迟电路15。其中锁相回路11的两个输入端分别耦接至第一延迟电路12及第三延迟电路15的输出端。其中的第一延迟电路12，包含多任务器121及复数个单位延迟电路16，其多任务器121的第一输入端耦接至命令输出时钟信号(DCLK)，第二输入端经由一单位延迟电路16耦接至第一输入端，第三输入端经由一单位延迟电路16耦接至第二输入端，第四输入端经由一单位延迟电路16耦接至第三输入端，其复数个选择信号S0、S1，用以选择没有延迟、一单位延迟、两单位延迟或三单位延迟的命令输出时钟信号至锁相回路11。
请参照图3，其中的第一多任务器13，其第一输入端耦接至命令输出时钟信号(DCLK)，第二输入端耦接至回授输入时钟信号(DCLKIN)，使第二多任务器13可以根据选择信号RSEL选择命令输出时钟信号(DCLK)或回授输入时钟信号(DCLKIN)输出至第二延迟电路14的输入端，以选择适当延迟的读取参考时钟信号(RCLK)。
其中的第二延迟电路14包含多任务器141及复数个单位延迟电路16，其多任务器141的第一输入端耦接至第一多任务器13的输出端，第二输入端经由一单位延迟电路16耦接至第一输入端，第三输入端经由一单位延迟电路16耦接至第二输入端，第四输入端经由一单位延迟电路16耦接至第三输入端，其复数个选择信号S2、S3，用以选择没有延迟、一单位延迟、两单位延迟或三单位延迟的读取参考时钟信号(RCLK)。
其中的第三延迟电路15包含多任务器151及复数个单位延迟电路16，其多任务器151的第一输入端耦接至回授输入时钟信号(DCLKIN)，第二输入端经由一单位延迟电路16耦接至第一输入端，第三输入端经由一单位延迟电路16耦接至第二输入端，第四输入端经由一单位延迟电路16耦接至第三输入端，其复数个选择信号S4、S5，用以选择没有延迟、一单位延迟、两单位延迟或三单位延迟的回授输入时钟信号(DCLKIN)输入至锁相回路11。
请参照图4a，是依据本发明实施例的一种可程序延迟动态随机存取内存的读取时钟的装置在北桥接器存取动态随机内存模块时北桥接器测的信号时序图。请参照图4a，本发明的一种可程序延迟动态随机存取内存的读取时钟的装置在北桥接器10的命令输出时钟信号(DCLK)的T1时送出读取内存模块20资料的命令字组(CMD)至动态随机内存模块20，请配合参照图4b，经过一段传输延迟后，在动态随机内存模块20所收到的内存模块输入时钟信号(CLK_DM)的相位略为延迟，本发明可由第一延迟电路12的复数个选择信号S0、S1选择让命令输出时钟信号产生适当延迟或第三延迟电路15的复数个选择信号S4、S5选择让回授输入时钟信号产生适当延迟，因此锁相回路11输出的总线输出时钟信号(DCLKO)也产生适当延迟，因此在内存模块输入时钟信号(CLK_DM)T2的上升缘欲感测命令字组(CMD_DM)时，将有足够的设定时间，使得动态随机内存模块20可以正确译码命令字组(CMD_DM)，并于后续的T3送出资料至北桥接器10，请参照图4a，再由第二延迟电路14的复数个选择信号S2、S3选择让读取参考时钟信号(RCLK)产生适当延迟，使得在RCLK的T4时北桥接器有足够的设定时间以读取动态随机内存模块20送出的资料，并于RCLK的T5时将数据送至CPU或加速图形接口(AGP)。
因此本发明公开了一种可程序延迟动态随机存取内存的读取时钟的装置。其可通过基本输出入系统(BIOS)或外部电子开关或其它逻辑电路等方法，选择延迟或不延迟动态随机存取内存的读取时钟及北桥接器的内部时钟，使动态随机存取内存模块端能在工作时钟的上升缘有足够的设定时间，以正确读出命令字组，使北桥接器能够正确收到动态随机存取内存模块所送来的数据再转送至CPU或加速图形接口(AGP)。
此外，本发明所公开的一种可程序延迟动态随机存取内存的读取时钟的方法。其简述如下：本发明所提供的可程序延迟动态随机存取内存的读取时钟的方法，是用于一芯片组中，此芯片组内部包括命令输出时钟信号、读取参考时钟信号、回授输入时钟信号及总线输出时钟信号，此总线输出时钟信号耦接至动态随机存取内存模块。此方法包括下列步骤：选择适当延迟的命令输出时钟信号；选择适当延迟的读取参考时钟信号；选择适当延迟后的回授输入时钟信号；以及将适当延迟后的命令输出时钟信号及回授输入时钟信号输入至锁相回路装置，用以产生适当延迟的总线输出时钟信号；使读取参考时钟信号及总线输出时钟信号得到适当延迟进而使内存模块得到足够的设定时间。前述的选择适当延迟的读取参考时钟信号、选择适当延迟后的回授输入时钟信号以及将适当延迟后的命令输出时钟信号等步骤还包括可由基本输出入系统设定复数个选择信号，以得到适当延迟的各种时钟信号。
综上所述，本发明的一种可程序延迟动态随机存取内存的读取时钟的装置与方法与公知技术相比较之下至少具有下列的优点与功效：
依据本发明的一种可程序延迟动态随机存取内存的读取时钟的装置及方法，可通过基本输出入系统(BIOS)或外部电子开关或其它逻辑电路等方法，选择延迟或不延迟动态随机存取内存的读取时钟及北桥接器的内部时钟，使动态随机存取内存模块端能在工作时钟的上升缘有足够的设定时间，以正确读出命令字组，使北桥接器能够正确收到动态随机存取内存模块所送来的数据再转送至CPU或加速图形接口(AGP)。使内存在高速操作或内存模块负载很重时仍然能够正常工作。
综上所述，虽然本发明已以较佳实施例说明如上，然其并非用以限定本发明，任何熟悉此技术的人，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围以权利要求书为准。
Claims (11)
1.一种可程序延迟动态随机存取内存的读取时钟的装置，其特征为：包括：
一第一延迟电路，其输入端耦接至一命令输出时钟信号，用以将该命令输出时钟信号选择适当延迟后输出；
一第二延迟电路，其输入端耦接至一时钟信号，用以将该时钟信号选择适当延迟后输出以产生一读取参考时钟信号；以及
一锁相回路，其输入端耦接至选择适当延迟后的该命令输出时钟信号及一回授输入时钟信号，用以产生该总线输出时钟信号。
2.如权利要求1所述的可程序延迟动态随机存取内存的读取时钟的装置，其特征为：该第一延迟电路包括：
复数个单位延迟电路，其中该些单位延迟电路的一输入耦接至该命令输出时钟信号，其它单位延迟电路的输入依序耦接至其它单位延迟电路的输出；以及
一多任务器，其复数个输入端耦接至该命令输出时钟信号及该些单位延迟电路的输出，用以选择适当延迟的该命令输出时钟信号。
3.如权利要求1所述的可程序延迟动态随机存取内存的读取时钟的装置，其特征为：该第二延迟电路包括：
复数个单位延迟电路，其中该些单位延迟电路的一输入耦接至该时钟信号，其它单位延迟电路的输入依序耦接至其它单位延迟电路的输出；以及
一多任务器，其复数个输入端分别耦接至该时钟信号及该些单位延迟电路的输出，用以选择适当延迟的该读取参考时钟信号。
4.如权利要求1所述的可程序延迟动态随机存取内存的读取时钟的装置，其特征为：该第一延迟电路及该第二延迟电路的适当延迟是由一基本输出入系统设定。
5.一种可程序延迟动态随机存取内存的读取时钟的装置，其特征为：包括：
一第一延迟电路，其输入端耦接至一命令输出时钟信号，用以将该命令输出时钟信号选择适当延迟后输出；
一第二延迟电路，其输入端耦接至一时钟信号，用以将该时钟信号选择适当延迟后输出，以产生一读取参考时钟信号；
一第三延迟电路，其输入端耦接至一回授输入时钟信号，用以将该回授输入时钟信号选择适当延迟后输出；以及
一锁相回路，其输入端耦接至选择适当延迟后的该命令输出时钟信号及选择适当延迟后的该回授输入时钟信号，用以产生该总线输出时钟信号。
6.如权利要求5所述的可程序延迟动态随机存取内存的读取时钟的装置，其特征为：该第一延迟电路包括：
复数个单位延迟电路，其中该些单位延迟电路的一输入耦接至该命令输出时钟信号，其它单位延迟电路的输入依序耦接至其它单位延迟电路的输出；以及
一多任务器，其复数个输入端耦接至该命令输出时钟信号及该些单位延迟电路的输出，用以选择适当延迟的该命令输出时钟信号。
7.如权利要求5所述的可程序延迟动态随机存取内存的读取时钟的装置，其特征为：该第二延迟电路包括：
复数个单位延迟电路，其中该些单位延迟电路的一耦接至该时钟信号，其它单位延迟电路的输入依序耦接至其它单位延迟电路的输出；以及
一多任务器，其复数个输入端分别耦接至该时钟信号及该些单位延迟电路的输出，用以选择适当延迟的该读取参考时钟信号。
8.如权利要求5所述的可程序延迟动态随机存取内存的读取时钟的装置，其特征为：该第三延迟电路包括：
复数个单位延迟电路，其中该些单位延迟电路的一耦接至该回授输入时钟信号，其它单位延迟电路的输入依序耦接至其它单位延迟电路的输出；以及
一多任务器，其复数个输入端分别耦接至该回授输入时钟信号及该些单位延迟电路的输出，用以选择适当延迟的该回授输入时钟信号。
9.如权利要求5所述的可程序延迟动态随机存取内存的读取时钟的装置，其特征为：该第一延迟电路、该第二延迟电路及该第三延迟电路的适当延迟是由一基本输出入系统设定。
10.一种可程序延迟动态随机存取内存的读取时钟的方法，是用于一芯片组中，其特征为：该芯片组内部包括一命令输出时钟信号、一读取参考时钟信号、一回授输入时钟信号及一总线输出时钟信号，该总线输出时钟信号耦接至该动态随机存取内存模块，该方法包括下列步骤：
选择适当延迟的该命令输出时钟信号；
选择适当延迟的该读取参考时钟信号；
选择适当延迟后的该回授输入时钟信号；以及
将适当延迟后的该命令输出时钟信号及该回授输入时钟信号输入至一锁相回路装置，用以产生适当延迟的该总线输出时钟信号；使该读取参考时钟信号及该总线输出时钟信号得到适当延迟进而使该内存模块得到足够的设定时间。
11.如权利要求10所述的可程序延迟动态随机存取内存的读取时钟的方法，其特征为：该选择适当延迟的该读取参考时钟信号、该回授输入时钟信号及该命令输出时钟信号的步骤还包括由一基本输出入系统选择该些信号的适当延迟。
Priority Applications (1)
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011294132A Expired - Lifetime CN1182463C (zh) | 2001-06-18 | 2001-06-18 | 可程序延迟动态随机存取内存的读取时钟的装置及方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100367147C (zh) * | 2004-03-12 | 2008-02-06 | 技嘉科技股份有限公司 | 具检测基本输入输出系统状态的工作时钟设定方法及装置 |
| CN105807206A (zh) * | 2016-03-11 | 2016-07-27 | 福州瑞芯微电子股份有限公司 | 一种芯片测试时钟电路及其测试方法 |
-
2001
- 2001-06-18 CN CNB011294132A patent/CN1182463C/zh not_active Expired - Lifetime
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