CN107729614A - 一种可扩展的通用功能级异步电路 - Google Patents

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郭坚
李珂
穆强
张红军
周东
韦涌泉
裴楠
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Abstract

本发明提供一种可扩展的通用功能级异步电路，包括配置模块、选择逻辑模块、同步逻辑模块以及与同步逻辑模块一一对应相连的功能逻辑模块，其中同步逻辑模块和功能逻辑模块至少为两个；本发明将现有的时钟源级的切换与同步方法转换为功能模块级的切换与同步，避免了直接通过时钟源切换的电路结构以及因直接切换时钟带来的稳定性问题；同时本发明采用功能模块级的扩展，能够方便的更改控制切换和时钟选择逻辑。

Description

一种可扩展的通用功能级异步电路
技术领域
本发明属于集成电路设计领域，尤其涉及一种通用化可扩展的功能级异步电路。
背景技术
随着半导体技术的飞速发展，基于硅体的片上集成功能越来越丰富，多时钟的应用也越来越典型，例如，同一功能模块往往会根据应用不同，需要在多个时钟频率下进行工作。常用的方法是基于在时钟源层面，根据配置选择，完成时钟信号的切换，以实现功能模块不同的主频模式。这种结构的设计重点在于严格控制频率切换前后的信号毛刺，着重消除时钟切换对芯片稳定性的影响。
国民技术股份有限公司专利CN201110441271.7号专利公开了一种多时钟切换电路，如图1所示：通过时钟选择模块选定CLK1～CLKN中的某路时钟作为目标时钟源，再通过跨时钟域同步逻辑进行控制信号同步，最后通过电路逻辑输出。这样的电路虽然可以实现时钟切换，但还存在以下问题：
1)控制切换电路和时钟选择电路必须确保时序一致，加大了时序控制难度；
2)时钟的选择切换容易造成信号的毛刺，芯片稳定性降低；
3)如需扩展多时钟源输入，需要更改控制切换和时钟选择逻辑，模块扩展性差，增加了集成复杂度。
发明内容
为解决上述问题，本发明提供一种可扩展的通用功能级异步电路，是将上述现有的时钟源级的切换与同步方法转换为功能模块级的切换与同步，避免了直接通过时钟源切换的电路结构以及因直接切换时钟带来的稳定性问题；本发明采用功能模块级的扩展，能够方便的更改控制切换和时钟选择逻辑。
一种可扩展的通用功能级异步电路，其特征在于，包括配置模块、选择逻辑模块、同步逻辑模块以及与同步逻辑模块一一对应相连的功能逻辑模块，其中同步逻辑模块和功能逻辑模块至少为两个；
所述配置模块工作在片上系统主时钟CLK_SYS下，接收外部输入的配置信号，并将配置信号在内部进行锁存；配置模块输出的锁存信号作为下一级同步逻辑模块的输入；同时配置模块根据输入的配置信号，为选择逻辑模块输出SEL信号；所述SEL信号用于指示选择逻辑模块将配置信号所选定的功能逻辑模块的输出作为最终输出；
所述同步逻辑模块接收配置模块输出的锁存信号、片上系统主时钟CLK_SYS以及片外时钟，一个同步逻辑模块对应一个片外时钟，且对应相连的同步逻辑模块与功能逻辑模块对应同一个片外时钟；同步逻辑模块分别将配置模块在片上系统主时钟CLK_SYS域下生成的锁存信号同步为各自的片外时钟域下的信号SYN_OUT_n；
所述功能逻辑模块在各自片外时钟域下接收对应的同步逻辑模块输出的信号SYN_OUT_n，并根据信号SYN_OUT_n是否有效控制自身是否工作，其中信号SYN_OUT_n是否有效由配置信号决定；同时，功能逻辑模块还接收外部输入的功能信号，形成各自时钟域下的信号OUT_n，并将信号OUT_n输出给选择逻辑模块。
优选地，所述选择逻辑模块为2M选1多路选择器，其中M＝1,2,3…..。
优选地，所述SEL信号为比特信号，其位数与多路选择器的选择输入端位数对应。
优选地，所述功能逻辑模块为两个，且分别为计数器逻辑1和计数器逻辑2。
根据所述结构的特点，SEL信号源自配置模块，配置顺序先于其他信号配置，且SEL信号没有经过同步逻辑，是受片上系统主时钟控制输出，因此能够确保其早于OUT_n有效，保证电路功能正确性，避免毛刺产生。
有益效果：
(1)本发明的可扩展的通用功能级异步电路，通过功能模块级的切换与同步，避免了直接通过时钟源切换的电路结构以及因直接切换时钟带来的稳定性问题。
(2)当有扩展需求时，本发明只需在基础电路结构上增加相同的功能模块，方便模块扩展、易于功能集成且无需改变基础电路结构，支持即插即用，能够快速实现多时钟源的设计目标；同时扩展的各功能模块电路时序相对独立，时序综合可快速收敛，易于片上系统集成。
(3)本发明的选择信号SEL无需进行跨时钟域同步，有效减少了因时钟同步造成的时延，提高了模块工作性能。
附图说明
图1为发明CN201110441271.7的时钟源级的切换电路结构。
图2为本发明的功能模块级切换与同步电路结构图。
图3为本发明的功能扩展增加的电路结构图。
图4为本发明的基本设计方法实现的带内部时钟计数和外部时钟计数两种模式的计数器电路。
具体实施方式
如图3所示，当本发明的通用功能级异步电路有扩展需求时，需在基础电路结构上增加的电路结构。其中CLK_SYS直接连接图2中的片上系统主时钟CLK_SYS，CLK(n+1)连接所需扩展的时钟源，锁存信号直接连接图2中的锁存信号，OUT(n+1)直接连接图2中的选择逻辑的输入端。可见，当扩展时，无需改变基础电路结构，同时，基础电路结构的时序关系不需要改变，仅需保证扩展加入的部分，内部的时序是收敛的即可，电路扩展后，整体电路无需再进行时序分析，集成简单灵活。
本发明的方法能够用于SoC的设计，用于内部时钟计数和外部时钟计数两种工作模式的实现，本计数器的应用需求是针对片内高频系统时钟进行计数采样不能完全覆盖用户的应用要求，需要通过外接低频时钟作为计数器采样时钟完成计数功能，实现两种模式的计数器时钟的同步和切换即可采用本发明，通过功能模块级的切换与同步方法从而避免直接切换时钟带来的稳定性问题。
具体实施例1：
一种可扩展的通用功能级异步电路，包括配置模块、选择逻辑模块、同步逻辑模块以及与同步逻辑模块一一对应相连的功能逻辑模块，其中同步逻辑模块和功能逻辑模块至少为两个，其中，同步逻辑模块和功能逻辑模块的数目用N表示；
所述配置模块工作在片上系统主时钟CLK_SYS下，接收外部输入的配置信号，并将配置信号在内部进行锁存；配置模块输出的锁存信号作为下一级同步逻辑模块的输入；同时配置模块根据输入的配置信号，为选择逻辑模块输出SEL信号；所述SEL信号用于指示选择逻辑模块将配置信号所选定的功能逻辑模块的输出作为最终输出Logic_o；
所述同步逻辑模块接收配置模块输出的锁存信号、片上系统主时钟CLK_SYS以及片外时钟，一个同步逻辑模块对应一个片外时钟，且对应相连的同步逻辑模块与功能逻辑模块对应同一个片外时钟；同步逻辑模块分别将配置模块在片上系统主时钟CLK_SYS域下生成的锁存信号同步为各自的片外时钟域下的信号，并输出同步完成后的信号SYN_OUT_n，其中n的取值范围为1到N；所述信号SYN_OUT_n用于控制配置信号所选定的功能逻辑模块正常工作；
所述功能逻辑模块在各自片外时钟域下接收对应的同步逻辑模块输出的信号SYN_OUT_n，并根据信号SYN_OUT_n是否有效控制自身是否工作，且信号SYN_OUT_n是否有效由配置信号决定；同时，功能逻辑模块还接收外部输入的功能信号，形成各自时钟域下的输出信号OUT_n；
所述选择逻辑模块接收SEL信号以及各个功能逻辑模块的输出信号OUT_n，上层系统完成信号OUT_n的输出指定，则配置信号满足被指定输出的信号OUT_n对应的信号SYN_OUT_n有效，并满足SEL信号控制选择逻辑模块将上层系统确定的信号OUT_n作为最终输出Logic_o；所述SEL信号先于SYN_OUT_n有效，即配置前整个异步电路的上层系统首先根据SEL指定OUT_n中的一路作为最终输出Logic_o，确定具体输出某一路OUT_n后，上层系统通过信号SYN_OUT_n控制该路OUT_n对应的功能逻辑模块正常工作。
进一步地，所述选择逻辑模块为2M选1多路选择器，其中M＝1,2,3…..。
进一步地，所述SEL信号为比特信号，其位数与多路选择器的选择输入端位数对应。
具体实施例2：
设计结构包括配置模块、选择逻辑模块、两个同步逻辑模块以及两个与同步逻辑一一对应的计数器逻辑模块，其中计数器逻辑模块作为功能逻辑模块，具体结构见图4。
配置模块工作在片内主时钟CLK_SYS下，负责接收配置信号，并在内部进行锁存，锁存信号CFG_S作为下一级同步逻辑模块的输入。与此同时，配置模块根据输入的配置信号，为选择逻辑模块输出SEL信号，然后选择逻辑模块将SEL信号指定的一路功能逻辑选择输出。
同步逻辑模块完成从片上系统主时钟CLK_SYS到片外多源时钟CLK_EX间信号的同步，即实现CLK_SYS域下生成的锁存信号CFG_S同步为到CLK_EX域下的信号，完成跨时钟域同步。同步逻辑模块输出的信号SYN_S1作为计数器逻辑1的输入，同步逻辑模块输出的信号SYN_S2作为计数器逻辑2的输入；SYN_S1和计数器逻辑1、SYN_S2和计数器逻辑2分别工作在在同一时钟域下，到此完成配置信号的同步转化。
计数器逻辑1和2为相应的功能逻辑模块，其功能和实现结构完全相同，实现了计数的功能，其中计数器逻辑1工作在片外多源时钟CLK_EX1下，计数器逻辑2工作在片外多源时钟CLK_EX2下，通过对输入信号的采样实现计数功能。
选择逻辑模块完成对计数器逻辑1、计数器逻辑2分别输出的OUT1与OUT2的选择。通过SEL信号选择OUT1或OUT2中的一个作为最终输出Logic_o，实现计数器电路功能的正确性。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (4)

1.一种可扩展的通用功能级异步电路，其特征在于，包括配置模块、选择逻辑模块、同步逻辑模块以及与同步逻辑模块一一对应相连的功能逻辑模块，其中同步逻辑模块和功能逻辑模块至少为两个；
所述配置模块工作在片上系统主时钟CLK_SYS下，接收外部输入的配置信号，并将配置信号在内部进行锁存；配置模块输出的锁存信号作为下一级同步逻辑模块的输入；同时配置模块根据输入的配置信号，为选择逻辑模块输出SEL信号；所述SEL信号用于指示选择逻辑模块将配置信号所选定的功能逻辑模块的输出作为最终输出；
所述同步逻辑模块接收配置模块输出的锁存信号、片上系统主时钟CLK_SYS以及片外时钟，一个同步逻辑模块对应一个片外时钟，且对应相连的同步逻辑模块与功能逻辑模块对应同一个片外时钟；同步逻辑模块分别将配置模块在片上系统主时钟CLK_SYS域下生成的锁存信号同步为各自的片外时钟域下的信号SYN_OUT_n；
所述功能逻辑模块在各自片外时钟域下接收对应的同步逻辑模块输出的信号SYN_OUT_n，并根据信号SYN_OUT_n是否有效控制自身是否工作，其中信号SYN_OUT_n是否有效由配置信号决定；同时，功能逻辑模块还接收外部输入的功能信号，形成各自时钟域下的信号OUT_n，并将信号OUT_n输出给选择逻辑模块。
2.如权利要求1所述的一种可扩展的通用功能级异步电路，其特征在于，所述选择逻辑模块为2M选1多路选择器，其中M＝1,2,3…..。
3.如权利要求2所述的一种可扩展的通用功能级异步电路，其特征在于，所述SEL信号为比特信号，其位数与多路选择器的选择输入端位数对应。
4.如权利要求1所述的一种可扩展的通用功能级异步电路，其特征在于，所述功能逻辑模块为两个，且分别为计数器逻辑1和计数器逻辑2。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117318707A (zh) * 2023-09-27 2023-12-29 上海锐星微电子科技有限公司 一种时钟切换控制电路和控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1202997A (zh) * 1995-09-29 1998-12-23 艾利森电话股份有限公司 具有冗余度的时钟信号分配网络的运行和维护
CN101421633A (zh) * 2006-04-12 2009-04-29 高通股份有限公司 测试接入端口开关
CN102183721A (zh) * 2010-12-14 2011-09-14 青岛海信信芯科技有限公司 多时钟域测试方法及测试电路
CN105191205A (zh) * 2013-01-31 2015-12-23 甲骨文国际公司 用于亚稳态解决的循环式同步器电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1202997A (zh) * 1995-09-29 1998-12-23 艾利森电话股份有限公司 具有冗余度的时钟信号分配网络的运行和维护
CN101421633A (zh) * 2006-04-12 2009-04-29 高通股份有限公司 测试接入端口开关
CN102183721A (zh) * 2010-12-14 2011-09-14 青岛海信信芯科技有限公司 多时钟域测试方法及测试电路
CN105191205A (zh) * 2013-01-31 2015-12-23 甲骨文国际公司 用于亚稳态解决的循环式同步器电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117318707A (zh) * 2023-09-27 2023-12-29 上海锐星微电子科技有限公司 一种时钟切换控制电路和控制方法
CN117318707B (zh) * 2023-09-27 2024-04-09 上海锐星微电子科技有限公司 一种时钟切换控制电路和控制方法

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