CN107908129B - Dsp与fpga/cpld多维互联的控制方法 - Google Patents

Abstract

本发明提供了一种DSP与FPGA/CPLD多维互联的控制方法，该方法应用在包含数字信号处理器DSP和现场可编程门阵列/复杂可编程逻辑器件FPGA/CPLD芯片的控制器中，其中，DSP和FPGA/CPLD之间通过外部存储器拓展Xintf接口或者通用输入/输出GPIO接口进行数据交换；所述DSP，用于进行外部信号的采样，以及对外部信号进行模数转换、数据运算和处理，并将计算好的占空比数据传递给FPGA/CPLD；所述FPGA/CPLD，用于根据接收到的占空比数据，产生脉宽调制PWM信号。本发明中的控制器的具有很强的通用性和扩展性，分工明确，功能和动作协调同步，能满足各种电力电子及电机系统控制的需求。

Description

DSP与FPGA/CPLD多维互联的控制方法

技术领域

本发明涉及电力电子技术领域，具体地，涉及一种数字信号处理器(DigitalSignal Processor，DSP)与现场可编程门阵列/复杂可编程逻辑器件(Programmable GateArray/Complex Programmable Logic Device，FPGA/CPLD)多维互联的控制方法。

背景技术

随着功率等级、拓扑结构以及应用领域的快速发展，电力电子装置对其控制器的运算速度、保护能力、可拓展性、以及脉宽调制(Pulse Width Modulation，PWM)信号输出等方面的性能要求越来越高。

传统的基于DSP单芯片的控制器架构，由于其扩展性、通用性、接口数量等方面的限制，已越来越难满足现代电力电子装置的需求。而现有的基于DSP和FPGA/CPLD多芯片的控制器架构，虽然通过FPGA/CPLD极大扩展了DSP的输入输出能力，但还存在芯片间数据交换较少、较慢，芯片间分工不合理，实现功能不同步，保护动作不协调等问题。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种DSP与FPGA/CPLD多维互联的控制方法。

根据本发明提供的DSP与FPGA/CPLD多维互联的控制方法，应用在包含数字信号处理器DSP和现场可编程门阵列/复杂可编程逻辑器件FPGA/CPLD芯片的控制器中，其中：

DSP和FPGA/CPLD之间通过外部存储器拓展Xintf接口或者通用输入/输出GPIO接口进行数据交换；

当控制对象发生故障时，FPGA/CPLD的IO接口接收到故障检测电路产生的故障信号，所述FPGA/CPLD封锁脉宽调制PWM输出，并将封锁信号通过另外的IO口传递给DSP；

当DSP检测到采样数据异常，或者接收到FPGA/CPLD传来的封锁信号时，DSP执行保护程序及相应动作，所述保护程序用于保护被控对象的安全运行；

DSP中的采样运算计数器和FPGA/CPLD中的PWM计数器相位同步，且两计数器周期之间的倍数关系可以设定为不同值。

可选地，所述DSP，用于进行外部信号的采样，以及对采样信号进行模数转换、数据运算和处理，并将计算好的占空比数据传递给FPGA/CPLD；

所述FPGA/CPLD，用于根据接收到的占空比数据产生脉宽调制PWM信号，并对外部故障检测电路输入的故障信号进行逻辑运算和处理。

可选地，所述DSP和FPGA/CPLD之间通过外部存储器拓展Xintf接口或者通用输入/输出GPIO接口进行数据交换，包括：

在DSP含有Xintf接口时，则配置DSP中的Xintf接口状态，同时配置FPGA/CPLD中与Xintf接口相连的若干IO口以及相应的内部寄存器，按照Xintf的地址、数据、控制总线和通讯协议进行DSP和FPGA/CPLD之间的数据交换；

在DSP没有Xintf接口，或者Xintf接口已经被占用时，则通过置位DSP中多个与FPGA/CPLD相连接的GPIO接口的高低电平状态，模拟Xintf的地址、数据、控制总线以及通讯协议，进行DSP和FPGA/CPLD之间的数据交换。

可选地，DSP和FPGA/CPLD通过地址、数据、控制三条总线相连接；其中：

DSP和FPGA/CPLD通过地址总线对两者之间需要数据交换的寄存器分配不同的地址，且数据总线和地址总线独立，利用控制总线对数据的读写进行操作。

可选地，当DSP和FPGA/CPLD采用各自独立时钟时，置位DSP中与FPGA/CPLD相连接的至少一个GPIO接口，生成与DSP中采样运算计数器同步的脉冲信号；

FPGA/CPLD根据所述同步脉冲信号，在每个DSP采样运算周期矫正一次所述FPGA/CPLD中的PWM计数器，以使DSP中的采样运算计数器与FPGA/CPLD中的PWM计数器相位同步，并锁定从DSP采样到FPGA/CPLD改变PWM占空比这段时间的控制延时。

可选地，根据DSP中采样运算计数器周期和FPGA/CPLD中PWM计数器周期的倍数关系，将DSP和FPGA/CPLD配置成以下任一同步模式：

采样运算计数器的周期与PWM计数器的周期相同；

PWM计数器的周期为采样运算计数器的周期的2倍；

采样运算计数器的周期为PWM计数器的周期的n倍，其中n为大于1的整数。

与现有技术相比，本发明具有如下的有益效果：

1、本发明提供的DSP与FPGA/CPLD多维互联的控制方法，通过将DSP与FPGA/CPLD之间通过同步脉冲实现采样运算计数器与PWM输出计数器的相位同步，从而能够精确锁定PWM输出对采样运算的延时，并且能够任意调整PWM输出频率与采样运算频率之间的倍数。在可选方案中，DSP和FPGA/CPLD两者可以拥有独立的时钟，DSP用一路同步脉冲来实现采样频率和FPGA/CPLD的PWM输出频率的同步，并且可以配置DSP与FPGA/CPLD多种同步方式。

2、本发明提供的DSP与FPGA/CPLD多维互联的控制方法，在控制对象发生故障时，FPGA/CPLD通过内部硬件保护逻辑产生封锁信号，经过DSP的中断IO口传递给DSP的软件程序，从而实现硬件和软件协调保护动作。可选地，控制器的架构还集成了软件保护和硬件保护两层保护，故障信号可以通过硬件保护逻辑直接封锁PWM波；软件保护逻辑在DSP采样到不正常数值时执行软件保护动作，控制方式灵活，可靠。

3、本发明提供的DSP与FPGA/CPLD多维互联的控制方法，DSP与FPGA/CPLD通过DSP的外部存储器拓展接口(Xintf)，经过数据、地址和控制总线进行连接，按照异步存储器的通讯协议实现数据交换；或者DSP和FPGA/CPLD之间用GPIO口模拟Xintf接口的总线及通讯协议，以实现数据交换。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为DSP与FPGA/CPLD多维互联的通用控制器架构图；

图2为本发明提供的一实施例的控制器的结构示意图；

图3为FPGA/CPLD硬件保护动作波形示意图；

图4为DSP软件保护动作波形示意图；

图5为DSP与FPGA/CPLD基于Xintf接口通讯的写操作时序；

图6为DSP与FPGA/CPLD基于Xintf接口通讯的读操作时序；

图7为DSP与FPGA/CPLD基于GPIO通讯的写操作时序；

图8为DSP与FPGA/CPLD基于GPIO通讯的读操作时序；

图9为DSP与FPGA/CPLD的同步脉冲示意图；

图10为DSP与FPGA/CPLD第一种同步方式，其中：采样频率＝PWM频率，控制延时Tpwm；

图11为DSP与FPGA/CPLD第二种同步方式，其中：采样频率＝2倍PWM频率，控制延时0.5Tpwm。

图12为DSP与FPGA/CPLD第三种同步方式，其中：2倍采样频率＝PWM频率，控制延时2Tpwm。

图中：

1-DSP；

2-FPGA/CPLD；

3-DSP JTAG；

4-第一插口

5-光纤；

6-电源；

7-第二插口。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

本发明提供的DSP与FPGA/CPLD多维互联的控制方法应用在包含DSP和FPGA/CPLD两种主控芯片的控制器中，其中，DSP和FPGA/CPLD之间通过Xintf接口(外部存储器拓展接口)或者通用输入输出(General Purpose Input Output，GPIO)接口进行数据交换。在运行过程中，通过同步脉冲实现DSP的采样运算动作和FPGA/CPLD的PWM输出动作的多种同步方式。并且在控制器中设置了硬件保护和软件保护，硬件保护为故障信号的快速响应，当被控对象发生故障时，故障信号在FPGA/CPLD中会直接封锁PWM输出，并同时给DSP一个中断信号，使DSP停止控制算法，进行必要的保护动作；软件保护为DSP在采样后对采样数据进行运算和判断，当采样值超过限定值时，也会停止控制算法，进行必要的保护动作。

具体的，DSP与FPGA/CPLD之间通过Xintf接口或者GPIO接口进行数据交换。Xintf接口包括数据总线，地址总线和控制总线。若DSP中包含有Xintf外部寄存器拓展接口，则配置DSP的Xintf模块，并在FPGA/CPLD中模拟DSP的外部寄存器，按照异步寄存器地址、数据、控制总线的通讯协议实现DSP和FPGA/CPLD的数据交换。除此之外，还可以将DSP的GPIO接口作为数据、地址和控制总线通道，通过对互联GPIO接口的置位，模拟Xintf接口，从而实现DSP与FPGA/CPLD之间的数据传递。

进一步地，DSP主要负责采样和控制运算，FPGA/CPLD负责PWM输出，由于两者可以采用各自独立的时钟信号，控制运算和PWM输出动作相对独立，为了保证控制精度，需要通过同步信号实现两者动作的同步。即使DSP和FPGA/CPLD在配置上设置为同一运行频率，由于两者运行频率存在一定的误差，控制延时还是不能锁定。

可选地，采用DSP发送同步脉冲给FPGA/CPLD的方式，根据FPGA/CPLD响应同步脉冲的方式不同，可以将采样频率和PWM输出频率之间的倍数进行多种方式的配置，同时也使得控制延时能够精确锁定。同步脉冲由DSP与FPGA/CPLD互联的GPIO接口进行传递，每当DSP的采样开始，DSP就将同步脉冲对应的GPIO接口翻转，从而产生同步脉冲，发送给FPGA/CPLD。

下面结合具体实施例，说明本发明中可以采用的同步方式，每种同步方式均可锁定不同的控制延时：

1)采样频率＝PWM频率；

采用该同步方式时，每当DSP采样运算周期开始，FPGA/CPLD在同步脉冲的作用下矫正计数器，DSP经过一定时间的采样和运算后，将更新后的占空比数据通过Xintf或者GPIO接口发送给FPGA/CPLD。FPGA/CPLD可以配置成在DSP下一次采样周期开始时，按本次所更新的占空比数据输出PWM波。即采样到PWM输出的控制延时为一个采样运算周期，记为Tpwm；可选的，FPGA/CPLD也可以配置成在本次采样周期中点时，按本次所更新的占空比数据输出PWM波，即采样到PWM输出的控制延时为半个采样运算周期，即0.5Tpwm。

2)采样频率＝2倍PWM频率；

采用该同步方式时，每当DSP采样运算周期开始，FPGA/CPLD在同步脉冲的作用下矫正计数器，DSP经过一段时间的采样和计算后，将更新的占空比数据发送到FPGA/CPLD。FPGA/CPLD等待到下一次采样周期开始后，按上一采样周期更新的占空比信息输出PWM波，同时DSP已经开始下一周期的采样运算。这种同步方式下的采样到PWM输出的控制延时为一个采样周期，延时是PWM周期的一半，即0.5Tpwm。

3)n倍采样频率＝PWM波频率，其中n为大于1的整数；

采用该同步方式时，一次采样周期对应n个PWM周期。每当DSP采样周期开始，FPGA/CPLD在同步脉冲的作用下矫正计数器。DSP经过一段时间的运算，将计算出新的占空比数据发送到FPGA/CPLD。FPGA/CPLD可以配置成在DSP下一次采样周期开始时，按本次所更新的占空比数据输出PWM波，采样到PWM输出的控制延时为一个采样运算周期，即n倍Tpwm；可选的，FPGA/CPLD也可以配置成本次采样周期后第一个PWM周期时刻，按本次所更新的占空比数据输出PWM波，延时为一个PWM周期，即Tpwm；可选的，FPGA/CPLD也可以配置成本次采样周期后半个PWM周期时刻，按本次所更新的占空比数据输出PWM波，延时为半个PWM周期，即0.5Tpwm。

进一步地，在双环控制结构中，通常内环控制速度要比外环块，可以按照上述的三种同步方式，设置内、外控制环的采样频率，有下面两种方式。

a)外环采样频率＝内环采样频率

采用a种同步方式时，内外环采样频率相同，可以通过上述三种同步方式中的任意一种实现；每一个采样周期对内、外环所需的数据同时进行采样并更新，然后同时计算出PWM输出的占空比数据。

b)m倍外环采样频率＝内环采样频率，其中m为大于1的整数；

采用b种同步方式时，控制内环的采样和运算频率是外环的m倍，同样可以采用上述三种同步方式中的任意一种。从第一次采样到第m-1次采样，仅采样更新内环所需数据，并计算内环控制的输出值；在第m次采样时，采样更新内、外环所需数据，并计算内、外环控制的输出值。

下面结合附图，对本发明提供的DSP与FPGA/CPLD多维互联的控制方法进行更加详细的说明。

图1为DSP与FPGA/CPLD多维互联的通用控制器架构图，如图1所示，本实施例中的控制器包括DSP和FPGA/CPLD，以及DSP和FPGA/CPLD之间的互联方法，DSP与其他外部功能的连接方法，FPGA/CPLD与其他外部功能的连接方法。图2为本发明提供的一实施例的控制器的电路布置结构示意图，图2与图1相对应。

图3为FPGA/CPLD硬件保护动作波形示意图，图3中的波形记录了关闭DSP软件保护功能时，硬件故障信号和控制器PWM输出响应的情况。从图3中可以看出，FPGA/CPLD的硬件保护响应迅速，在检测到故障信号后，PWM封锁几乎没有延时。图4为DSP软件保护动作波形示意图，图4中的波形记录了当关闭FPGA/CPLD硬件保护功能时，软件故障信号和控制器PWM输出响应的情况。从图4中可以看出，软件保护对PWM波的封锁有半个PWM周期的延迟。

图5为DSP与FPGA/CPLD通过Xintf接口进行数据传递时的写操作时序：此过程DSP将向FPGA/CPLD中相应寄存器写数据，如图5，DSP的地址总线首先发送地址信息，一段延时后，写控制信号置低，数据总线发送数据，再一段延时后，在时刻t，写信号置高，最后数据和地址总线停止发送数据，控制信号也恢复。根据该时序，在t时刻将数据总线所指向的DSP中寄存器的数据写进地址线所对应的FPGA/CPLD中寄存器。图6为DSP与FPGA/CPLD通过Xintf接口进行数据传递时的读操作时序：此过程DSP将读取FPGA/CPLD中寄存器的数据，如图6，DSP的地址总线首先发送地址信息，一段延时后，读控制信号置低，再一段延时后，DSP开始读数据，并在时刻t停止读操作，最后地址总线停止发送数据，控制信号也恢复。根据该数据传输协议，FPGA/CPLD在t时刻之前，需要将DSP所需的数据写入相关寄存器。

图7为DSP与FPGA/CPLD基于GPIO通讯的写操作时序。DSP向FPGA/CPLD写数据时，DSP先将各个GPIO置高或置低，准备好数据和地址，然后通过两个GPIO来发出数据读写控制信号。初始状态下，[IO2,IO1]＝[1,1]或[0,0]；[IO2,IO1]＝[1,0]时，将数据写入FPGA/CPLD寄存器，最后恢复初始状态。图8为DSP与FPGA/CPLD基于GPIO通讯的读操作时序。DSP向FPGA/CPLD读数据时，将GPIO置为[IO2,IO1]＝[0,1]，将数据读出，最后恢复初始状态。

图9为DSP与FPGA/CPLD的同步脉冲示意图，图9中以DSP采样运算频率等于PWM输出频率为例，每当DSP中采样运算周期开始时，DSP将其一个GPIO接口的电平翻转，产生同步脉冲。FPGA/CPLD通过其自身的IO口接收到该同步脉冲，在同步脉冲上升和下降沿处，分别对自身PWM计数器的数值进行矫正，从而保证FPGA/CPLD中的PWM计数器与DSP中的采样运算计数器保持相位同步。由于DSP和FPGA之间的时钟计数误差较小，且同步脉冲频率较高，所以PWM输出几乎不受该矫正动作的影响。

图10记录了同步方式一，即采样频率等于PWM输出频率，控制延时为Tpwm的输出波形。图中，t1时刻，DSP采样运算开始，经过计算将占空比数据增大并更新，直到t2时刻FPGA/CPLD的PWM输出占空比才实际增大；t3时刻，新一轮采样运算周期开始，经过DSP运算后将占空比数据减小并更新，直到t4时刻FPGA/CPLD的PWM输出占空比才实际减小。由此可以看出，控制延时一个PWM周期，即控制延时为Tpwm。类似地，也可以将控制延时设置为0.5Tpwm。

图11记录了同步方式二，即采样频率等于2倍PWM波频率，控制器延时0.5Tpwm的波形。图中，t1时刻，DSP采样运算开始，经过计算将占空比数据增大并更新，直到t2时刻FPGA/CPLD的PWM输出占空比才实际增大；t3时刻，新一轮采样运算周期开始，经过DSP运算后将占空比数据减小并更新，直到t4时刻FPGA/CPLD的PWM输出占空比才实际减小。由此可以看出，控制延时半个PWM周期，即控制延时为0.5Tpwm。

图12记录了同步方式三，其中n＝2，即2倍采样频率等于PWM波频率，控制器延时2Tpwm的波形。图中，t1时刻，DSP采样运算开始，经过计算将占空比数据增大并更新，直到t2时刻FPGA/CPLD的PWM输出占空比才实际增大；t3时刻，采样运算周期开始，经过DSP运算后将占空比数据减小并更新，直到t4时刻FPGA/CPLD的PWM输出占空比才实际减小。由此可以看出，控制延时2个PWM周期，即控制延时为2Tpwm。类似地，也可以将控制延时设置为0.5Tpwm和Tpwm。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本发明的实施例和实施例中的特征可以任意相互组合。

Claims (5)

1.一种DSP与FPGA/CPLD多维互联的控制方法，其特征在于，应用在包含数字信号处理器DSP和现场可编程门阵列/复杂可编程逻辑器件FPGA/CPLD芯片的控制器中，其中：

DSP和FPGA/CPLD之间通过外部存储器拓展Xintf接口或者通用输入/输出GPIO接口进行数据交换；

当控制对象发生故障时，FPGA/CPLD的IO接口接收到故障检测电路产生的故障信号，所述FPGA/CPLD封锁脉宽调制PWM输出，并将封锁信号通过另外的IO口传递给DSP；

当DSP检测到采样数据异常，或者接收到FPGA/CPLD传来的封锁信号时，DSP执行保护程序及相应动作，所述保护程序用于保护被控对象的安全运行；

DSP中的采样运算计数器和FPGA/CPLD中的PWM计数器相位同步；

所述DSP和FPGA/CPLD之间通过外部存储器拓展Xintf接口或者通用输入/输出GPIO接口进行数据交换，包括：

在DSP含有Xintf接口时，则配置DSP中的Xintf接口状态，同时配置FPGA/CPLD中与Xintf接口相连的若干IO口以及相应的内部寄存器，按照Xintf的地址、数据、控制总线和通讯协议进行DSP和FPGA/CPLD之间的数据交换；

在DSP没有Xintf接口，或者Xintf接口已经被占用时，则通过置位DSP中多个与FPGA/CPLD相连接的GPIO接口的高低电平状态，模拟Xintf的地址、数据、控制总线以及通讯协议，进行DSP和FPGA/CPLD之间的数据交换。

2.根据权利要求1所述的DSP与FPGA/CPLD多维互联的控制方法，其特征在于，

所述DSP，用于进行外部信号的采样，以及对采样信号进行模数转换、数据运算和处理，并将计算好的占空比数据传递给FPGA/CPLD；

所述FPGA/CPLD，用于根据接收到的占空比数据产生脉宽调制PWM信号，并对外部故障检测电路输入的故障信号进行逻辑运算和处理。

3.根据权利要求1所述的DSP与FPGA/CPLD多维互联的控制方法，其特征在于，DSP和FPGA/CPLD通过地址、数据、控制三条总线相连接；其中：

DSP和FPGA/CPLD通过地址总线对两者之间需要数据交换的寄存器分配不同的地址，且数据总线和地址总线独立，利用控制总线对数据的读写进行操作。

4.根据权利要求1所述的DSP与FPGA/CPLD多维互联的控制方法，其特征在于，当DSP和FPGA/CPLD采用各自独立时钟时，置位DSP中与FPGA/CPLD相连接的至少一个GPIO接口，生成与DSP中采样运算计数器同步的脉冲信号；

FPGA/CPLD根据所述同步脉冲信号，在每个DSP采样运算周期矫正一次所述FPGA/CPLD中的PWM计数器，以使DSP中的采样运算计数器与FPGA/CPLD中的PWM计数器相位同步，并锁定从DSP采样到FPGA/CPLD改变PWM占空比这段时间的控制延时。

5.根据权利要求1或4所述的DSP与FPGA/CPLD多维互联的控制方法，其特征在于，根据DSP中采样运算计数器周期和FPGA/CPLD中PWM计数器周期的倍数关系，将DSP和FPGA/CPLD配置成以下任一同步模式：

采样运算计数器的周期与PWM计数器的周期相同；

PWM计数器的周期为采样运算计数器的周期的2倍；

采样运算计数器的周期为PWM计数器的周期的n倍，其中n为大于1的整数。