CN108228526B - 电源隔离电路以及多电源域多电源隔离系统 - Google Patents

电源隔离电路以及多电源域多电源隔离系统 Download PDF

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Abstract

公开一种电源隔离电路以及多电源域多电源隔离系统。电源隔离电路包括：逻辑块、封装器单元、隔离单元、测试控制单元和/或电源控制单元。电源控制单元连接到隔离单元并被配置为接收DFT内部核测试模式控制信号和钳位控制信号，并且根据DFT内部核测试模式控制信号和钳位控制信号来控制隔离单元。还公开了一种多电源域多电源隔离系统，其中，所述多电源域多电源隔离系统包括第一电源域和第二电源域。第一电源域包括：逻辑块、封装器单元、隔离单元和电源控制单元。第二电源域包括：逻辑块、封装器单元和电平移位器单元。电源控制单元连接到隔离单元。具有相似特性的另外的电源域可被包括在设计中。

Description

电源隔离电路以及多电源域多电源隔离系统
本申请要求于2016年12月12日提交的第62/433，235号共同待决美国临时专利申请以及于2017年3月27日提交的第15/470,880号美国专利申请的权益，所述申请通过引用合并于此。
技术领域
本公开涉及数字集成电路(IC)，更具体地讲，涉及一种用于具有多个电源域的IC的基于嵌入式核的数字系统中的测试模式隔离和功率降低的系统和方法。
背景技术
在大型数字集成电路(IC)(诸如，大型片上系统(SOC))设计中，可存在多个嵌入式核或硬知识产权(IP)。由于功能性IP类型的大的设计尺寸和复杂性，设计大多被划分成多个物理分区。为了测试和调试的目的，设计被进一步划分成多个可测试性设计(design fortesting，DFT)分区，其中，DFT分区通常基于功能和物理的设计分区。嵌入式核和硬IP中的每一个通常被视为以一些小的IP组合成更大的物理分区的单独分区。
物理分区方法和类似的分层(hierarchical)设计方法旨在更好地优化面积的设计以及包括时序/速度和低功率的性能。在典型的低功率高性能SOC中，还存在多个电源域，其中，嵌入式核或硬IP中的一些嵌入式核或硬IP具有单独电源域。每个嵌入式核的电源可根据需要单独开启/关闭，以达到低功率目标和高性能，而不会遇到芯片中的功率或散热问题。针对设计中的多电源域，通常在SOC中的不同的电源域之中存在电源管理和电源隔离电路。
在这样的多个物理分区(主要是多个嵌入式核)中，DFT测试封装器单元(testwrapper cell)通常被插入在分区的输入/输出(I/O)周围以在测试模式期间隔离所述多个核。测试封装器单元在内部核测试(INTEST)模式下向输入提供可控性，并将可观测性添加到输出，而在外部测试(EXTEST)模式下反之。因此，在公共核上，由于核可具有它自己的电源域和它自己的DFT分区，所以在I/O路径上除了测试封装器单元之外还可存在电源隔离单元。这导致I/O路径的大的延迟、电路面积的增加和功耗的增加。
因此，优化核I/O结构对于提高在测试和功能模式两者下的芯片性能(诸如，I/O路径，尤其是关键I/O路径)、优化时序/速度、减少逻辑和面积开销以及降低功耗至关重要。
扫描设计在整体物理实现流程中的重要性可在设计的所有区域中被证实。在从扫描插入到扫描链重排序和物理位置的优化的改进扫描设计方面已经进行了很多努力。在具有多个电源域的典型的低功率设计中，电源相关单元(诸如，电源隔离单元、电平移位器和电源门单元)可被插入在块边界处的核和IP的I/O上，用于低功率操作。
用于在I/O路径上的块边界处的为了测试目的的测试封装器单元插入和用于电源隔离的电源单元插入以及低功率操作的典型方法需要分别提供测试操作和低功率操作。由于在设计中，测试封装器单元和电源单元被插入到相同的I/O路径，所以这在物理设计处理期间产生必须要解决的另外的物理设计和性能问题。这样的问题包括具有测试封装器单元和电源单元两者及其相关联的逻辑的高度拥挤的I/O边界。I/O路径，特别是一些关键I/O路径，可能遇到速度和时序问题。这样的逻辑和单元的增加的逻辑和面积开销也提出挑战。还会出现其他问题，诸如，导致整个芯片功耗的增加的这样的单元的功耗的增加。
发明内容
实施例可包括电源隔离电路以及用于测试电源隔离电路的方法。电源隔离电路可包括：逻辑块、连接到逻辑块的封装器单元以及连接到封装器单元的隔离单元。电源隔离电路还可包括连接到隔离单元的电源控制单元。电源控制单元可被配置为接收DFT内部核测试模式控制信号和钳位控制信号，并且根据DFT内部核测试模式控制信号和钳位控制信号来控制隔离单元。
实施例包括多电源域多电源隔离系统，其中，所述多电源域多电源隔离系统包括：第一电源域，包括第一逻辑块、连接到第一逻辑块的第一多个封装器单元、多个隔离单元以及电源控制单元。所述多电源域多电源隔离系统还可包括：第二电源域，包括第二逻辑块、连接到第二逻辑块的第二多个封装器单元以及多个电平移位器单元。在一些实施例中，所述多个隔离单元中的每个隔离单元连接到第一多个封装器单元中的对应的封装器单元。在一些实施例中，所述多个电平移位器单元中的每个电平移位器单元连接到第二多个封装器单元中的对应的封装器单元。在一些实施例中，所述多个隔离单元中的每个隔离单元的输出端子连接到所述多个电平移位器单元中的每个电平移位器单元的输入端子。在一些实施例中，电源控制单元连接到第一电源域中的所述多个隔离单元。
附图说明
通过参照附图进行的下面的详细描述，本发明原理的前述和另外的特征和优点将变得更加容易清楚，其中：
图1A是根据一些实施例的电源域以及包括逻辑块、封装器单元、隔离单元和电源控制单元的相关电源隔离电路的示例框图。
图1B是根据一些实施例的具有另外的细节的图1A的电源域和相关逻辑组件的示例框图。
图2A是根据一些实施例的具有另外的细节的图1A的电源域和相关逻辑组件的示例框图。
图2B是包括图1A和图2A的逻辑组件的多电源域系统的示例框图。
图2C是示出与图2B的多电源域系统相关联的信号的各种波形的示例波形图。
图3是根据一些实施例的电源域以及包括逻辑块、多个封装器单元、多个隔离单元和电源控制单元的相关电源隔离电路的示例框图。
图4是根据一些实施例的多电源域多电源隔离系统的示例框图。
图5A是根据一些实施例的钳位值至零(clamp value-to-zero)隔离单元的示例框图。
图5B示出图5A的钳位值至零隔离单元的另外的细节。
图5C是根据一些实施例的钳位值至一隔离单元的示例框图。
图5D示出图5C的钳位值至一隔离单元的另外的细节。
图5E是根据一些实施例的包括隔离单元的各种示例和电源控制单元的电源隔离电路的示例框图。
图5F是示出与图5E的逻辑组件相关联的信号的各种波形的示例波形图。
图6示出根据一些实施例的用于与电源域相关联的电路的电源隔离的技术的流程图。
图7是根据在此公开的实施例的包括电源隔离电路的计算系统的框图。
具体实施方式
现在将详细参照各种实施例，其中，实施例的示例在附图中示出。在下面的详细的描述中，阐述了很多具体的细节使得能够深入理解实施例。然而，应理解，具有本领域的普通技术的人可在没有这些具体的细节的情况下实践实施例。在其他情况下，未详细描述公知的方法、过程、组件、电路和网络，以免不必要地模糊实施例的方面。
将理解，虽然术语第一、第二等可在此用于描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于区分一个元件与另一个元件。例如，在不脱离实施例的范围的情况下，第一电源隔离单元可被称为第二电源隔离单元，类似地，第二电源隔离单元可被称为第一电源隔离单元。
在本文的实施例的描述中使用的术语仅为了描述特定的实施例的目的，并且不意图限制实施例。如在实施例和所附权利要求的描述中使用的，除非上下文另外清楚地指示，否则单数形式也意图包括复数形式。还将理解，如在此使用的术语“和/或”表示并且包含关联的列出项中的一个或多个的任意和所有可能的组合。还将理解，术语“包括”在本说明书中使用时，指出存在阐述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。附图的组件和特征不一定按比例绘制。
本公开涉及一种具有嵌入式核和多个电源域的低功率高性能电路设计。特别地，本系统和方法在不损失测试和电源隔离的功能性的情况下，减少输入/输出(I/O)路径上的整体逻辑。本系统和方法以减少的逻辑和面积上的开销、改进的I/O路径上的时序和速度以及更低的功耗，来提供电源和测试隔离功能两者。本系统和方法将测试封装器单元和电源隔离逻辑和单元共享并组合到低功率SOC设计以实现高性能。可实现优于传统方法的优点，其中，所述优点包括在减小面积和功率的同时，在关键I/O路径上最小化影响并提高优化以满足时序目标，并且简化设计中的I/O结构。
本公开涉及在低功率芯片设计中具有多个电源域的多个嵌入式核和IP的大型数字IC(诸如，移动中央处理器(CPU)和SOC)的测试和设计。特别地，本系统和方法提供在具有多个电源域的设计中的在嵌入式核的I/O路径处的测试封装器单元和低功率单元的插入和优化。
在多个电源域的设计中，不同的核或IP块可以在不同的电源域中。为了确保IC在不同模式下的合理操作，核或IP块在核或块处于测试期间具有在测试模式下的测试隔离功能性，并且在关联的电源域的电源开/关(ON/OFF)期间具有用于低功率模式的电源隔离功能性。可通过测试封装器单元逻辑来实现测试隔离。可通过电源隔离(CLAMP)单元逻辑来实现电源隔离。在传统的方法中，测试隔离和电源隔离被不同地对待并且在设计中被分开实现。
图1A示出根据一些实施例的电源域105和相关的电源隔离电路的示例框图，其中，相关的电源隔离电路包括：逻辑块110、测试封装器单元115、隔离单元120、测试控制单元(TCU)160和电源控制单元(PMU)125。在这个实施例中，通过测试控制单元160和电源控制单元125分别控制测试封装器单元逻辑和电源隔离单元逻辑。
在SOC设计中的逻辑块110和对应的电源域105使用用于低功率模式的电源隔离。如在此使用的“逻辑块”可表示核逻辑块、硬IP或其他合适的逻辑的块。沿I/O路径中的逻辑块110的I/O边界放置隔离单元120(诸如，逻辑块110的电源开/关)用于低功率操作。测试封装器单元115可连接到逻辑块110。隔离单元120可连接到测试封装器单元115。将理解，可使用任意合适种类的测试封装器单元115，包括具有传统的安全状态单元的测试封装器单元或者根据下面进一步详细描述的实施例的具有更简单的流线型路径的测试封装器单元。电源控制单元125可连接到隔离单元120，并且也如下面进一步详细描述的，接收DFT内部核测试模式控制信号和钳位控制信号以控制隔离单元120。测试控制单元160可连接到测试封装器单元115，测试封装器单元115在测试模式下提供测试功能。
图1B是根据一些实施例的具有另外的细节的图1A的电源域105和相关的逻辑组件的示例框图。输出(例如，OUTPUT_A)与测试封装器单元115A和隔离单元120相关联。将理解，如下面进一步详细描述的，电源域105可具有各自与它自己的测试封装器单元和隔离单元相关联的多个输出。
在SOC设计中的逻辑块110与用于核封装测试模式的测试封装器单元相关联。测试封装器单元115A提供关于核IP的功能性输入和输出的可控性和可观测性以提高可测试性。如下面进一步描述的，测试封装器单元115A连接到通常沿I/O端口与核逻辑之间的核的I/O边界放置的一个或多个测试封装器链。测试封装器单元115A经由多路复用器140和多路复用器142向功能性路径添加2-多路复用器(2-mux)延迟。测试封装器单元115A可提供另外的控制和/或观测逻辑功能性。输入测试封装器单元在测试逻辑块时向输入提供隔离和控制，而在输出端口的输出封装器单元(例如，115A)捕获并观测来到输出路径的测试数据。测试期间的输出隔离防止触发核输出，否则可引起其他块和电源域出现问题。测试期间的切换输出也会另外增加测试功耗，这可引起显著的IR下降和另外的测试失败。参照图1B，在输出封装器单元115A中的多路复用器140的输出可在测试期间触发。为了防止该触发传播到输出端口OUTPUT_A，具有safe_value(安全值)和safe_control(安全控制)信号作为输入的多路复用器142被添加到输出封装器单元115A中。safe_value信号可具有当safe_control信号激活时将被选择并通过cfo连接被输出到输出端口的0或1的稳定值。当safe_control信号激活时，safe_control信号可被置1，并且测试封装器的输出将使得safe_value信号被选择并且作为稳定(安全)值去往输出。
电源控制单元125A可发送钳位控制信号(例如，CLAMP_CTRL)。钳位控制信号129可被发送到隔离单元120。钳位控制信号129可被发送到隔离单元120的反相器155，其中，反相器155可将钳位控制信号129反转。
隔离单元120可包括逻辑门145，其中，逻辑门145可从反相器155接收反转的钳位控制信号129。在一些实施例中，隔离单元120的逻辑门145可以是与门。逻辑门145可包括第一输入端子和第二输入端子，其中，第一输入端子连接到测试封装器单元115A，第二输入端子被配置为从反相器155接收反转的钳位控制信号129。如图1B所示，功能性路径遵循cfi到cfo，扫描路径遵循cti到cto。
测试封装器单元115A可包括第一选择器140、连接到第一选择器140的锁存器135和连接到锁存器135的第二选择器130。测试封装器单元115A还可包括第三选择器142。在一些实施例中，第一选择器140为多路复用器，第二选择器130为多路复用器，第三选择器142为多路复用器。在一些实施例中，锁存器135为钟控触发器。多路复用器140可包括连接到逻辑块110的输出端子A的第一输入端子，其中，通过第一输入端子可接收功能性路径信号(例如，cfi)。多路复用器140还可包括连接到钟控触发器135的输出端子的第二输入端子。可由第一控制信号(例如，capture_en)来控制多路复用器140。多路复用器140的输出端子可连接到隔离单元120。cfo是将经隔离单元至输出端口的测试封装器的功能性输出。cto是将连接到下一封装器单元的cti(实际设计中的下一测试封装器单元的测试输入)的测试封装器的测试输出信号。
多路复用器130可包括连接到多路复用器140的输出端子的第一输入端子。多路复用器130可包括可接收扫描路径信号(例如，cti)的第二输入端子。可由第二控制信号(例如，shift_en)控制多路复用器130。多路复用器130的输出端子可连接到钟控触发器135的输入端子。时钟触发器135的时钟端口可接收时钟信号(例如，shift_clk)。测试控制单元160可提供safe_value信号和safe_control信号以控制第三多路复用器142。使用路径中的2-多路复用器单元和另外的电源隔离单元，可在OUTPUT_A端口和下游逻辑上降低功能性速度和时序。这些添加的单元和关联的逻辑还可对设计增大面积开销和功耗。
图2A是根据一些实施例的具有另外的细节的图1A的电源域105和相关逻辑组件的示例框图。通过DFT_INTEST_MODE信号(例如，来自TCU)和CLAMP_CTRL信号(例如，来自PMU)的组合信号产生新的控制信号128。在一些实施例中，可通过或逻辑功能来产生新的控制信号。使用对隔离单元120的这种新的控制以及在功能性路径中使用仅具有1-多路复用器(1-mux)延迟的简单的测试封装器单元115B，在OUTPUT_A端口上的延迟和逻辑被减少。同时，测试模式和低功率模式两者的功能性至少被实现为与图1B中示出的实施例一样。输出(例如，OUTPUT_A)与测试封装器单元115B和隔离单元120相关联。将理解，如下面进一步详细描述的，电源域105可具有各自与它自己的测试封装器单元和隔离单元相关联的多个输出。
在SOC设计中的逻辑块110与用于核封装测试模式的测试封装器单元相关联。测试封装器单元115B提供关于核IP的功能性输入和输出的可控性和可观测性以提高可测试性。如下面进一步描述的，测试封装器单元115B连接到通常沿I/O端口与核逻辑之间的核的I/O边界放置的一个或多个测试封装器链。测试封装器单元115B不需要具有如图1B中所示的情况的安全状态多路复用器142。它仅向功能性路径添加来自多路复用器140的1-多路复用器延迟。测试封装器单元115B可提供另外的控制和/或观测逻辑功能性。输入测试封装器单元在测试逻辑块时向输入提供隔离和控制，而在输出端口处的输出封装器单元(例如，115B)捕获并观测来到输出路径的测试数据。参照图2A，输出封装器单元115B的输出可在测试期间在多路复用器140的输出处触发，但是如在下面进一步描述的，输出封装器单元115B的输出可通过对隔离单元120的测试模式控制在输出OUTPUT_A处被阻断并仍实现稳定状态。测试封装器单元115B具有比传统的方法更少的逻辑和单元，以及对功能性路径仅具有1-多路复用器延迟的更少的时序影响。
电源控制单元125B可包括逻辑门150。逻辑门150可包括用于接收DFT内部核测试模式控制信号(例如，DFT_INTEST_MODE)的第一输入端子。逻辑门150可包括用于接收钳位控制信号(例如，CLAMP_CTRL)的第二输入端子。逻辑门150可包括被配置为将DFT钳位控制信号128发送到隔离单元120的输出端子。在一些实施例中，逻辑门150为或门。将理解，在不脱离在此公开的本发明构思的情况下，具有相同真值表的一个或多个逻辑门可共同替代所述或门。DFT钳位控制信号128可被发送到隔离单元120的反相器155，其中，反相器155可将DFT钳位控制信号128反转。
隔离单元120可包括逻辑门145，其中，逻辑门145可从反相器155接收反转的DFT钳位控制信号128。电源控制单元125B可根据DFT内部核测试模式控制信号(例如，DFT_INTEST_MODE)而将隔离单元120置于内部核测试模式。在一些实施例中，隔离单元120的逻辑门145可以是与门。逻辑门145可包括第一输入端子和第二输入端子，其中，第一输入端子连接到测试封装器单元115B，第二输入端子被配置为从反相器155接收反转的DFT钳位控制信号128。如图2A中所示，功能性路径遵循cfi至cfo，扫描路径遵循cti至cto。
测试封装器单元115B可包括第一选择器140、连接到第一选择器140的锁存器135以及连接到锁存器135的第二选择器130。在一些实施例中，第一选择器140为多路复用器，第二选择器130为多路复用器。在一些实施例中，锁存器135为钟控触发器。多路复用器140可包括连接到逻辑块110的输出端子的第一输入端子，通过该第一输入端子，功能性路径信号(例如，cfi)可被接收。多路复用器140还可包括连接到钟控触发器135的输出端子的第二输入端子。可由第一控制信号(例如，capture_en)来控制多路复用器140。多路复用器140的输出端子可连接到隔离单元120。
多路复用器130可包括连接到多路复用器140的输出端子的第一输入端子。多路复用器130可包括可接收扫描路径信号(例如，cti)的第二输入端子。可由第二控制信号(例如，shift_en)控制多路复用器130。多路复用器130的输出端子可连接到钟控触发器135的输入端子。时钟触发器135的时钟端口可接收时钟信号(例如，shift_clk)。
输出路径可仅具有1-多路复用器延迟来替代2-多路复用器延迟。在具有多个(例如，几千个)I/O封装器单元的核中，这转化成针对每个I/O封装器单元的对应的较少数量的多路复用器单元。可存在很多嵌入式核和硬IP，每个嵌入式核和硬IP具有它们自己各自的电源域和插入在它们的I/O上的用于测试隔离的测试封装器单元。在此公开的实施例使用实现测试封装器逻辑所需的更少的单元和面积以及I/O路径上更少的时序延迟来提供这样的实现，其中，I/O路径上更少的时序延迟对于SOC中的核内的以及核与其他逻辑块之间的关键I/O路径是重要的。由于在I/O功能性路径中使用更少的单元，因此这也导致在功能性模式下的更低的功耗。
当逻辑块110在INTEST模式下时，DFT_INTEST_MODE信号可被设置为高，使得在ENB(使能阻止)端口上的DFT钳位控制信号128改变为高，然后，隔离单元120在电源域105仍然开启(on)时具有恒定的钳位值0。在这种情况下，测试封装器单元115B不包括如在测试封装器单元115A中的用于安全状态的第二多路复用器142，而是通过在钳位控制逻辑中使用添加的测试控制DFT_INTEST_MODE来利用现有的隔离单元120，在INTEST模式期间在输出端口OUTPUT_A仍实现稳定状态。如此，通过对钳位控制使用添加的测试控制，电源隔离单元在核测试模式下充当测试隔离单元或提供测试隔离功能。
INTEST模式还可包括使用设计中的扫描链的核调试测试模式。典型的使用场合是利用在设计中建立的扫描链基本结构(通常为单个长链)进行核或整个IC芯片的功能性故障调试的所谓的扫描转储(scan dump)或扫描发散(scan divergence)调试模式。通过连接所有的扫描单元或将所有的常规的扫描测试链连接成一个长链来实现在核或整个设计内的单个扫描链。扫描转储操作涉及功能性模式和扫描调试测试模式。为了调试功能性故障，可在IC芯片上运行一些功能性测试。一旦已经发生一些功能性故障，设计中的寄存器可具有当时捕获的状态值，其中，所述状态值包括一些寄存器中的错误(不期望的)数据。由于所有的寄存器也是连结在扫描链中的扫描单元，所以寄存器的值可沿扫描链转移到外部存储器或存储装置，以便进一步处理和分析。转而，这可以识别错误数据来自何处并希望识别芯片中的故障的根本原因，其中，所述根本原因可以是硬件逻辑设计问题或者制造缺陷。通过包括调试测试模式信号作为DFT_INTEST_MODE信号的部分，在处于调试的核的功能性输出上提供测试隔离，以防止损坏用于另外调试和分析的其他块或存储器阵列中的数据。在一些实施例中，内部核测试模式包括使用扫描链基本结构来诊断功能性故障的根本原因的功能性调试测试模块，并且电源控制单元可根据功能性调试测试模式控制信号将多个隔离单元置于功能性调制测试模式。
可理解，在不偏离本公开的范围的情况下，可使用具有相似逻辑输出的其他逻辑实现来替换逻辑或门150。此外，仅一个或逻辑门可被添加到钳位控制信号上，其中，钳位控制信号可被发送到隔离单元120的每个ENB端口。在一些实施例中，可从(图1A中的)测试控制单元160接收DFT_INTEST_MODE。在一些实施例中，通过来自电源控制单元125B的DFT_INTEST_MODE和CLAMP_CTRL的组合信号来产生DFT钳位控制信号128。因此，使用对电源隔离单元的这种控制以及使用仅具有1-多路复用器延迟的测试封装器单元，在OUTPUT_A端口上的延迟和逻辑可被减少，并且可实现测试模式和低功率模式功能性这两者。
图2B是包括图1A和图2A的逻辑组件的多电源域系统200的示例框图。多电源域系统200包括分别在两个分开的电源域(例如，电源域205和电源域210)中的两个不同的逻辑块(例如，逻辑块215和逻辑块220)之间的启动路径和捕获路径。由于来自数据路径中的单元的长的传播延迟，速度和时序可被降低，并且使用传统的技术可导致时序故障和无法满足目标速度。然而，根据图2B的实施例，数据路径仅具有使用测试封装器单元TWP-1 115B的1-多路复用器延迟来替代具有测试封装器单元TWP-2 115A的2-多路复用器延迟。因此，实现在I/O路径上的更少的时序延迟，这确保满足在SOC中的核与其他逻辑块之间的关键I/O路径上的时序需求。
如图2B中所示，存在各自在其自己的电源域(例如，205和210)中的两个逻辑块(例如，215和220)。在具有多个电源域的SOC中，逻辑块(例如，215和220)中的每个逻辑块分别具有与其关联的测试封装器单元(例如，115B)。逻辑块215可具有与逻辑块215相关联的一个或多个电源隔离单元(例如，120)。逻辑块220可具有与逻辑块220相关联的一个或多个电平移位器单元245。逻辑块(例如，215和220)可分别位于两个不同的电源域(例如，205和210)中，并且可在SOC中彼此相邻。存在在逻辑块(例如，215和220)之间穿过的信号。
沿电源域205中的输出路径，输出(例如，OUTPUT_A)可具有测试封装器单元TWP-1(例如，115B)和隔离单元(例如，120)。输入(例如，INPUT_A)可具有电平移位器单元(例如，245)和与其相关联的测试封装器单元TWP-1(例如，115B)。电源域205的隔离单元120的输出端子可与电源域210的电平移位器单元245的输入端子连接。
在图2B中示出的多电源域系统200可包括电源域205，其中，电源域205包括逻辑块215、连接到逻辑块215的一个或多个测试封装器单元TWP-1 115B和一个或多个隔离单元120。电源域210可包括逻辑块220、连接到逻辑块220的一个或多个测试封装器单元TWP-1115B和一个或多个电平移位器单元245。每个隔离单元(例如，120)可连接到对应的测试封装器单元TWP-1(例如，115B)，并且连接到逻辑块215的对应的输出端子。每个电平移位器单元(例如，245)可连接到对应的测试封装器单元TWP-1(例如，115B)，并且连接到逻辑块220的对应的输入端子。隔离单元(例如，120)的输出端子可连接到电平移位器单元(例如，245)的输入端子。
电源域205的逻辑块215可包括触发器225，其中，触发器225输出REG1信号。逻辑块215可包括其他合适的电路组件260。测试封装器单元TWP-1 115B可接收功能性信号CFI。测试封装器单元TWP-1 115B可将信号输出到隔离单元120，其中，隔离单元120可输出OUTPUT_A信号。与将导致2-多路复用器延迟的通过测试封装器单元TWP-2 115A的路径相比，通过测试封装器单元TWP-1 115B的路径提供1-多路复用器延迟路径。因此，通过测试封装器单元TWP-1 115B的路径导致I/O路径上的更少的时序延迟，这提高满足在SOC中的核与其他逻辑块之间的关键I/O路径上的时序的能力。电源域210的逻辑块220可包括触发器230，其中，REG2信号被输入到触发器230。逻辑块220可包括其他合适的电路组件270。
图2C是示出与图2B的多电源域系统相关联的信号的各种波形的示例波形图202。如上所述，由于I/O路径上的整体延迟，另外的多路复用器和I/O单元延迟可导致无法满足时序。具体地讲，将由(图2B的)测试封装器单元TWP-2 115A另外引起的另外的多路复用器延迟Tdelay可引起迟到的数据到达，从而导致无法满足建立时间Tsetup。
示例波形图202包括时钟信号CLK、REG1信号、CFI信号、经由TWP-1的REG2信号和经由TWP-2的REG2信号，所有这些信号与框图2B中示出的信号相关。REG1信号可在时钟信号CLK的上升沿被生效(assert)为高。REG1信号可导致CFI信号被生效为高。当CFI信号通过图2B的测试封装器单元TWP-1 115B传播时，相对于通过图2B的测试封装器单元TWP-2 115A传播的CFI信号，REG2信号上升更快。通过测试封装器单元TWP-1 115B的路径与通过测试封装器单元TWP-2 115A的路径之间的差被标记为Tdelay。在一些情况中，Tdelay可导致Tsetup时间被干扰。因此，CFI信号通过测试封装器单元TWP-1 115B传播是有利的。
图3是根据一些实施例的电源域和相关的电源隔离电路的示例框图，其中，相关的电源隔离电路包括：逻辑块110、多个封装器单元(例如，115B和315)、多个隔离单元(例如，120和320)以及电源控制单元125B。
逻辑块110可具有两个输出端口(例如，A和B)，各自与单独的测试封装器单元(例如，115B和315)和电源隔离单元(例如，120和320)相关联。所述两个封装器单元(例如，115B和315)可经由线路325在扫描路径中被链接在一起。
在基于多电源域核的设计中，替代使用用于测试模式的传统的安全状态封装器单元，本系统允许功能性输出在核处于测试的同时处于稳定状态(不触发)。本系统可包括两个具有测试控制的电源隔离单元(例如，120和320)的更简单的封装器单元(例如，115B和315)。电源控制单元125B的或门150可接收DFT INTEST模式信号(例如，DFT_INTEST_MODE)和钳位控制信号(例如，CLAMP_CTRL)以向两个电源隔离单元(例如，120和320)的ENB端口提供输出。当逻辑块110处于INTEST模式时，DFT_INTEST_MODE信号可被设置为高，使得ENB端口上的DFT钳位控制信号128改变为高，并且两个电源隔离单元(例如，120和320)具有钳位值0，而电源域105仍然开启。将理解，在不偏离本公开的范围的情况下，具有相似的逻辑输出的其他逻辑实现可用于替换逻辑或门150。
电源控制单元125B的输出端子可连接到隔离单元(例如，120和320)，并且可将DFT钳位控制信号128发送到隔离单元。封装器单元115B的时钟触发器135的输出端子可连接到封装器单元315。封装器单元315可包括：多路复用器140、连接到多路复用器140的钟控触发器135以及连接到钟控触发器135的多路复用器130。
封装器单元315的多路复用器140可包括第一输入端子和第二输入端子，其中，第一输入端子连接到逻辑块110的输出端子，第二输入端子连接到封装器单元315的钟控触发器135的输出端子。可由第一控制信号(例如，capture_en)来控制封装器单元315的多路复用器140。封装器单元315的多路复用器130可包括第一输入端子和第二输入端子，其中，第一输入端子连接到封装器单元315的多路复用器140的输出端子，第二输入端子通过线路325连接到封装器单元115B的钟控触发器135的输出端子。封装器单元315的多路复用器130的输入端子可接收扫描路径信号(例如，cti)。可通过第二控制信号(例如，shift_en)来控制封装器单元315的多路复用器130。封装器单元315的多路复用器130的输出端子可连接到封装器单元315的钟控触发器135的输入端子。
图4是根据一些实施例的多电源域多电源隔离系统的示例框图。如图4中所示，存在两个逻辑块(例如，110和410)，各自处于其自己的电源域(例如，105和405)中。在具有多个电源域的SOC中，逻辑块(例如，110和410)中的每个逻辑块具有分别与它们相关联的测试封装器单元(例如，420和430)。逻辑块110可具有与逻辑块110相关联的电源隔离单元(例如，425)。逻辑块410可具有与逻辑块410相关联的电平移位器单元435。逻辑块(例如，110和410)可位于两个不同的电源域(例如，105和405)中，并且可在SOC中彼此相邻。存在穿过逻辑块(例如，110和410)之间的信号。输出(例如，OUTPUT_A至OUTPUT_G)可在电源域105中的每个路径中各具有测试封装器单元(例如，420)和隔离单元(例如，425)，而输入(例如，INPUT_A至INPUT_G)可各具有电平移位器单元435和与电平移位器单元435相关联的测试封装器单元430。电源域105的隔离单元425的输出端子可连接到电源域405的电平移位器单元435的输入端子。
在图4中示出的多电源域多电源隔离系统可包括电源域105，其中，电源域105包括：逻辑块110、连接到逻辑块110的封装器单元420、隔离单元425以及电源控制单元(例如，图1A的125)。电源域405可包括：逻辑块410、连接到逻辑块410的封装器单元430以及电平移位器单元435。每个隔离单元425可连接到对应的封装器单元420并且每个封装器单元420连接到逻辑块110的对应的输出415。每个电平移位器单元435可连接到对应的封装器单元430，并且每个封装器单元430连接到逻辑块410的对应的输入445。每个隔离单元425的输出端子可连接到对应的电平移位器单元435的输入端子。电源控制单元(例如，图1A的125)可连接到电源域105中的隔离单元425。
电源控制单元(例如，图1A的125)可接收DFT内部核测试模式控制信号(例如，DFT_INTEST_MODE)和钳位控制信号(例如，CLAMP_CTRL)，并根据DFT内部核测试模式控制信号(例如，DFT_INTEST_MODE)和钳位控制信号(例如，CLAMP_CTRL)控制隔离单元425。电源控制单元(例如，图1A的125)可根据DFT内部核测试模式控制信号(例如，图3的128)将隔离单元425置于内部核测试模式。
图5A是根据一些实施例的钳位值至零隔离单元ISO-CL-0 240A的示例框图。图5B示出图5A的钳位值至零隔离单元ISO-CL-0 240A的另外的细节。例如，隔离单元240A可包括：逻辑门(诸如，与门530)、第一输入端子A、连接到第二输入端子的反相器535以及输出端子Y1。当ENB＝1时，隔离输出可被钳位至0(例如，默认值)。这种类型的隔离单元可被应用于具有默认状态0的输出端口。隔离单元ISO-CL-0 240A可与图2A的隔离单元120相同。
图5C是根据一些实施例的钳位值至一隔离单元ISO-CL-1 240B的示例框图。图5D示出图5C的钳位值至一隔离单元ISO-CL-1 240B的另外的细节。例如，隔离单元240B可包括：逻辑门(诸如，或门505)、第一输入端子A、第二输入端子以及输出端子Y2。当ENB＝1时，隔离输出可被钳位至1(例如，默认值)。这种类型的隔离单元可被应用于具有默认状态1的输出端口。
图5E是根据一些实施例的包括电源隔离电路(例如，115B)、隔离单元的各种示例(例如，240A和240B)和电源控制单元125B的电源域205的示例框图。在INTEST模式下，电源控制单元125B针对一个或多个ISO-CL-0隔离单元240A和一个或多个ISO-CL-1隔离单元240B执行钳位控制功能。功能性输出(例如，FUNC_OUT_A、FUNC_OUT_B和FUNC_OUT_C)可被钳位至默认值(即，不触发)，以防止切换输出干扰SOC中的其他逻辑和块，并且还减少测试期间的功耗。根据在此公开的实施例，对功能性的I/O路径没有时序影响，并且不需要增加单元面积。
电源控制单元125B可钳位用于测试和电源隔离两者的隔离单元。具有默认状态0的功能性输出(例如，Y2)可被钳位至低。具有默认状态1的功能性输出(例如，Y3)可被钳位至高。电源控制单元125B可根据DFT内部核测试模式控制信号(例如，DFT_INTEST_MODE)将钳位控制逻辑应用到隔离单元(例如，240A和240B)，使得在INTEST模式期间，功能性输出被钳位至默认值(即，不触发)，以防止切换输出干扰SOC中的其他逻辑和块，并且还减少在测试期间的功耗。此外，电源控制单元125B可将钳位控制逻辑应用到与扫描测试输出(例如，DFT_SCAN_SO1和DFT_SCAN_SO2)相关联的一个或多个ISO-CL-0隔离单元240A。例如，电源控制单元125B可在INTEST模式期间将扫描测试输出钳位至低。
根据一些实施例，在具有多个电源域(诸如，低功率SOC)的设计中，利用使添加的DFT控制进入隔离单元(例如，240A和240B)的使能路径ENB的电源隔离电路来提供测试隔离。在不偏离本公开的范围的情况下，测试封装器单元可包括任意通用和专门类型的测试封装器单元以及用于低功率设计的任意类型的电源隔离单元，诸如，专用测试封装器单元、扫描和内建自测试(BIST)测试组合封装器单元以及共享封装器单元。在此公开的系统减少逻辑和面积开销、减少测试和操作的功能性模式期间的功耗，具有更少的时序延迟并且对I/O路径产生更少的时序影响。在此公开的系统通过减少测试封装器和电源隔离逻辑所需的逻辑与面积，来改进对I/O边界和I/O路径的物理设计工作，从而减轻在I/O边界区域中的布线和拥挤。
在一些实施例中，隔离单元240A包括逻辑门(例如，图5B的530)。在一些实施例中，逻辑门530为与门。逻辑门530可具有第一输入端子和第二输入端子。隔离单元240A还可包括连接到与门530的第二输入端子的反相器535。与门530的第一输入端子可连接到封装器单元(例如，115B)。与门530的第二输入端子可经由反相器535连接到电源控制单元125B。电源控制单元125B可包括反相器540。反相器540可接收并反转DFT内部核测试模式控制信号(例如，DFT_INTEST_MODE)。反相器535可再次接收并反转DFT内部核测试模式控制信号(例如，DFT_INTEST_MODE)，从而抵消第一反转。在一些实施例中，反相器540经由反相器535连接到与门530的第二输入端子。电源控制单元125B可包括或门150。在一些实施例中，电源控制单元125B的或门150经由反相器535连接到与门530的第二输入端子。
在一些实施例中，隔离单元240B可包括逻辑门(例如，图5D的505).在一些实施例中，逻辑门505为或门。逻辑门505可具有第一输入端子和第二输入端子。或门505的第一输入端子可连接到封装器单元(例如115B)。或门505的第二输入端子可连接到电源控制单元125B。在一些实施例中，电源控制单元125B的或门150连接到或门505的第二输入端子。
在一些实施例中，输出Y1为可响应于电源控制单元125B而被钳位至低的可测试性设计扫描测试输出。在一些实施例中，输出Y2和输出Y3为可响应于电源控制单元125B而被分别钳位至低和高的功能性输出。所述输出可提供来自相关电源域的功能性和/或可测试性设计信号。
图5F是示出与图5E的逻辑组件相关联的信号的各种波形的示例波形图502。在INTEST模式下，功能性输出可被钳位至稳定值(即，0或1)，并且扫描输出被启用。在550，DFT_INTEST_MODE信号可在CLK信号的上升沿570处被生效为高。因此，输出Y2可在565被钳位至0得到具有默认状态0的FUNC_OUT_B。此外，输出Y3可在560被钳位至1得到具有默认状态1的FUNC_OUT_C。SCAN_SO1可在580被生效为高。在580与输出Y1信号的上升沿585之间可发生1-多路复用器延迟(即，Tdelay)。CLAMP_CTRL信号可在590被生效为高并且在595被失效为低。在CLK信号的上升沿575，DFT_INTEST_MODE信号可在555被失效为低，从而使得输出Y1信号被钳位至0。
图6是根据一些实施例的示出用于与电源域相关联的电路的电源隔离和测试的技术的流程图600。流程可在605开始，其中，电源控制单元接收DFT内部核测试模式控制信号。在610，电源控制单元接收钳位控制信号。在615，电源控制单元根据DFT内部核测试模式控制信号和钳位控制信号来控制一个或多个隔离单元。在620，根据DFT内部核测试模式控制信号将所述一个或多个隔离单元置于内部核测试模式。
在此描述的实施例可被应用于通用和专门类型的测试封装器单元(诸如，专用测试封装器单元、扫描和内建自测试(BIST)组合的封装器单元和/或共享封装器单元)，以及用于低功率设计的任意类型的电源隔离单元。在此描述的电路提供用于电源隔离的核边界处的优化，这提供了测试和操作的功能性模式期间的减少的功耗。使用在此描述的技术，可实现更少的时序延迟和对I/O路径的时序影响。这对于关键I/O路径尤其重要。由于SOC中的嵌入式核和硬IP需要在测试模式期间具有隔离，所以电源控制单元向隔离单元提供可控性。在此描述的测试封装器单元减少在I/O路径中的多路复用器的级数，这提高了I/O时序和速度。I/O边界和I/O路径的物理设计被改进。测试封装器单元和电源隔离逻辑所需的逻辑和面积被减少，因此，在I/O边界区域中的布线和拥挤被减轻。
在此公开一种在具有多个电源域的基于嵌入式核的集成电路中的测试模式隔离的方法和系统。通过使用具有控制方法和逻辑的测试封装器单元和电源隔离(钳位)单元，通过电源隔离单元实现测试模式隔离。可通过来自TCU的测试模式信号和来自PMU的钳位控制信号的组合逻辑来产生用于电源隔离单元的控制信号，使得当核处于测试模式时(例如，当核测试模式被生效时)，输出端口在电源隔离单元的输出处被钳位至稳定状态。这种方法比使用用于测试隔离的具有安全状态逻辑的测试封装器单元的传统方法减少整个I/O逻辑、面积、时序延迟和功耗。
图7是根据在此公开的实施例的包括电源控制单元125B的计算系统700的框图。参照图7，计算系统700还可包括时钟710、随机存取存储器(RAM)715、用户接口720、调制解调器(诸如，基带芯片组)725、固态驱动器/盘(SSD)740、存储器控制器745和/或电池735，它们中的任意或全部可电连接到系统总线705。电源控制单元125B可对应于上面详细描述的那些实施例，并可电连接到系统总线705。
如果计算系统700为移动装置，则电池735可为计算系统700供电，并且由于更有效的操作，可通过在此描述的实施例的实现来减少电池消耗。虽然未在图7中示出，但是计算系统700还可包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
在示例实施例中，计算系统700可用作计算机、计算机服务器、服务器机架、便携式计算机、超移动PC(UMPC)、工作站、上网本、PDA、网络平板电脑、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、数码相机、数字音频录音机/播放器、数字图片/视频录像机/播放器、便携式游戏机、导航系统、黑匣子、三维电视、能够在无线环境下发送和接收信息的装置、构成家庭网络的各种电子装置中的一个电子装置、构成计算机网络的各种电子装置中的一个电子装置、构成远程通信网络的各种电子装置中的一个电子装置、RFID或者构成计算系统的各种电子装置中的一个电子装置。
按照功能块、单元和/或模块在此描述并在附图中示出实施例。本领域技术人员将理解，可通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、接线连接等的电子(或光学)电路来物理实现这些块、单元和/或模块，其中，可使用基于半导体的制造技术或其他制造技术来形成所述电子(或光学)电路。在由微处理器或类似物实现块、单元和/或模块的情况下，可使用软件(例如，微码)来编程它们以执行在此讨论的各种功能，并且可以选择性地由固件和/或软件来驱动。可选择地，每个块、单元和/或模块可通过专用硬件来实现或者被实现为执行一些功能的专用硬件与执行其他功能的处理器(例如，一个或多个编程的微处理器和关联的电路)的组合。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可被物理地分成两个或更多个交互并分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可被物理地组合成更复杂的块、单元和/或模块。
下面的讨论意图提供对可实施本发明构思的特定方面的合适的一个或多个机器的简要的一般的描述。通常，所述一个或多个机器包括系统总线，其中，系统总线附接了处理器、存储器(例如，随机存取存储器(RAM)、只读存储器(ROM)或其他状态保持介质)、存储装置、视频接口和输入/输出接口端口。可通过来自传统的输入装置(诸如，键盘，鼠标等)的输入以及通过从另一个机器接收的指示、与虚拟现实(VR)环境的交互、生物测量反馈或其他输入信号来至少部分地控制所述一个或多个机器。如在此使用的，术语“机器”意图广泛地包含单个机器、虚拟机器或通信地连接的机器、虚拟机器或一起操作的装置的系统。示例性的机器包括计算装置(诸如，个人计算机、工作站、服务器、便携式计算机、手持装置、电话、平板电脑等)以及交通运输装置(诸如，私人或公共交通运输工具(例如，汽车、火车、出租车等)。
所述一个或多个机器可包括嵌入式控制器(诸如，可编程或不可编程逻辑装置或阵列、专用集成电路(ASIC)、嵌入式计算机、智能卡等)。所述一个或多个机器可利用到一个或多个远程机器的一个或多个连接(诸如，通过网络接口、调制解调器或其他通信连接)。机器可通过物理和/或逻辑网络(诸如，内联网、互联网、局域网、广域网等)的方式互连。本领域的技术人员将理解，网络通信可利用包括射频(RF)、卫星、微波、电气和电子工程师协会(IEEE)545.11、
Figure BDA0001504328020000191
光学、红外线、电缆、激光等的各种有线和/或无线近程或远程载波和协议。
可通过参考或结合包括功能、过程、数据结构、应用程序等的关联数据来描述实施例，其中，所述关联数据在被机器访问时导致机器执行任务或定义抽象数据类型或低级别硬件上下文。关联数据可被存储在例如易失性和/或非易失性存储器(例如，RAM、ROM等)中，或存储在其他存储装置及其关联的存储介质中，其中，所述其他存储装置及其关联的存储介质包括硬盘驱动器、软盘、光学存储、磁带、闪存、记忆棒、数字视频盘、生物存储等。可以以包、串行数据、并行数据、传播信号等的形式通过包括物理和/或逻辑网络的环境传送关联数据，并且可以以压缩或加密的格式使用关联数据。关联数据可被用于分布式环境中，并且可被本地和/或远程地存储以供机器访问。
已经参照示出的实施例描述和示出本发明构思的原理，将认识到，在不脱离这些原理的情况下，可对示出的实施例进行布置和细节的修改，并且可以以任何期望的方式进行组合。虽然前面的讨论已经集中于特定的实施例，但是也预期到其他配置。具体地讲，即使在此使用诸如“根据本发明的实施例”等的表述，但这些短语通常意在参考实施例的可能性，而不意图将本发明构思限于特定的实施例配置。如在此使用的，这些术语可参考组合成其他实施例的相同或不同的实施例。
本发明的实施例可包括包含由一个或多个处理器执行的指令的非暂时性机器可读介质，所述指令包含用于执行如在此描述的实施例的元件的指令。
因此，鉴于在此描述的实施例的各种各样的排列，该详细的描述和附带的材料仅意在是说明性的，而不应被视为限制实施例的范围。因此，本发明所要求的是可能落入权利要求及其等同物的范围和精神内的所有这样的修改。

Claims (20)

1.一种电源隔离电路，包括：
逻辑块；
封装器单元，连接到所述逻辑块；
隔离单元，连接到所述封装器单元；
电源控制单元，连接到所述隔离单元并且被配置为接收可测试性设计DFT内部核测试模式控制信号和钳位控制信号，并根据DFT内部核测试模式控制信号和钳位控制信号来控制所述隔离单元。
2.根据权利要求1所述的电源隔离电路，其中，电源控制单元被配置为：根据DFT内部核测试模式控制信号，将所述隔离单元置于内部核测试模式。
3.根据权利要求1所述的电源隔离电路，其中，电源控制单元包括逻辑门，其中，所述逻辑门包括：
第一输入端子，接收DFT内部核测试模式控制信号；
第二输入端子，接收钳位控制信号；
输出端子，被配置为将DFT钳位控制信号发送到所述隔离单元。
4.根据权利要求3所述的电源隔离电路，其中，所述逻辑门为或门。
5.根据权利要求3所述的电源隔离电路，其中，所述隔离单元包括：逻辑门，被配置为从电源控制单元接收DFT钳位控制信号。
6.根据权利要求5所述的电源隔离电路，其中，所述隔离单元的逻辑门为或门，所述或门包括：第一输入端子，连接到所述封装器单元；第二输入端子，被配置为从电源控制单元接收DFT钳位控制信号。
7.根据权利要求6所述的电源隔离电路，其中：
所述隔离单元的逻辑门为具有第一输入端子和第二输入端子的与门；
所述与门的第一输入端子连接到所述封装器单元；
所述隔离单元还包括：反相器，连接到所述与门的第二输入端子；
所述反相器被配置为接收并反转DFT钳位控制信号。
8.根据权利要求7所述的电源隔离电路，其中：
所述反相器被称为第一反相器；
电源控制单元还包括：第二反相器，第二反相器的输出端连接到第一反相器；
第二反相器的输入端连接到电源控制单元的逻辑门的第一输入端子。
9.根据权利要求1所述电源隔离电路，其中，所述封装器单元包括：
第一选择器；
锁存器，连接到第一选择器；
第二选择器，连接到锁存器。
10.根据权利要求9所述的电源隔离电路，其中：
第一选择器为第一多路复用器；
第二选择器为第二多路复用器；
锁存器为钟控触发器。
11.根据权利要求10所述的电源隔离电路，其中：
第一多路复用器包括：第一输入端子，连接到所述逻辑块的输出端子；第二输入端子，连接到钟控触发器的输出端子；
第一多路复用器被第一控制信号控制；
第二多路复用器包括：第一输入端子，连接到第一多路复用器的输出端子；第二输入端子，被配置为接收扫描路径信号；
第二多路复用器被第二控制信号控制；
第二多路复用器的输出端子连接到钟控触发器的输入端子。
12.根据权利要求11所述的电源隔离电路，其中，第一多路复用器的输出端子连接到所述隔离单元。
13.根据权利要求11所述的电源隔离电路，其中：
所述隔离单元被称为第一隔离单元；
所述封装器单元被称为第一封装器单元；
电源隔离电路还包括：第二隔离单元和第二封装器单元；
电源控制单元的输出端子连接到第一隔离单元和第二隔离单元，并且被配置为将DFT钳位控制信号发送到第一隔离单元和第二隔离单元；
第一封装器单元的钟控触发器的输出端子连接到第二封装器单元。
14.根据权利要求13所述的电源隔离电路，其中，第二封装器单元包括：
第一多路复用器；
钟控触发器，连接到所述第一多路复用器；
第二多路复用器，连接到所述钟控触发器。
15.根据权利要求14所述电源隔离电路，其中：
第二封装器单元的第一多路复用器包括：第一输入端子，连接到所述逻辑块的输出端子；第二输入端子，连接到第二封装器单元的钟控触发器的输出端子；
第二封装器单元的第一多路复用器被第一控制信号控制；
第二封装器单元的第二多路复用器包括：第一输入端子，连接到第二封装器单元的第一多路复用器的输出端子；第二输入端子，连接到第一封装器单元的钟控触发器的输出端子；
第二封装器单元的第二多路复用器的第二输入端子被配置为接收扫描路径信号；
第二封装器单元的第二多路复用器被第二控制信号控制；
第二封装器单元的第二多路复用器的输出端子连接到第二封装器单元的钟控触发器的输入端子。
16.根据权利要求1所述的电源隔离电路，还包括：第一电源域，包括所述逻辑块、所述封装器单元、所述隔离单元和电源控制单元，其中，所述隔离单元的输出端子连接到第二电源域的电平移位器单元的输入端子。
17.一种多电源域多电源隔离系统，包括：
第一电源域，包括第一逻辑块、连接到第一逻辑块的第一多个封装器单元、多个隔离单元以及电源控制单元；
第二电源域，包括第二逻辑块、连接到第二逻辑块的第二多个封装器单元以及多个电平移位器单元，
其中：
所述多个隔离单元中的每个隔离单元连接到第一多个封装器单元中的对应的封装器单元；
所述多个电平移位器单元中的每个电平移位器单元连接到第二多个封装器单元中的对应的封装器单元；
所述多个隔离单元中的每个隔离单元的输出端子连接到所述多个电平移位器单元中的对应的电平移位器单元的输入端子；
电源控制单元连接到第一电源域中的所述多个隔离单元。
18.根据权利要求17所述的多电源域多电源隔离系统，其中，电源控制单元被配置为：接收可测试性设计DFT内部核测试模式控制信号和钳位控制信号，并且根据DFT内部核测试模式控制信号和钳位控制信号来控制所述多个隔离单元。
19.根据权利要求18所述的多电源域多电源隔离系统，其中，电源控制单元被配置为：根据DFT内部核测试模式控制信号，将所述多个隔离单元置于内部核测试模式。
20.根据权利要求19所述的多电源域多电源隔离系统，其中，内部核测试模式包括使用扫描链基本结构以诊断功能性故障的根本原因的功能性调试测试模式，其中，电源控制单元被配置为：根据功能性调试测试模式控制信号将所述多个隔离单元置于功能性调试测试模式。
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