CN112649723B - 转换延迟故障测试压缩环境下测试精简方法和装置 - Google Patents
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Abstract
本发明实施例提供一种转换延迟故障测试压缩环境下测试精简方法和装置。所述方法包括：根据故障表进行动态测试精简，生成第一测试集合；根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器。本发明实施例能够实现测试向量的高效率精简，有效地降低数字VLSI测试时间，提高测试效率。
Description
技术领域
本发明涉及数字集成电路测试技术领域，尤其涉及一种转换延迟故障测试压缩环境下测试精简方法和装置。
背景技术
在数字电路测试领域，主要有两种的故障模型：转换故障模型和转换延迟故障模型。转换延迟故障模型测试的特点在于产生的测试向量远远大于转换故障模型。转换延迟故障测试精简是减少测试向量集合的有效途径。测试精简分为动态测试精简及静态测试精简，动态测试精简是指在测试码产生过程中尽量将不同故障测试合并成一个相同测试的过程。静态测试精简是测试码产生过程完成后将测试集合中多余的测试删除的过程，静态测试精简的过程不改变测试的确定位。动态测试精简及静态测试精简都是十分耗时的过程，必须求得一种均衡的动态及静态测试精简策略，实现对CPU时间开销,测试数据容量等较好的平衡。因此，很有必要提出一种新的算法实现高效转换故障测试码产生及静态和动态测试精简。
Hamzaoglu及Patel提出的静态测试精简策略非常精确，该静态测试精简通过穷举所有二，三，或者所有数目更多的测试组合所检测到的故障集合能否覆盖测试t检测到的故障子集。该策略既不精确，因为只能考虑很低数目测试组合，也非常耗时。产生的测试集合很小，需要大量CPU时间。Synopsys及Mentor Graphics的商用工具均采用了一些静态及动态测试精简技术，但是测试集合仍然非常大。
发明内容
针对现有技术问题，本发明实施例提供一种转换延迟故障测试压缩环境下测试精简方法和装置。
本发明实施例提供一种转换延迟故障测试压缩环境下测试精简方法，所述方法包括：
根据故障表进行动态测试精简，生成第一测试集合；
根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器。
本发明实施例提供一种转换延迟故障测试压缩环境下测试精简装置，所述装置包括：
动态测试精简单元，用于根据故障表进行动态测试精简，生成第一测试集合；
静态测试精简单元，用于根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器。
本发明实施例还提供一种电子设备，包括存储器、处理器以及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述转换延迟故障测试压缩环境下测试精简方法。
本发明实施例还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现上述转换延迟故障测试压缩环境下测试精简方法。
本发明实施例提供的转换延迟故障测试压缩环境下测试精简方法和装置，通过进行压缩环境下的动态测试精简，得到第一测试集合，根据压缩测试结构将第一测试集合扩展为第二测试集合，根据第二测试集合进行静态测试精简，能够实现测试向量的高效率精简，有效地降低数字VLSI测试时间，提高测试效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的转换延迟故障测试压缩环境下测试精简方法的流程示意图；
图2为本发明实施例提供的压缩结构的示意图；
图3为本发明实施例提供的转换延迟故障测试压缩环境下测试精简装置的结构示意图；
图4为本发明一实施例提供的电子设备的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
转换延迟故障LOC(launch-off-capture)测试码产生都是在两帧电路模型下完成的。两帧电路模型结构如下：两帧电路由两个相同的电路构成，每帧电路是由原电路的组合逻辑部分构成；第一帧电路对应的每一个触发器的输出与该触发器对应第二帧电路触发器的输出相连。
测试压缩环境下的测试码产生完全不同于不含测试压缩DFT结构的测试码产生。在对本发明实施例进行详细阐述之前，首先介绍不含测试压缩DFT(Design forTestability，可测试性设计)结构的测试精简方法，以与本发明实施例提供的测试压缩环境下的测试精简形成对比。
不含测试压缩DFT结构的动态测试精简方法包括：
1.随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型针对故障f产生测试T；
2.对ST中的任一故障f1，依次在测试T的取值约束下产生测试，如果成功，从故障表中删除f1，更新T；
3.将测试T的无关位随机置为确定值，并对未检测故障表执行故障模拟；
4.从故障表中删除故障模拟覆盖的故障；
5.重复步骤1-4，直到故障表空为止。
生成二次目标故障点集合ST可以是随机的，也可以是可测试性影响锥。用故障点影响锥生成算法计算过程中会出现相同门电位值逻辑冲突情况或者影响锥冲突情况，出现这四种情况时，测试精简进程停止，在集合ST取下一个故障点尝试压缩。以下过程为不含测试压缩DFT结构的基于扫描树设计电路的动态测试精简：
1.基于两帧电路模型对扫描触发器分组并构造扫描树；
2.随机从总的故障表中选择一个目标故障f及其对应的ST故障集合；
3.对于无测试压缩逻辑的电路产生故障f的测试码T；
4.对ST中任意故障f1,在T的取值约束下执行动态测试精简产生测试，如果成功则更新T，并从总的故障表中删除f1；
5.将测试T的无关位随机置为确定值，并对未检测故障表执行故障模拟；
6.从故障表中删除目故障模拟覆盖的故障；
7.重复步骤2-6直到故障表空为止。
传统的测试压缩工具完成ATPG(Automatic Test Pattern Generation，测试向量自动测试码产生)的方式如下：
1.外部扫描链数目及连接ring-generator或者LFSR的本原多项式必须在ATPG前设定；
2.采用类似的方法实现动态测试精简产生测试T；
3.通过测试压缩逻辑将T扩展到整个电路；
4.将T对整个电路剩余故障进行故障模拟；
5.重复2-4操作直到故障表变空为止。
上述ATPG策略的缺点如下：
1.外部扫描链数目及连接ring-generator或者LFSR的本原多项式必须在ATPG前设定；
2.外部扫描链数目及LFSR或ring-generator的大小比实际需要的大；
3.测试压缩环境下测试向量数目增加及ATPG的CPU时间增加不容忽视。
因此，很有必要提出一种新的算法实现测试压缩环境下高效转换故障测试码产生及静态和动态测试精简。
图1示出了本发明一实施例提供的转换延迟故障测试压缩环境下测试精简方法的流程示意图。
如图1所示，具体包括以下步骤：
S11、根据故障表进行动态测试精简，生成第一测试集合；
具体地，数字VLSI转换故障测试向量精简包括动态测试精简及静态测试精简，采用动态测试精简过程，生成第一测试集合，所述第一测试集合中每个测试都含有不确定位，因而测试集合较大。与不含测试压缩结构的动态测试精简不同在于在产生后续测试时不需要将当前测试的无关位随机地置为确定值就进行故障模拟，减少了向量生成时间。
S12、根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器。
静态测试精简是测试码产生完后，检查某个测试检测的故障表是否被一个或多个测试所检测；如果一个测试t检测的故障被其他测试覆盖，测试t可以从测试集中删除。
图2示出了本发明实施例提供的压缩结构的示意图。
如图2所示，该压缩结构包括软件定义线性反馈移位寄存器SLFSR(SoftwareLinear Feedback Shift register,LFSR))、相移器(phase-shifter,ps)，多路输出选择器demultiplexer，简称dmux。相移器PS驱动多个扫描输入，每个扫描输入驱动多个扫描树，每个扫描树由多条扫描链构成，需要说明的是，图2所示压缩结构与现有技术中使用的多扫描链架构不同，相移器在每个阶段驱动多路输出选择器，并且每个多路输出选择器驱动多个扫描树，相移器的每一级驱动一个多路输出选择器而不是扫描链。与PS的每一级驱动一个扫描链架构相比，上述架构显著减小相移器的大小。
本发明实施例以电路结构分析和故障点可测试影响锥计算为基础，基于压缩结构将第一测试集合扩展为第二测试集合，根据第二测试集合可高效地删除多余测试码，在保持故障覆盖率不变的前提下，降低了ATPG所需CPU时间及测试向量数目，提高ATPG效率。
本发明实施例提供的转换延迟故障测试压缩环境下测试精简方法，通过测试压缩结构将动态测试精简产生的测试集合进行扩展，根据扩展的测试集合进行静态测试精简，能够实现测试向量的高效率精简，有效地降低数字VLSI测试时间，提高测试效率。
在上述实施例的基础上，步骤S11具体包括测试压缩环境下基于多扫描链的动态测试精简步骤：
从所述故障表中随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型产生故障f的测试码T，并从所述故障表中删除f；
对ST中任一故障f1，在T的取值约束下执行动态测试精简，若产生测试，则从故障表中删除f1，并更新所述测试T；
对未检测故障表执行故障模拟，从所述未检测故障表中删除故障模拟覆盖的故障，并更新所述未检测故障表对应的测试集合，所述未检测故障表为所述故障表进行删除操作后剩余故障的故障表；
重复以上步骤，直至所述未检测故障表空为止，得到第一测试集合。
在上述实施例的基础上，步骤S11具体还包括测试压缩环境下基于扫描树的动态测试精简步骤：
基于两帧电路模型对扫描触发器分组并构造扫描树；
从所述故障表中随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型产生故障f的测试码T，并从所述故障表中删除f；
对ST中任一故障f1，在T的取值约束下执行动态测试精简，若产生测试，则从所述故障表中删除f1，更新所述测试T；
对未检测故障表执行故障模拟，从所述未检测故障表中删除故障模拟覆盖的故障，并更新所述未检测故障表对应的测试集合，所述未检测故障表为所述故障表进行删除操作后剩余故障的故障表；
重复以上步骤，直至所述未检测故障表空为止，得到第一测试集合。
具体地，采用上述动态测试精简过程，每个测试都含有不确定位。故障模拟也是对含有不确定位的测试完成的。采用该策略ATPG的CPU时间可能相对较高及测试向量数目可能较大。因而必须采用静态测试精简策略降低测试数目及测试数据容量。
在上述实施例的基础上，步骤S12具体包括测试压缩环境下基于多扫描链的静态测试精简步骤：
获取基于多扫描链测试压缩环境下的动态测试精简完成后得到的第一测试集合TT1＝{t1,t2,…,tn}，所述第一测试集合中每个测试ti携带故障表F(ti)，i为大于等于1小于等于n的整数；
具体地，获得动态测试精简完成后得到测试集TT1＝{t1,t2,…,tn}，每个测试ti附带一个故障表F(ti),该故障表是在测试码产生过程中形成的，其中，故障表中每个故障只出现一次；
根据所述第一测试集合选择软件定义线性反馈移位寄存器SLFSR的本原多项式和外部扫描输入数目，使得所述第一测试集合的所有测试均实现编码；
具体地，选择使得SLFSR对第一测试集合的所有测试均能够实现编码的本原多项式及外部扫描输入数目。
对TT1中任意测试ti,将预先计算好的SLFSR的种子置入SLFSR，将预先计算好的外部扫描输入的附加变量通过外部扫描输入，并根据相移器扩展到所有扫描单元获得新的测试ti’，得到第二测试集合TT2＝{t1’,t2’,…,tn’}；
具体地，根据所选的本原多项式将计算好的SLFSR的种子注入到SLFSR，并将计算好的外部扫描输入的附加变量注入到扫描电路，外部扫描输入的附加变量根据每个扫描链确定，相移器对所有扫描单元填充一个值，得到确定的变量，因此，第二测试集合TT2不再有不确定位。
针对电路完全故障表F＝{f1,f2,…,fm}，对TT2中的每个测试ti’执行无丢弃的故障模拟，对每一个测试ti’得到所述测试检测到的全部故障集合F1(ti’)；
具体地，对TT2中每个测试根据电路完全故障表做无丢弃的故障模拟，得到的全部故障集合F1(ti’)远远大于扩展前的故障集合F(ti)，
识别TT2中的必要测试子集ET＝{et1’,et2’,…,et m’}，所述必要测试子集ET满足：对于任何etj’∈ET，存在至少一个故障f，f只被etj’检测，j为大于等于1小于等于m的整数；
具体地，必要测试子集中的任意测试etj’覆盖至少一个故障，该故障仅被测试etj’检测。
对于任意ti∈TT1，若ti检测到的故障集合满足
则从TT1中删除ti，否则将ti置入ET中；
输出最终的测试集合TT1。
在上述实施例的基础上，步骤S12还包括测试压缩环境下基于扫描树的静态测试精简步骤：
获取基于扫描树的动态测试精简完成后得到的第一测试集合TT1＝{t1,t2,…,tn}，所述第一测试集合中每个测试ti携带故障表F(ti)，i为大于等于1小于等于n的整数；
具体地，获得动态测试精简完成后得到测试集TT1＝{t1,t2,…,tn}，每个测试ti附带一个故障表F(ti),该故障表是在测试码产生过程中形成的。
根据所述第一测试集合选择最低度数的软件定义线性反馈移位寄存器SLFSR及实现的本原多项式，选择外部扫描输入的数目，对TT1的每个测试ti，计算外部扫描链数目及需要移入的外部附加变量的轮数；
具体地，基于图2所示的压缩结构，选择最低度数的软件定义线性反馈移位寄存器SLFSR及实现的本原多项式，并选择外部扫描输入的数目，TT1的每个测试计算外部扫描链数目及需要移入的外部附加变量的轮数，最多为dmux轮。
对TT1中任意测试ti，将预先计算好的SLFSR的种子置入SLFSR；将预先计算好的外部扫描输入的附加变量通过外部扫描输入，并根据相移器扩展到所有扫描单元获得新的测试ti’，得到第二测试集合TT2＝{t1’,t2’,…,tn’}；
具体地，第二测试集合TT2不含不确定位。
针对电路完全故障表F＝{f1,f2,…,fm}，对每一个TT2的测试ti’做无故障丢弃故障模拟，对每一个测试ti’得到所述测试检测到的全部故障集合F1(ti’)；
具体地，对TT2中每个测试根据电路完全故障表做无丢弃的故障模拟，得到的全部故障集合F1(ti’)远远大于扩展前的故障集合F(ti)，
识别TT2中的必要测试子集ET＝{et1’,et2’,…,et m’}，所述必要测试子集ET满足：对于任何etj’∈ET，存在至少一个故障f，f只被etj’检测，j为大于等于1小于等于m的整数；
具体地，必要测试子集中的任意测试etj’覆盖至少一个故障，该故障仅被测试etj’检测。
对于任何测试ti∈TT1，若ti检测到的故障集合满足
则从TT1中删除ti，否则将ti置入ET中；
若上轮循环删除的测试数目达到给定比例，改变测试处理顺序，重复操作，直到本轮静态测试精简删除数目不能达到给定比例；
输出最终的测试集合TT1。
下面用具体实验的例子对静态测试精简的效果进行说明。
实验中的静态测试精简步骤为：
动态测试精简完成后得到测试集TT1＝{t1,t2,…,tn},每个测试ti附带一个故障表F(ti),该故障表是在测试码产生过程中形成的；针对电路完全故障表F＝{f1,f2,…,fm},对每一个测试做无故障丢弃故障模拟，即任何测试都是对完全故障集合做故障模拟，对每一个测试ti得到检测到的故障表F1(ti)。一般情况下，有
采用下述步骤完成静态测试精简：
a)针对电路完全故障表F＝{f1,f2,…,fm},对每一个测试做无故障丢弃故障模拟，即任何测试都是对完全故障集合做故障模拟，对每一个测试ti得到F1(ti)；
b)产生测试集合TT2中的必要测试ET＝{et1’,et2’,…,etm’}，必要测试etj’覆盖至少一个故障，该故障仅被测试etj’检测，将etj’置入最终测试集合FT中；
c)对于任何测试ti,如果ti检测到的故障集合满足：
则将ti从测试集合TT1中删除，否者将ti置入ET中，更新ET；
d)如果上轮循环删除的测试数目达到给定比例，改变测试处理顺序，重复b)和c)操作，直到本轮静态测试精简删除数目不能达到给定的基本数目；
e)输出最终的测试集合TT1。
上述静态测试精简算法非常节省CPU时间，大部分情况下可以高效地减少测试数目，因而降低测试数据容量及降低测试时间。
本发明实施例实验平台为Dell Precision Tower 7910工作站。表1、表2和表3给出了将本发明应用到ISCAS89，ITC99，IWLS2005及几个open-core电路的实验结果。
表1示出了本发明实施例提供的在非测试压缩环境下的测试码产生和测试压缩环境下的测试码产生的性能评价。
表1
表2示出了本发明实施例提供的扫描森林设计对非测试压缩环境下的测试码产生和测试压缩环境下的测试码产生的性能评价。
表2
参照表1和表2，circuit表示电路名称，PIs,POs,FFs,gates,vec,vec1,FC,及CPU(s)分别表示输入数，输出数，触发器数目，门数，测试码数，静态测试精简前的测试数目，故障覆盖率，及CPU时间(秒)采用本发明可以有效地精简测试向量的个数，并有较短的测试向量产生时间。Tcompact，scan-forest及compact-tc分别表示在非测试压缩环境下的测试码产生算法，扫描森林设计对非测试压缩环境下的测试码产生算法，及本发明实施例提出的测试压缩环境下的测试码产生算法。最大的电路leon3mp_avset含约185000触发器及173万门，测试码产生所需时间约63小时。约为非测试压缩环境下ATPG时间的3倍，向量数目约为1.336倍(相比scan-forest)。电路leon2的情形类似，相比非测试压缩环境的ATPG结果，compact-tc所需CPU时间都要高，测试码数目相较非测试压缩环境下的情形要高。对于另外两个大电路netcard及leon3mp,测试数非常接近，但CPU时间大约为非测试压缩环境下的3倍。这主要是源于测试码产生向量均含有大量的未确定位，虽然本发明提出的静态测试精简策略大幅降低测试数目，但是对于四个open-core的电路CPU时间仍然远远高于(2-3倍)非测试压缩环境下的情形。
表3示出了本发明实施例提供的静态测试精简策略的效果。
表3
参照表3，SI,dmux,external，vec1,CPU1(s),CPU(s),vec及PRR分别表示内部扫描链数目，多选一转换器(demultiplexer)的扇出数，外部扫描连数目，静态测试精简前的测试数，ATPG所需的CPU时间(秒)，静态测试精简所需时间(秒),静态测试精简后的测试数目,及相比静态测试精简前的测试数目降低倍数。实验数据表明，测试码产生的CPU时间远远高于静态测试精简的时间(11.8倍)，因而静态测试精简策略有很好的可扩展性。
图3示出了本发明实施例提供的转换延迟故障测试压缩环境下测试精简装置的结构示意图。
如图3所示，所述装置包括：动态测试精简单元31和静态测试精简单元32，其中：
所述动态测试精简单元31，用于根据故障表进行动态测试精简，生成第一测试集合；
所述静态测试精简单元32，用于根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器。
本发明实施例提供的转换延迟故障测试压缩环境下测试精简装置，测试压缩结构将动态测试精简产生的测试集合进行扩展，根据扩展的测试集合进行静态测试精简，能够实现测试向量的高效率精简，有效地降低数字VLSI测试时间，提高测试效率。
在上述实施例的基础上，所述动态测试精简单元31包括：
第一测试模块，用于从所述故障表中随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型产生故障f的测试码T，并从所述故障表中删除f；
第二测试模块，对ST中任一故障f1，在T的取值约束下执行动态测试精简，若产生测试，则从故障表中删除f1，并更新所述测试T；
第一模拟模块，对未检测故障表执行故障模拟，从所述未检测故障表中删除故障模拟覆盖的故障，并更新所述未检测故障表对应的测试集合，所述未检测故障表为所述故障表进行删除操作后剩余故障的故障表；
第一重复模块，用于重复以上步骤，直至所述未检测故障表空为止，得到第一测试集合。
在上述实施例的基础上，所述动态测试精简单元31还包括：
构造模块，用于基于两帧电路模型对扫描触发器分组并构造扫描树；
第三测试模块，用于从所述故障表中随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型产生故障f的测试码T，并从所述故障表中删除f；
第四测试模块，用于对ST中任一故障f1，在T的取值约束下执行动态测试精简，若产生测试，则从所述故障表中删除f1，更新所述测试T；
第二模拟模块，用于对未检测故障表执行故障模拟，从所述未检测故障表中删除故障模拟覆盖的故障，并更新所述未检测故障表对应的测试集合，所述未检测故障表为所述故障表进行删除操作后剩余故障的故障表；
第二重复模块，用于重复以上步骤，直至所述未检测故障表空为止，得到第一测试集合。
在上述实施例的基础上，所述静态测试精简单元32包括：
第一获取模块，用于获取基于多扫描链测试压缩环境下的动态测试精简完成后得到的第一测试集合TT1＝{t1,t2,…,tn}，所述第一测试集合中每个测试ti携带故障表F(ti)，i为大于等于1小于等于n的整数；
第一选择模块，用于根据所述第一测试集合选择软件定义线性反馈移位寄存器SLFSR的本原多项式和外部扫描输入数目，使得所述第一测试集合的所有测试均实现编码；
第一扩展模块，用于对TT1中任意测试ti,将预先计算好的SLFSR的种子置入SLFSR，将预先计算好的外部扫描输入的附加变量通过外部扫描输入，并根据相移器扩展到所有扫描单元获得新的测试ti’，得到第二测试集合TT2＝{t1’,t2’,…,tn’}；
第一执行模块，用于针对电路完全故障表F＝{f1,f2,…,fm}，对TT2中的每个测试ti’执行无丢弃的故障模拟，对每一个测试ti’得到所述测试检测到的全部故障集合F1(ti’)；
第一识别模块，用于识别TT2中的必要测试子集ET＝{et1’,et2’,…,et m’}，所述必要测试子集ET满足：对于任何etj’∈ET，存在至少一个故障f，f只被etj’检测，j为大于等于1小于等于m的整数；
第一处理模块，用于对于任意ti∈TT1，若ti检测到的故障集合满足
则从TT1中删除ti，否则将ti置入ET中；
第一输出模块，用于输出最终的测试集合TT1。
在上述实施例的基础上，所述静态测试精简单元32还包括：
第二获取模块，用于获取基于扫描树的动态测试精简完成后得到的第一测试集合TT1＝{t1,t2,…,tn}，所述第一测试集合中每个测试ti携带故障表F(ti)，i为大于等于1小于等于n的整数；
第二选择模块，用于根据所述第一测试集合选择最低度数的软件定义线性反馈移位寄存器SLFSR及实现的本原多项式，选择外部扫描输入的数目，对TT1中的每个测试ti，计算外部扫描链数目及需要移入的外部附加变量的轮数；
第二扩展模块，用于对TT1中任意测试ti，将预先计算好的SLFSR的种子置入SLFSR；将预先计算好的外部扫描输入的附加变量通过外部扫描输入，并根据相移器扩展到所有扫描单元获得新的测试ti’，得到第二测试集合TT2＝{t1’,t2’,…,tn’}；
第二执行模块，用于针对电路完全故障表F＝{f1,f2,…,fm}，对每一个TT2的测试ti’做无故障丢弃故障模拟，对每一个测试ti’得到所述测试检测到的全部故障集合F1(ti’)；
第二识别模块，用于识别TT2中的必要测试子集ET＝{et1’,et2’,…,et m’}，所述必要测试子集ET满足：对于任何etj’∈ET，存在至少一个故障f，f只被etj’检测，j为大于等于1小于等于m的整数；
第二处理模块，用于对于任何测试ti∈TT1，若ti检测到的故障集合满足
则从TT1中删除ti，否则将ti置入ET中；
第三处理模块，用于若上轮循环删除的测试数目达到给定比例，改变测试处理顺序，重复操作，直到本轮静态测试精简删除数目不能达到给定比例；
第二输出模块，用于输出最终的测试集合TT1。
本实施例所述的转换延迟故障测试压缩环境下测试精简装置可以用于执行上述方法实施例，其原理和技术效果类似，此处不再赘述。
图4示例了一种电子设备的实体结构示意图，如图4所示，该电子设备可以包括：处理器(processor)41、通信接口(Communications Interface)42、存储器(memory)43和通信总线44，其中，处理器41，通信接口42，存储器43通过通信总线44完成相互间的通信。处理器41可以调用存储器43中的逻辑指令，以执行上述各实施例提供的方法。
此外，上述的存储器43中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本发明实施例还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各实施例提供的方法。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (7)
1.一种转换延迟故障测试压缩环境下测试精简方法，其特征在于，所述方法包括：
根据故障表进行动态测试精简，生成第一测试集合；
根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器；
所述根据故障表进行动态测试精简，生成第一测试集合，还包括测试压缩环境下基于扫描树的动态测试精简步骤：
基于两帧电路模型对扫描触发器分组并构造扫描树；
从所述故障表中随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型产生故障f的测试码T，并从所述故障表中删除f；
对ST中任一故障f1，在T的取值约束下执行动态测试精简，若产生测试，则从所述故障表中删除f1，更新所述测试码 T；
对未检测故障表执行故障模拟，从所述未检测故障表中删除故障模拟覆盖的故障，并更新所述未检测故障表对应的测试集合，所述未检测故障表为所述故障表进行删除操作后剩余故障的故障表；
重复以上步骤，直至所述未检测故障表空为止，得到第一测试集合。
2.根据权利要求1所述的转换延迟故障测试压缩环境下测试精简方法，其特征在于，所述根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，还包括测试压缩环境下基于扫描树的静态测试精简步骤：
获取基于扫描树的动态测试精简完成后得到的第一测试集合TT1＝{t1,t2,…,tn}，所述第一测试集合中每个测试ti携带故障表F(ti)，i为大于等于1小于等于n的整数；
根据所述第一测试集合选择最低度数的软件定义线性反馈移位寄存器SLFSR及实现的本原多项式，选择外部扫描输入的数目，对TT1中的每个测试ti，计算外部扫描链数目及需要移入的外部附加变量的轮数；
对TT1中任意测试ti，将预先计算好的SLFSR的种子置入SLFSR；将预先计算好的外部扫描输入的附加变量通过外部扫描输入，并根据相移器扩展到所有扫描单元获得新的测试ti’，得到第二测试集合TT2＝{t1’,t2’,…,tn’}；
针对电路完全故障表F＝{f1,f2,…,fm}，对每一个TT2的测试ti’做无故障丢弃故障模拟，对每一个测试ti’得到所述测试检测到的全部故障集合F1(ti’)；
识别TT2中的必要测试子集ET＝{et1’,et2’,…,etm’}，所述必要测试子集ET满足：对于任何etj’∈ET，存在至少一个故障f，f只被etj’检测，j为大于等于1小于等于m的整数；
对于任何测试ti∈TT1，若ti检测到的故障集合满足
则从TT1中删除ti，否则将ti置入ET中；
若上轮循环删除的测试数目达到给定比例，改变测试处理顺序，重复操作，直到本轮静态测试精简删除数目不能达到给定比例；
输出最终的测试集合TT1。
3.一种转换延迟故障测试压缩环境下测试精简方法，其特征在于，所述方法包括：
根据故障表进行动态测试精简，生成第一测试集合；
根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器；
所述根据故障表进行动态测试精简，生成第一测试集合，包括测试压缩环境下基于多扫描链的动态测试精简步骤：
从所述故障表中随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型产生故障f的测试码T，并从所述故障表中删除f；
对ST中任一故障f1，在T的取值约束下执行动态测试精简，若产生测试，则从故障表中删除f1，并更新所述测试码 T；
对未检测故障表执行故障模拟，从所述未检测故障表中删除故障模拟覆盖的故障，并更新所述未检测故障表对应的测试集合，所述未检测故障表为所述故障表进行删除操作后剩余故障的故障表；
重复以上步骤，直至所述未检测故障表空为止，得到第一测试集合；
所述根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，包括测试压缩环境下基于多扫描链的静态测试精简步骤：
获取基于多扫描链测试压缩环境下的动态测试精简完成后得到的第一测试集合TT1＝{t1,t2,…,tn}，所述第一测试集合中每个测试ti携带故障表F(ti)，i为大于等于1小于等于n的整数；
根据所述第一测试集合选择软件定义线性反馈移位寄存器SLFSR的本原多项式和外部扫描输入数目，使得所述第一测试集合的所有测试均实现编码；
对TT1中任意测试ti,将预先计算好的SLFSR的种子置入SLFSR，将预先计算好的外部扫描输入的附加变量通过外部扫描输入，并根据相移器扩展到所有扫描单元获得新的测试ti’，得到第二测试集合TT2＝{t1’,t2’,…,tn’}；
针对电路完全故障表F＝{f1,f2,…,fm}，对TT2中的每个测试ti’执行无丢弃的故障模拟，对每一个测试ti’得到所述测试检测到的全部故障集合F1(ti’)；
识别TT2中的必要测试子集ET＝{et1’,et2’,…,etm’}，所述必要测试子集ET满足：对于任何etj’∈ET，存在至少一个故障f，f只被etj’检测，j为大于等于1小于等于m的整数；
对于任意ti∈TT1，若ti检测到的故障集合满足
则从TT1中删除ti，否则将ti置入ET中；
输出最终的测试集合TT1。
4.一种转换延迟故障测试压缩环境下测试精简装置，其特征在于，所述装置包括：
动态测试精简单元，用于根据故障表进行动态测试精简，生成第一测试集合；
静态测试精简单元，用于根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器；
所述动态测试精简单元还包括：
构造模块，用于基于两帧电路模型对扫描触发器分组并构造扫描树；
第三测试模块，用于从所述故障表中随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型产生故障f的测试码T，并从所述故障表中删除f；
第四测试模块，用于对ST中任一故障f1，在T的取值约束下执行动态测试精简，若产生测试，则从所述故障表中删除f1，更新所述测试码 T；
第二模拟模块，用于对未检测故障表执行故障模拟，从所述未检测故障表中删除故障模拟覆盖的故障，并更新所述未检测故障表对应的测试集合，所述未检测故障表为所述故障表进行删除操作后剩余故障的故障表；
第二重复模块，用于重复以上步骤，直至所述未检测故障表空为止，得到第一测试集合。
5.一种转换延迟故障测试压缩环境下测试精简装置，其特征在于，所述装置包括：
动态测试精简单元，用于根据故障表进行动态测试精简，生成第一测试集合；
静态测试精简单元，用于根据测试压缩结构将所述第一测试集合扩展为第二测试集合，根据所述第二测试集合进行静态测试精简，所述测试压缩结构包括软件定义线性反馈移位寄存器SLFSR和相移器；
所述动态测试精简单元还包括：
第一测试模块，用于从所述故障表中随机选择一个目标故障f及其对应的ST故障集合，对于无测试压缩逻辑的两帧电路模型产生故障f的测试码T，并从所述故障表中删除f；
第二测试模块，对ST中任一故障f1，在T的取值约束下执行动态测试精简，若产生测试，则从故障表中删除f1，并更新所述测试码 T；
第一模拟模块，对未检测故障表执行故障模拟，从所述未检测故障表中删除故障模拟覆盖的故障，并更新所述未检测故障表对应的测试集合，所述未检测故障表为所述故障表进行删除操作后剩余故障的故障表；
第一重复模块，用于重复以上步骤，直至所述未检测故障表空为止，得到第一测试集合；
所述静态精简测试单元根据所述第二测试集合进行静态测试精简，包括测试压缩环境下基于多扫描链的静态测试精简步骤：
获取基于多扫描链测试压缩环境下的动态测试精简完成后得到的第一测试集合TT1＝{t1,t2,…,tn}，所述第一测试集合中每个测试ti携带故障表F(ti)，i为大于等于1小于等于n的整数；
根据所述第一测试集合选择软件定义线性反馈移位寄存器SLFSR的本原多项式和外部扫描输入数目，使得所述第一测试集合的所有测试均实现编码；
对TT1中任意测试ti,将预先计算好的SLFSR的种子置入SLFSR，将预先计算好的外部扫描输入的附加变量通过外部扫描输入，并根据相移器扩展到所有扫描单元获得新的测试ti’，得到第二测试集合TT2＝{t1’,t2’,…,tn’}；
针对电路完全故障表F＝{f1,f2,…,fm}，对TT2中的每个测试ti’执行无丢弃的故障模拟，对每一个测试ti’得到所述测试检测到的全部故障集合F1(ti’)；
识别TT2中的必要测试子集ET＝{et1’,et2’,…,etm’}，所述必要测试子集ET满足：对于任何etj’∈ET，存在至少一个故障f，f只被etj’检测，j为大于等于1小于等于m的整数；
对于任意ti∈TT1，若ti检测到的故障集合满足
则从TT1中删除ti，否则将ti置入ET中；
输出最终的测试集合TT1。
6.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1至3任一项所述转换延迟故障测试压缩环境下测试精简方法的步骤。
7.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求1至3任一项所述转换延迟故障测试压缩环境下测试精简方法的步骤。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1862274A (zh) * | 2006-05-27 | 2006-11-15 | 合肥工业大学 | 一种多扫描链的大规模集成电路测试数据压缩方法 |
| CN101923897A (zh) * | 2009-04-23 | 2010-12-22 | 瑞萨电子株式会社 | 半导体集成电路和用于半导体集成电路的测试方法 |
| CN102707224A (zh) * | 2012-06-04 | 2012-10-03 | 清华大学 | 集成电路转换延迟测试向量精简方法 |
| CN103499787A (zh) * | 2013-09-24 | 2014-01-08 | 中国科学院自动化研究所 | 一种测试数据压缩方法、数据解压缩装置及解压缩方法 |
| CN107544017A (zh) * | 2017-07-12 | 2018-01-05 | 清华大学 | 基于向量压缩的低功耗加权伪随机测试方法及相关设备 |
| CN108845248A (zh) * | 2018-05-02 | 2018-11-20 | 清华大学 | 一种基于向量压缩的低功耗测试压缩方法和系统、clfsr |
| CN109143039A (zh) * | 2018-10-09 | 2019-01-04 | 清华大学 | 单固定型故障低功耗测试方法 |
| CN110221196A (zh) * | 2019-06-25 | 2019-09-10 | 清华大学 | 单固定型故障基于可测试性影响锥的测试精简方法及系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9170298B2 (en) * | 2012-05-25 | 2015-10-27 | New York University | System, method and computer-accessible medium for design for testability support for launch and capture of power reduction in launch-off-capture testing |
-
2019
- 2019-10-11 CN CN201910965117.6A patent/CN112649723B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1862274A (zh) * | 2006-05-27 | 2006-11-15 | 合肥工业大学 | 一种多扫描链的大规模集成电路测试数据压缩方法 |
| CN101923897A (zh) * | 2009-04-23 | 2010-12-22 | 瑞萨电子株式会社 | 半导体集成电路和用于半导体集成电路的测试方法 |
| CN102707224A (zh) * | 2012-06-04 | 2012-10-03 | 清华大学 | 集成电路转换延迟测试向量精简方法 |
| CN103499787A (zh) * | 2013-09-24 | 2014-01-08 | 中国科学院自动化研究所 | 一种测试数据压缩方法、数据解压缩装置及解压缩方法 |
| CN107544017A (zh) * | 2017-07-12 | 2018-01-05 | 清华大学 | 基于向量压缩的低功耗加权伪随机测试方法及相关设备 |
| CN108845248A (zh) * | 2018-05-02 | 2018-11-20 | 清华大学 | 一种基于向量压缩的低功耗测试压缩方法和系统、clfsr |
| CN109143039A (zh) * | 2018-10-09 | 2019-01-04 | 清华大学 | 单固定型故障低功耗测试方法 |
| CN110221196A (zh) * | 2019-06-25 | 2019-09-10 | 清华大学 | 单固定型故障基于可测试性影响锥的测试精简方法及系统 |
Non-Patent Citations (1)
| Title |
|---|
| 基于LFSR状态相关的测试数据压缩方法;毛蔚 等;《微型机与应用》;20100331(第6期);第63-66页 * |
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