JPH04104517A

JPH04104517A - バイアス回路

Info

Publication number: JPH04104517A
Application number: JP22402590A
Authority: JP
Inventors: Satoru Tanizawa; 谷澤　哲; Takehito Doi; 土井　岳人
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1990-08-23
Filing date: 1990-08-23
Publication date: 1992-04-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要〕バイアス回路に関し、構成の簡素化およびコンパクト化を図り、安定性のよい
バイアス回路を提供することを目的とし、第１の電位を
持つ第１の電源線と、該第１の電位よりも負方向に深い
第２の電位を持つ第２の電源線と、一端を前記第１の電
源線に接続する第１の負荷素子と、コレクタを前記第１
の負荷素子の他端に接続するとともに、エミッタを前記
第２の電源線に接続する第１のトランジスタと、一端を
前記第１のトランジスタのベースに接続するとともに、
前記第２の電源線に他端を接続する第２の負荷素子と、
一端を前記第１のトランジスタのベースに接続するとと
もに、他端からバイアス電圧を取り出す第３の負荷素子
と、エミッタを前記第３の負荷素子の他端に接続すると
ともに、ベースを前記第１のトランジスタのコレクタに
接続する第２のトランジスタと、を備えたことを特徴と
する。

〔産業上の利用分野〕

本発明は、バイアス回路、詳しくは、ＥＣＬ回路の出力
レベルを決定するためのバイアス電圧、および入力しき
い値を決定するための基準電圧を発生するバイアス回路
に関する。

通常、集積回路内の論理演算回路に対しては高速性が強
く求められ、−ｉに、バイポーラトランジスタをＥ　Ｃ
Ｌ　（ｅｍｉｔｔｅｒ　ｃｏｕｐｌｅｄ　ｌｏｇｉｃ　
）接続したＥＣＬ回路が使用される。

かかるＥＣＬ回路は、その入力しきい値を決定するため
の基準電圧（ＶＲＩ、■、２）や、出力レベルを決定す
るためのバイアス電圧（ＶＣＳ）を必要とする。これら
の電圧は、ＥＣＬ回路の論理振幅がおよそ６００ｍＶ程
度と微小であることから、きわめて高安定、高精度なこ
とが求められる。例えば、後に詳述するバンドギャップ
・リファレンス回路を採用したバイアス回路の使用によ
り、ＥＣＬ回路内部のしきい値を安定化でき、第９図に
示すように、チップ外部からの信号で直接にゲート回路
（ＥＣＬ回路）をドライブすることができる。

しかし一方で、近時の大規模化した半導体集積回路にあ
っては、信号線の抵抗分による信号遅延が大きくなる傾
向にあり、第１０図に示すように、信号線の途中にバッ
ファを設けるようになってきた。

ここで、バッファが、チップ外部からの信号と所定のし
きい値とを比較してその結果を所定のレベルでチップ内
部に出力する入力バッファであるとすると、あるいは、
チップ内部からの信号と所定のしきい値とを比較してそ
の結果を所定のレベルでチップ外部に出力する出力バッ
ファであるとすると、当該バッファに対してもバイアス
回路が必要で、内部ゲート用やバッファ用など数多くの
バイアス回路を必要とする。

〔従来の技術］第１１図は従来のバイアス回路の構成図であり、ハンド
・ギャップ型のバイアス回路である。

この回路は、トランジスタＴ、とＴ、の各ベース・エミ
ッタ間順方向電圧の差により求まる電位差に基づいて、
ｔＲＶ　ｃ　ｃ　　Ｖ　Ｅ　Ｅ間に流れる電流を一定に
制御する定電流部１と、該一定の電流に基づき、高電位
電源■ｃｏから所定値だけ電圧降下した基準電圧Ｖｌｌ
ｌ、ＶＩＺ、および、バイアス電圧Ｖ０、を発生する電
圧発生部２と、図中右半分に示したＥＣＬ構成ゲート回
路の温度依存性を補償する温度補償部３と、を備えるも
ので、トランジスタＴ３とＴ、の各ベース・エミッタ間
順方向電圧■ｌＥ：ｌ　、■ＩＥｓの差によって決まる
一定の電位差をリファレンス電圧として、ＶＣＣからト
ランジスタＴ、のベース・エミッタ間順方向電圧分、さ
らにトランジスタＴ、のベース・エミッタ間順方向電圧
分に相当する電位だけ下がった基準電圧■□、■１□を
出力するとともに、トランジスタＴ４のベース・エミッ
タ間順方向電圧分に相当する電位だけ下がったバイアス
電圧■、３を発生する。

（発明が解決しようとする課題〕上記従来のバイアス回路にあっては、ＶＩＩＥ３、Ｖ　
ｌｌｌ５の差によって決まる一定の電位差を作り出すた
めに、Ｔ３のエミッタ面積を太きく　（Ｖｓｔｚを小さ
く）シたり、Ｔ５のエミッタ面積を小さく（Ｖ、、を大
きく）シたりする必要がある。

しかしなから、エミッタ面積を小さくすると、製造誤差
が大きくなって必要な精度を確保し難（なるので、限界
があり、主としてＴ３のエミッタ面積を拡大することに
なるが、Ｔ３、Ｔ５のエミツタ面積比を２倍にしたとし
ても、たかだか２０ｍＶ程度の電位差しか出せず、仮に
１０倍もの面積差とした場合でも、やっと６０ｍＶ程度
の微小な電位差しか得ることができない。したがって、
基準電圧やバイアス電圧をより安定化するといった面で
不十分であり解決すべき問題点がある。

また、所要の電位差を得るためには、トランジスタＴ３
のエミッタ面積を相当に拡大しなければならないから、
バイアス回路が大型化するといった問題点がある。

本発明は、このような問題点に鑑みてなされたもので、
構成の簡素化およびコンパクト化を図り、安定性のよい
バイアス回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明に係るバイアス回路は、上記目的を達成するため
その原理構成図を第１図に示すように、第１の電位を持
つ第１の電源線１０と、該第１の電位よりも負方向に深
い第２の電位を持つ第２の電源線１１と、一端を前記第
１の電源線１０に接続する第１の負荷素子１２と、コレ
クタを前記第１の負荷素子１２の他端に接続するととも
に、エミッタを前記第２の電源線１１に接続する第１の
トランジスタ１３と、一端を前記第１のトランジスタ１
３のベースに接続するとともに、前記第２の電源線１１
に他端を接続する第２の負荷素子１４と、一端を前記第
１のトランジスタ１３のベースに接続するとともに、他
端からバイアス電圧を取り出す第３の負荷素子１６と、
エミッタを前記第３の負荷素子１６の他端に接続すると
ともに、ベースを前記第１のトランジスタ１３のコレク
タに接続する第２のトランジスタ１７と、を備えたこと
を特徴とする。

〔作用〕

本発明では、第１のトランジスタ１３のベース・エミッ
タ間順方向電圧に、第３の負荷素子１６の電圧降下分を
加えた電圧がバイアス電圧として生成される。

また、第１、第２のトランジスタ１３．１７および第２
、第３の負荷素子１４．１６で形成されるフィードバッ
ク系によって、第２、第３の負荷素子１４．１６を流れ
る電流１ｂの変化を打ち消すようにバイアス電圧が増減
操作される。

したがって、バイアス電圧の安定化が図られるとともに
、トランジスタの面積拡大が不要になり、回路の簡素化
およびコンパクト化が図られる。

［実施例］以下、本発明を図面に基づいて説明する。

第２〜８図は本発明に係るバイアス回路の一実施例を示
す図である。

まず、構成を説明する。第２図において、３１ａはＥＣ
Ｌ回路のカレントソース部、３１ｂはバイアス回路であ
る。

カレントソース部３１ａは、所定のバイアス電圧ＶＣＳ
をベースに受け、このＶＯ２に応じたコレクタ電流（カ
レントソース電流ｒ＋）を流すトランジスタ（所定のト
ランジスタ）３２と、トランジスタ３２のエミッタと低
電位ＶＩＥの間に接続された抵抗３３とを備え、図示し
ないＥＣＬ回路の定電流源として動作する。

一方、バイアス回路３１ｂは、第１の抵抗（第１の負荷
素子）３４を介してコレクタを第１の電位■ｃｃを持つ
高電位側電源線（第１の電源線）３５に接続するととも
に、エミッタをＶＣＣよりも負方向に深い第２の電位■
。を持つ低電位側電源線（第２の電源線）３６に接続し
た第１のトランジスタ３７と、この第１のトランジスタ
３７のコレクタにベースを接続するとともに、基準電圧
発生用の２つのトランジスタ３８．３９を介してコレク
タを高電位側電源線３５に接続し、エミッタを第３の抵
抗（第３の負荷素子）４０および第２の抵抗（第２の負
荷素子）４１を介して低電位側電源線３６に接続した第
２のトランジスタ４２と、ベースを第２のトランジスタ
４２のエミッタに接続し、コレクタを第４の抵抗４３を
介して高電位測量１１線３５に接続するとともに、第５
の抵抗４４を介してエミッタを低電位側電源線３６に接
続した第３のトランジスタ４５とを備えるとともに、第
１のトランジスタ３７のベースを第３の抵抗４０と第２
の抵抗４１との接続点につなぎ、端子４６からバイアス
電圧ＶＣ３を取り出し、端子４７．４８から図示しない
ＥＣＬ回路用の基準電圧Ｖ　ＲＩ　％　Ｖ　Ｒ２を取り
出している。

ここで、カレントソース部３１ａのトランジスタ（所定
のトランジスタ）３２とバイアス回路３１ｂの第１のト
ランジスタ３７は、温度に対する各々のベース−エミッ
タ間電圧Ｖ　ＩＥ：ｌＺ、ＶＩＩＥゴ、の変化傾向が同
一となるように、すなわち温度特性が同一となるように
設計する。これは、両トランジスタの寸法を同一とする
ことによって達成される。

また、カレントソース部３１ａの抵抗３３とバイアス回
路３１ｂの第２の抵抗４０も、温度に対する抵抗値の変
化傾向が同一となるように、すなわち温度特性が同一と
なるように設計する。

次に、作用を説明する。

本実施例のバイアス電圧ＶＣＳは、第１の抵抗３４の両
端電圧Ｖ、い第２のトランジスタ４２のベースーエミソ
タ間順方向電圧ＶＢＥ４□、第３の抵抗４０の電圧降下
分ｖ４゜および第１のトランジスタ３７のベースーエミ
ソタ間順方向電圧Ｖ　ＢＥＩ７によって決定される。す
なわち、高電位側量ａ′４１Ａ３５と低電位側電源！３
６との間の電位差をＥとすると、「■３４＋ＶＩＥ４２
＋　Ｖａｏ＋　ＶＩＥ：ｌ？Ｊ　（７）合計値は已に等
しく、バイアス電圧ＶＣ３は、ｒ　Ｖｃｓ＝Ｖ４０＋Ｖ
ｓＥｚＪで与えられる（但し、ＶＥＥ＝ＯＶとした場合
）。

したがって、トランジスタのベース・エミッタ間順方向
電圧（略８０（１ｍＶで一定）を無駄なくリファレンス
として使用でき、従来例のように２つのベース・エミッ
タ間順方向電圧の差電圧を作る必要がないから、バイア
ス回路をコンパクト化できる。

また、本実施例では、何等かの原因でバイアス電圧が変
動した場合には、この変動に応答して変化する第３の抵
抗４０と第２の抵抗４１とを流れる電流Ｉ２の変化を打
ち消すように、バイアス電圧が増減操作される。

すなわち、例えばバイアス電圧が減少方向に変化すると
、Ｉ２が減少し、第１のトランジスタ３７のベース電位
が低下する（正確には■。に近づく）結果、第１のトラ
ンジスタ３７のコレクタ電位（したがって第２のトラン
ジスタ４２のベース電位）が上昇しく正確には■。、に
近付き）、第２のトランジスタ４２のコレクタ電流が増
大するからで、これにより第３の抵抗４０の電圧降下分
（Ｖ　ａ。）が増加して、バイアス電圧が増大方向に修
正されるからである。これは、第１のトランジスタ３７
、第２のトランジスタ４２、第３の抵抗４０および第２
の抵抗４１で、バイアス電圧の変動を打ち消すようなフ
ィードハック系が形成されるからである。

したがって、バイアス電圧ＶＣ３および基準電圧ＶＲい
ＶＲＺの変動を抑制でき、安定性をより一層高めること
ができる。

さらに、本実施例では、カレントソース部３１ａとバイ
アス回路３１ｂの双方に、同一の温度変化（例えば温度
上昇）が作用すると、カレントソース部３１ａでは、そ
のトランジスタ３２のＶ　ＩＥ３２が温度変化に応じた
値（ΔＶ　ＢＥ３□）だけ低下傾向を示し、また、抵抗
３３の抵抗値が温度変化に応じた値（ΔＲ３，）だけ低
下傾向を示す結果、カレントソース電流１１が増大方向
に変動するが、バイアス回路３１ｂでは、その第１のト
ランジスタ３７のＶＩＩＥｌ、が温度変化に応じた値（
ΔＶ　ｓＥ：＋７）だけ低下傾向を示し、また、第２の
抵抗４０の抵抗値が温度変化に応じた値（ΔＲ４゜）だ
け低下傾向を示す結果、第３トランジスタ４２のベース
電位（３点の電位）が下がって電流■２が減少し、ＶＣ
Ｓが低下してカレントソース電流■１の上記変動が修正
される。

ここで、カレントソース部３１ａのトランジスタ（所定
のトランジスタ）３２と、バイアス回路３１ｂの第１の
トランジスタ３７は、温度に対する各々のベース−エミ
ッタ間電圧（Ｖ［ｌＥ３□、Ｖ　ＢＥ３？）の変化傾向
が同一であり、また、カレントソース部３１ａの抵抗３
３と、バイアス回路３１ｂの第２の抵抗４０も、温度に
対する抵抗値の変化傾向が同一であるから、 ΔＶＲＥ３２＝ΔＶ１３７、ΔＲ３，＝ΔＲ４（１とな
り、したがって、カレントソース部３１ａの温度特性と
バイアス回路３１ｂの温度特性を同一にでき、カレント
ソース電流の温度変動に対してこれを抑制する方向にバ
イアス電圧を変化させることができる。その結果、温度
変化に伴うカレントソース電流の変動を抑えることがで
き、消費電力の変動を抑制することができる。

第３図は上記実施例のバイアス回路３１ｂを含む半導体
集積回路のレイアウト図である。この図において、チッ
プ５０の周辺領域５１には、バッファ（図示せず）が設
けられるとともに、各バッファに対して基準電圧やバイ
アス電圧を与えるバイアス回路５２．５３が設けられて
いる。第５図は周辺領域５１の要部詳細図である。入力
バッファ５４には、チップ外部からの入力信号のしきい
値を決定するための基準電圧■３．１が第１のバイアス
回路５２から与えられているとともに、チップ内部への
出力信号のレベルを決定するためのバイアス電圧ｖ　ｃ
ｓｂが第２のバイアス回路５３から与えられている。ま
た、出力バッファ５５には、チップ内部からの入力信号
のしきい値を決定するための基準電圧Ｖ　ＲＩ　ｂが第
２のバイアス回路５３から与えられるとともに、チップ
外部への出力信号のレベルを決定するためのバイアス電
圧ｖ　ｃｓｍが第１のバイアス回路５２から与えられて
いる。

ここで、第１のバイアス回路５２は、例えば従来例のバ
イアス回路（第１１図参照）であり、第２のバイアス回
路５３は、上記実施例のバイアス回路３１ｂである。す
なわち、チップ内部からの信号あるいはチップ内部への
信号に関与する基準電圧やバイアス電圧を必要とする場
合には、上記実施例のバイアス回路３１ｂの出力を使用
することになる。

これにより、チップ内外の信号レベル変換を支障なく行
うことができる。

再び第３図において、チップ５０の内部領域５６には、
多数のユニットブロック５７が配置されており、ユニッ
トブロック５７の配列方向に沿って３つの電源パターン
５８．５９．６０がレイアウトされている。

３つの電源パターンのうち、ＶＥＥまたはＶＣＣの何れ
かの電位を持つ１つの電源パターン５９は、ユニットブ
ロック５７のほぼ中央部に配置されていて、そのパター
ン下には、周辺領域５１の第２のバイアス回路５３と同
じ（したがって、上記実施例のバイアス回路３１ｂと同
じ）バイアス回路６１が配置されている。

第４図は１つのユニットブロック５７の図であり、この
例では、バイアス回路６１を間にしてその両側に各３個
のゲート回路６２が配置され、これらを横断して、ＶＣ
Ｃ電位の電源線６３、ｖ０電位の電源線６４、基準電圧
ＶＲ用の伝達線６５（要すればＶｌｌｌとＶＲ□の２系
）およびバイアス電圧ＶＣ３用の伝達線６６がレイアウ
トされている。

すなわち、ユニットブロック５７毎に専用のバイアス回
路６１を設け、バイアス回路とゲート回路の距離を接近
させている。このため、電圧ドロップの影響を回避でき
るとともに、ユニットプロ、り５７を一つの単位セルと
して扱うことができ、レイアウトの自在性を向上するこ
とができる。

これは、バイアス発生回路６１の大きさを、ゲート回路
６２程度にコンパクト化することができたからである。

第６図はバイアス回路６１のセル寸法を示す図である。

従来例のバイアス回路（Ａ）に対して、本実施例のバイ
アス回路（Ｂ）は、その大きさをほぼ４分の１程度まで
に減少でき、ゲート回路（Ｃ）の大きさとほぼ同程度の
ものにすることができる。なお、図中の各領域に付した
符号は、従来例のバイアス回路（Ａ）については第１１
図のバイアス回路の各符号に対応し、本実施例のバイア
ス回路（Ｂ）については第２図のバイアス回路３１ｂの
各符号に対応し、ゲート回路（Ｃ）については第１１図
の右半分に示した従来と本実施例に共通のケート回路の
各符号に対応する。

以上述べたように、本実施例によれば、第１のトランジ
スタのベース・エミッタ間順方向電圧Ｖ１１１４７をリ
ファレンスとしてバイアス電圧Ｖｃｓや基準電圧ＶＲＩ
、ＶＲ２を発生するバイアス回路を実現でき、回路のコ
ンパクト化、バイアス電圧や基準電圧の安定性向上、温
度変化によるカレントソース電流の変動抑制、消費電力
の変動抑制、電圧ドロップの影響回避、およびレイアウ
トの自在性向上、等といった数々の効果を奏することが
できる。

因みに、第７図は本実施例を適用した場合のＥＣＬ出力
レベルの温度特性を示す図である。温度の変動に対する
出力論理振幅（ＶＯ）ｌ　　ＶＯＬ）の変化を抑えるこ
とができ、特に「高温時に振幅が大きくならない」ので
、例えば、飽和が問題となるＣＭ　Ｌ　（Ｃｕｒｒｅｎ
ｔ　ｍｏｄｅ　ｌｏｇｉｃ）に使用して好適なものとす
ることができる。

また、第８図は温度変動に伴うカレントソース電流の変
化を示す図であり、１℃あたり０．１８４μＡの変化に
抑えることができる。

〔発明の効果〕

本発明によれば、回路構成の簡素化、コンパクト化を図
りつつ、温度変動に強いバイアス回路を実現することが
できる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２〜８図は本発明に係るバイアス回路の一実施例を示
す図であり、第２図はその構成図、第３図はそのバイアス回路を適用する半導体集積回路の
レイアウト図、第４図はその１つのユニットブロックのレイアウト図、第５図はその人・出力ハッファとバイアス回路の接続図
、第６図はそのバイアス回路の寸法を説明するためのレイ
アウト図、第７図はそのＥＣＬレベルの温度特性図、第８図はその
カレントソース電流の温度特性図、第９〜１１図は従来
例を示す図であり、第９図はその小規模な半導体集積回
路の場合を示す図、第１０図はその大規模な半導体集積回路の場合を示す図
、第１１図はそのバイアス回路とゲート回路を含む構成図
である。３７・・・・・・第１のトランジスタ、４２・・・・・
・第２のトランジスタ。１０・・・・・・第１の電源線、１１・・・・・・第２の電源線、１２・・・・・・第１の負荷素子、１３・・・・・・第１のトランジスタ、１４・・・・・
・第２の負荷素子、１６・・・・・・第３の負荷素子、１７・・・・・・第２のトランジスタ、３１ｂ・・・・
・・バイアス回路、３２・・・・・・トランジスタ（所定のトランジスタ）
、３４・・−・・・第１の抵抗（第１の負荷素子）、３
５・・・・・・高電位側電源線（第１の電源線）、３６
・・・・・・低電位側電源線（第２の電源線）、一実施
例のバイアス回路を適用する半導体集積回路のレイアウ
ト図一実施例の１つのユニットブロックのレイアウト国
策図一実施例のバイアス回路の寸法を説明するためのレイア
ウト図１℃」Ｔｊ −実施例のカレントソース電流の温度特性国策図従来例の小規模な半導体集積回路の場合を示す国策９図第図

Claims

【特許請求の範囲】

（１）第１の電位を持つ第１の電源線（１０）と、該第
１の電位よりも負方向に深い第２の電位を持つ第２の電
源線（１１）と、一端を前記第１の電源線（１０）に接続する第１の負荷
素子（１２）と、コレクタを前記第１の負荷素子（１２）の他端に接続す
るとともに、エミッタを前記第２の電源線（１１）に接
続する第１のトランジスタ（１３）と、一端を前記第１のトランジスタ（１３）のベースに接続
するとともに、前記第２の電源線（１１）に他端を接続
する第２の負荷素子（１４）と、一端を前記第１のトラ
ンジスタ（１３）のベースに接続するとともに、他端か
らバイアス電圧を取り出す第３の負荷素子（１６）と、エミッタを前記第３の負荷素子（１６）の他端に接続す
るとともに、ベースを前記第１のトランジスタ（１３）
のコレクタに接続する第２のトランジスタ（１７）と、を備えたことを特徴とするバイアス回路。
（２）前記第１のトランジスタのパターン寸法を、前記
バイアス電圧をベース電位とする所定のトランジスタの
パターン寸法に略一致させたことを特徴とする請求項１
記載のバイアス回路。
（３）ＥＣＬ構成の入力バッファ部を備え、該入力バッ
ファ部の出力レベルを決定するための制御端子に、請求
項１記載のバイアス電圧を与えることを特徴とする半導
体集積回路。
（４）ＥＣＬ構成の出力バッファ部を備え、該出力バッ
ファ部の入力しきい値を決定するための制御端子に、請
求項１記載のバイアス電圧に基づく基準電圧を与えるこ
とを特徴とする半導体集積回路。
（５）請求項１記載のバイアス回路を、前記第１電源線
もしくは第２電源線のパターン下に配置することを特徴
とする半導体集積回路。