JPH0334096B2 - - Google Patents
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- JPH0334096B2 JPH0334096B2 JP56027231A JP2723181A JPH0334096B2 JP H0334096 B2 JPH0334096 B2 JP H0334096B2 JP 56027231 A JP56027231 A JP 56027231A JP 2723181 A JP2723181 A JP 2723181A JP H0334096 B2 JPH0334096 B2 JP H0334096B2
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/225—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the temperature
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- Y10S323/907—Temperature compensation of semiconductor
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、温度補償された定電圧発生回路に関
するものである。
するものである。
従来のこの種の回路として、第１図に示すもの
があつた。図において、１は抵抗、２はダイオー
ドをｍ個直列に接続したもの、３は抵抗、４は電
源電圧供給端子で、１，２，３，４によりV1で
表される第１の電圧レベルを作り出している。５
はトランジスタのベース・エミツタ間電圧あるい
はダイオードのアノード・カソード間電圧、すな
わちPN接合電圧のｎ（ｎは整数）倍と、ある一
定電圧との和で表されるような電圧だけ第１の電
圧レベルV1をレベルダウンする回路、６は前記
レベルダウン回路５の入力端子、７は前記レベル
ダウン回路５の出力端子、V2は出力端子７の第
２の電圧レベルである。上記レベルダウン回路５
の一例を第２図に示す。
があつた。図において、１は抵抗、２はダイオー
ドをｍ個直列に接続したもの、３は抵抗、４は電
源電圧供給端子で、１，２，３，４によりV1で
表される第１の電圧レベルを作り出している。５
はトランジスタのベース・エミツタ間電圧あるい
はダイオードのアノード・カソード間電圧、すな
わちPN接合電圧のｎ（ｎは整数）倍と、ある一
定電圧との和で表されるような電圧だけ第１の電
圧レベルV1をレベルダウンする回路、６は前記
レベルダウン回路５の入力端子、７は前記レベル
ダウン回路５の出力端子、V2は出力端子７の第
２の電圧レベルである。上記レベルダウン回路５
の一例を第２図に示す。
第２図において、４，５，６，７は第１図と同
一部分であり、２１，２２，２３はNPNトラン
ジスタ、２４はダイオード、２５は抵抗、２６，
２７，２８は電流源であり、ｎ＝４の場合に相当
する（NPNトランジスタとダイオードの数）。こ
こで、２６と２８はNPNトランジスタ２１，２
３に電流を流してベース・エミツタ間電圧を発生
するための電流源であり、２７は前記NPNトラ
ンジスタ２２およびダイオード２４に電流を流し
てベース・エミツタ間電圧およびアノード・カソ
ード間電圧を発生させ、かつ抵抗２５で電圧降下
を生ぜしめる電流源である。
一部分であり、２１，２２，２３はNPNトラン
ジスタ、２４はダイオード、２５は抵抗、２６，
２７，２８は電流源であり、ｎ＝４の場合に相当
する（NPNトランジスタとダイオードの数）。こ
こで、２６と２８はNPNトランジスタ２１，２
３に電流を流してベース・エミツタ間電圧を発生
するための電流源であり、２７は前記NPNトラ
ンジスタ２２およびダイオード２４に電流を流し
てベース・エミツタ間電圧およびアノード・カソ
ード間電圧を発生させ、かつ抵抗２５で電圧降下
を生ぜしめる電流源である。
次に、この回路動作について説明する。
トランジスタのベース・エミツタ間電圧あるい
はダイオードのアノード・カソード間電圧を
VBE、抵抗１の値をR1、抵抗３の値をR2、電源電
圧供給端子４をVCC、抵抗２５による電圧降下を
V0とすると、第１、第２の電圧レベルV1，V2は
次式で表される。
はダイオードのアノード・カソード間電圧を
VBE、抵抗１の値をR1、抵抗３の値をR2、電源電
圧供給端子４をVCC、抵抗２５による電圧降下を
V0とすると、第１、第２の電圧レベルV1，V2は
次式で表される。
V1＝VCC−（VCC−ｍ・VBE）・R1／R1＋R2
＝VCC＋ｍ・（R1／R2）・VBE／１＋（R1／R2）……(1
) V2＝V1−（ｎ・VBE＋V0） ……(2) 尚、ｍ・VBEは前述の通りダイオード２のアノ
ード・カソード間の電圧の和であり、ｎ・VBEも
前述の通りNPNトランジスタ２１，２２，２３
のベース・エミツタ間電圧およびダイオード２４
のアノード・カソード間電圧の和である。
) V2＝V1−（ｎ・VBE＋V0） ……(2) 尚、ｍ・VBEは前述の通りダイオード２のアノ
ード・カソード間の電圧の和であり、ｎ・VBEも
前述の通りNPNトランジスタ２１，２２，２３
のベース・エミツタ間電圧およびダイオード２４
のアノード・カソード間電圧の和である。
式(1)、式(2)より、第２の電圧レベルV2は次式
のようになる。但し、R1／R2＝Ａとする。
のようになる。但し、R1／R2＝Ａとする。
V2＝｛ｍ・Ａ−ｎ・（１＋Ａ）｝／１＋Ａ・VBE
＋（VCC／１＋Ａ−V0） ……(3)
ここで、VCC、V0、R1／R2が温度により変化
しないものとする。
しないものとする。
つまり、電圧降下V0は抵抗２５と電流源２７
を流れる電流の積であるから、電流源２７の電流
をＶ／Ｒ、抵抗２５の値をR25とし、Ｖを温度特
性のないものとするとV0＝Ｖ／Ｒ×R25となり、Ｒ とR25の温度特性同士がキヤンセルし合うのでV0
は温度特性を持たなくなる。Ｖ／Ｒの電流源２７
を構成することは容易になし得る。また、R1／
R2も互いの温度特性がキヤンセルされ温度特性
を持たない係数となる。
を流れる電流の積であるから、電流源２７の電流
をＶ／Ｒ、抵抗２５の値をR25とし、Ｖを温度特
性のないものとするとV0＝Ｖ／Ｒ×R25となり、Ｒ とR25の温度特性同士がキヤンセルし合うのでV0
は温度特性を持たなくなる。Ｖ／Ｒの電流源２７
を構成することは容易になし得る。また、R1／
R2も互いの温度特性がキヤンセルされ温度特性
を持たない係数となる。
従つて、式(3)の第２項は温度変化に対して一定
となり、第２の電圧レベルV2が温度により変化
しないようにするためには、第１項が零となれば
良い。従つて、第２の電圧レベルV2の温度によ
る変化を零にするための条件は、 ｍ・Ａ−ｎ・（１＋Ａ）＝０ ……(4) となり、R2／R1＝Ｂとして式(4)を変形すると、 ｍ＝ｎ・（１＋Ｂ） ……(5) となる。また、式(5)が成り立つときの第２の電圧
レベルV2は次式のようになる。
となり、第２の電圧レベルV2が温度により変化
しないようにするためには、第１項が零となれば
良い。従つて、第２の電圧レベルV2の温度によ
る変化を零にするための条件は、 ｍ・Ａ−ｎ・（１＋Ａ）＝０ ……(4) となり、R2／R1＝Ｂとして式(4)を変形すると、 ｍ＝ｎ・（１＋Ｂ） ……(5) となる。また、式(5)が成り立つときの第２の電圧
レベルV2は次式のようになる。
V2＝VCC／１＋（１／Ｂ）−V0 ……(6)
〔発明が解決しようとする課題〕
ところで実際上、第１図の回路を使用する場
合、V2、V0、VCC、ｎが与えられていて、それら
をもとに式(5)、(6)によりＢ（＝R2／R1）、ｍを決
定することになる。その場合、次のような２つの
問題が生じてくる。
合、V2、V0、VCC、ｎが与えられていて、それら
をもとに式(5)、(6)によりＢ（＝R2／R1）、ｍを決
定することになる。その場合、次のような２つの
問題が生じてくる。
１ ｍが整数でなければならないということか
ら、式(5)より、ｎ・R2／R1が整数の場合以外
は第２の電圧レベルV2の温度による変化を零
にすることができない。
ら、式(5)より、ｎ・R2／R1が整数の場合以外
は第２の電圧レベルV2の温度による変化を零
にすることができない。
２ ｎ・R2／R1が整数の場合でも、ｎやR2／R1
の値が大きくなると、ｍが非常に大きくなり、
実際問題としてそのような回路を実現すること
が不可能になる。
の値が大きくなると、ｍが非常に大きくなり、
実際問題としてそのような回路を実現すること
が不可能になる。
結局、これら２つの問題から、一般的に言つ
て、第１図の回路を用いて、第２の電圧レベル
V2の温度による変化を零にすることは不可能と
いうことになる。
て、第１図の回路を用いて、第２の電圧レベル
V2の温度による変化を零にすることは不可能と
いうことになる。
このように、従来の回路においては、一般的に
出力電圧レベルの温度による変化を完全に補償す
ることが不可能であるという欠点があつた。
出力電圧レベルの温度による変化を完全に補償す
ることが不可能であるという欠点があつた。
本発明は、いかなる場合においても、出力電圧
レベルの温度による変化を完全に補償することが
できる回路を実現することを目的とするものであ
る。
レベルの温度による変化を完全に補償することが
できる回路を実現することを目的とするものであ
る。
この発明に係る定電圧発生回路は、電源電圧を
抵抗分割することによつて生成された温度変化し
ない基準電圧を入力とし、その出力側に接続され
る回路が基準電圧の値に影響を与えないように作
用するバツフアアンプと、バツフアアンプの出力
電圧をPN接合の整数倍の電圧だけレベルシフト
して第１の電圧レベルを発生するレベルシフト回
路とによる構成される第１の回路と、第１の電圧
レベルを入力電圧とし、第１の電圧レベルをPN
接合電圧の整数倍とある一定電圧との和の電圧だ
けレベルシフトした電圧を出力電圧とする第２の
回路とを備え、第１の回路のPN接合の数を選ぶ
ことによつて第２の回路の出力電圧の温度特性を
補償するものである。
抵抗分割することによつて生成された温度変化し
ない基準電圧を入力とし、その出力側に接続され
る回路が基準電圧の値に影響を与えないように作
用するバツフアアンプと、バツフアアンプの出力
電圧をPN接合の整数倍の電圧だけレベルシフト
して第１の電圧レベルを発生するレベルシフト回
路とによる構成される第１の回路と、第１の電圧
レベルを入力電圧とし、第１の電圧レベルをPN
接合電圧の整数倍とある一定電圧との和の電圧だ
けレベルシフトした電圧を出力電圧とする第２の
回路とを備え、第１の回路のPN接合の数を選ぶ
ことによつて第２の回路の出力電圧の温度特性を
補償するものである。
この発明においては、第１の回路のPN接合の
数を、第２の回路のPN整合の数のみに依存して
決定し得る。
数を、第２の回路のPN整合の数のみに依存して
決定し得る。
本発明の一実施例を第３図に示す。第３図にお
いて、４，５，６，７は第１図と同一部分であ
る。ただし、５は第２の回路という。８，９はそ
れぞれ抵抗で、電源電圧を分割することにより、
VBで表される基準電圧を作り出している。１０
はNPNトランジスタ、１１はNPNトランジスタ
１０に電流を流してベース・エミツタ間電圧を発
生するための電流源であり、NPNトランジスタ
１０、電流源１１により、NPNトランジスタ１
０のエミツタに接続される回路が、NPNトラン
ジスタ１０のベースに入力される基準電圧VBに
影響を与えないように作用するバツフアアンプと
して働くエミツタホロワ回路を構成している。１
２はダイオードをm′個直列に接続したもの、１
３はダイオード１２に電流を流してアノード・カ
ソード間電圧を発生するための電流源であり、電
流源１３の電流値はNPNトランジスタ１０に常
時電流が流れるようにするため、電流源１１の電
流値よりも小さい、これらの各部１０，１１，１
２，１３により、基準電圧VBを第１の電圧レベ
ルV1にレベルアツプする第１の回路３０を構成
している。なお、レベルダウン回路５は、第１の
電圧レベルV1を入力電圧とし、この第１の電圧
レベルV1がPN接合電圧の整数倍と、ある一定電
圧との和の電圧だけレベルダウンされて出力され
る第２の回路を構成している。
いて、４，５，６，７は第１図と同一部分であ
る。ただし、５は第２の回路という。８，９はそ
れぞれ抵抗で、電源電圧を分割することにより、
VBで表される基準電圧を作り出している。１０
はNPNトランジスタ、１１はNPNトランジスタ
１０に電流を流してベース・エミツタ間電圧を発
生するための電流源であり、NPNトランジスタ
１０、電流源１１により、NPNトランジスタ１
０のエミツタに接続される回路が、NPNトラン
ジスタ１０のベースに入力される基準電圧VBに
影響を与えないように作用するバツフアアンプと
して働くエミツタホロワ回路を構成している。１
２はダイオードをm′個直列に接続したもの、１
３はダイオード１２に電流を流してアノード・カ
ソード間電圧を発生するための電流源であり、電
流源１３の電流値はNPNトランジスタ１０に常
時電流が流れるようにするため、電流源１１の電
流値よりも小さい、これらの各部１０，１１，１
２，１３により、基準電圧VBを第１の電圧レベ
ルV1にレベルアツプする第１の回路３０を構成
している。なお、レベルダウン回路５は、第１の
電圧レベルV1を入力電圧とし、この第１の電圧
レベルV1がPN接合電圧の整数倍と、ある一定電
圧との和の電圧だけレベルダウンされて出力され
る第２の回路を構成している。
次に、この回路の動作について説明する。第１
図、第２図の説明で用いた記号と同じ記号を用
い、また、抵抗８の値をR1′、抵抗９の値をR2′と
すると、第１、第２の電圧レベルV1，V2は次式
で表される。
図、第２図の説明で用いた記号と同じ記号を用
い、また、抵抗８の値をR1′、抵抗９の値をR2′と
すると、第１、第２の電圧レベルV1，V2は次式
で表される。
VB＝R2′／R1′＋R2′・VCC＝VCC／１＋（R1′／R2′）
V1＝VB−｛NPNトランジスタ１０のベース・エミツタ間
電圧｝ ＋｛ダイオードをm′個直列接続した１２の両端の電
位差｝ ＝VB−VBE＋m′・VBE ＝VCC／１＋（R1′／R2′）＋（m′−１）・VBE……(
7) V2＝V1−（ｎ・VBE＋V0） ……(8) なお、式(8)中のｎ・VBEの意味は、式(2)のｎ・
VBEの意味と同一である。式(7)、式(8)より第２の
電圧レベルV2次式のようになる。
電圧｝ ＋｛ダイオードをm′個直列接続した１２の両端の電
位差｝ ＝VB−VBE＋m′・VBE ＝VCC／１＋（R1′／R2′）＋（m′−１）・VBE……(
7) V2＝V1−（ｎ・VBE＋V0） ……(8) なお、式(8)中のｎ・VBEの意味は、式(2)のｎ・
VBEの意味と同一である。式(7)、式(8)より第２の
電圧レベルV2次式のようになる。
V2＝（m′・−ｎ−１）・VBE
＋（VCC／１＋（R1′／R2′）−V0） ……(9)
ここで、従来例と同様にVCC、V0、R1′／R2′が
温度による変化しないものとすると、式(9)の第２
項は温度変化に対して一定となり、第２の電圧レ
ベルV2の温度による変化を零にするための条件
は、 m′−ｎ−１＝０ ……(10) 即ち、 m′＝ｎ＋１ ……（11） となる。また、式（11）が成り立つときの第２の
電圧レベルV2は次式のようになる。
温度による変化しないものとすると、式(9)の第２
項は温度変化に対して一定となり、第２の電圧レ
ベルV2の温度による変化を零にするための条件
は、 m′−ｎ−１＝０ ……(10) 即ち、 m′＝ｎ＋１ ……（11） となる。また、式（11）が成り立つときの第２の
電圧レベルV2は次式のようになる。
V2＝VCC／１＋（R1′／R2′）−V0 ……（12）
従つて、V2、V0、VCC、ｎが与えられていて、
それらをもとに式（11）、式（12）より、R1′／
R2′、m′を決定することは必ず可能であり、いか
なる場合においても、第２の電圧レベルV2の温
度による変化を零にするような回路を実現するこ
とが可能である。
それらをもとに式（11）、式（12）より、R1′／
R2′、m′を決定することは必ず可能であり、いか
なる場合においても、第２の電圧レベルV2の温
度による変化を零にするような回路を実現するこ
とが可能である。
この発明の他の実施例を第４図に示す。この実
施例は、第３図の第２図の回路５の部分がレベル
ダウン回路ではなくて、レベルアツプ回路である
場合の例である。図において、３１は電源電圧供
給端子、３２，３３はそれぞれ抵抗で、電源電圧
を分割することにより、VBで表される基準電圧
を作り出している。３４はPNPトランジスタ、
３５はこのPNPトランジスタ３４に電流を流し
てベース・エミツタ間電圧を発生するための電流
源であり、PNPトランジスタ３４、電流源３５
によりPNPトランジスタ３４のエミツタに接続
される回路が、PNPトランジスタ３４のベース
に入力される基準電圧VBに影響を与えないよう
に作用するバツフアアンプとして働くエミツタホ
ロワ回路を構成している。３６はダイオードを
m′個直列に接続したもの、３７はダイオード３
６に電流を流してアノード・カソード間電圧を発
生するための電流源であり、電流源３７の電流値
はPNPトランジスタ３４に常時電流が流れるよ
うにするため、電流源３５の電流値よりも小さ
い。３４，３５，３６，３７により、基準電圧
VBを第１の電圧レベルV1にレベルダウンする第
１の回路５０を構成している。３８はトランジス
タのベース・エミツタ間電圧あるいはダイオード
のアノード・カソード間電圧すなわちPN接合電
圧のｎ（ｎは整数）倍とある一定電圧の和で表さ
れるような電圧だけ第１の電圧レベルV1をレベ
ルアツプする第２の回路、３９はこの第２の回路
３８の入力端子、４０は前記第２の回路３８の出
力端子、V2はこの出力端子４０に得られる第２
の電圧レベルである。上記レベルアツプ回路３８
の一例を第５図に示す。
施例は、第３図の第２図の回路５の部分がレベル
ダウン回路ではなくて、レベルアツプ回路である
場合の例である。図において、３１は電源電圧供
給端子、３２，３３はそれぞれ抵抗で、電源電圧
を分割することにより、VBで表される基準電圧
を作り出している。３４はPNPトランジスタ、
３５はこのPNPトランジスタ３４に電流を流し
てベース・エミツタ間電圧を発生するための電流
源であり、PNPトランジスタ３４、電流源３５
によりPNPトランジスタ３４のエミツタに接続
される回路が、PNPトランジスタ３４のベース
に入力される基準電圧VBに影響を与えないよう
に作用するバツフアアンプとして働くエミツタホ
ロワ回路を構成している。３６はダイオードを
m′個直列に接続したもの、３７はダイオード３
６に電流を流してアノード・カソード間電圧を発
生するための電流源であり、電流源３７の電流値
はPNPトランジスタ３４に常時電流が流れるよ
うにするため、電流源３５の電流値よりも小さ
い。３４，３５，３６，３７により、基準電圧
VBを第１の電圧レベルV1にレベルダウンする第
１の回路５０を構成している。３８はトランジス
タのベース・エミツタ間電圧あるいはダイオード
のアノード・カソード間電圧すなわちPN接合電
圧のｎ（ｎは整数）倍とある一定電圧の和で表さ
れるような電圧だけ第１の電圧レベルV1をレベ
ルアツプする第２の回路、３９はこの第２の回路
３８の入力端子、４０は前記第２の回路３８の出
力端子、V2はこの出力端子４０に得られる第２
の電圧レベルである。上記レベルアツプ回路３８
の一例を第５図に示す。
第５図において、３１，３９，４０は第４図と
同一部分であり、４１，４２，４３はPNPトラ
ンジスタ、４４は抵抗、４５はダイオード、４
６，４７，４８PNPは電流源であり、電流源４
６，４８はトランジスタ４１，４３にそれぞれ電
流を流してベース・エミツタ間電圧を発生するた
めのもの、電流源４７はPNPトランジスタ４２、
ダイオード４５に電流を流してベース・エミツタ
間電圧、アノード・カソード間電圧を発生させ、
かつ抵抗４４で電圧降下を生ぜしめるものであ
る。ｎ＝４で、抵抗４４による電圧降下が上記あ
る一定電圧に相当する。
同一部分であり、４１，４２，４３はPNPトラ
ンジスタ、４４は抵抗、４５はダイオード、４
６，４７，４８PNPは電流源であり、電流源４
６，４８はトランジスタ４１，４３にそれぞれ電
流を流してベース・エミツタ間電圧を発生するた
めのもの、電流源４７はPNPトランジスタ４２、
ダイオード４５に電流を流してベース・エミツタ
間電圧、アノード・カソード間電圧を発生させ、
かつ抵抗４４で電圧降下を生ぜしめるものであ
る。ｎ＝４で、抵抗４４による電圧降下が上記あ
る一定電圧に相当する。
次に、この回路の動作について説明する。第１
図、第２図、第３図の説明で用いた記号と同じ記
号を用い、また抵抗３２の値をR1″、抵抗３３の
値をR2″とすると、第１、第２の電圧レベルV1、
V2は次式で表される。
図、第２図、第３図の説明で用いた記号と同じ記
号を用い、また抵抗３２の値をR1″、抵抗３３の
値をR2″とすると、第１、第２の電圧レベルV1、
V2は次式で表される。
VB＝R2″／R1″＋R2″・VCC＝VCC／１＋（R1″／R2″）
V1＝VB＋｛PNPトランジスタ３４のベース・エミツタ間
電圧｝ −｛ダイオードをm′個直列接続した３６の両端の電
位差｝ ＝VB＋VBE−m′・VBE ＝VCC／１＋（R1″／R2″）＋（１−m′）・VBE……
（13） V2＝V1＋（ｎ・VBE＋V0） ……（14） なお、式（14）中のｎ・VBEは前述の通りPNP
トランジスタ４１，４２，４３のベース・エミツ
タ間電圧およびダイオード４５のアノード・カソ
ード間電圧の和である。
電圧｝ −｛ダイオードをm′個直列接続した３６の両端の電
位差｝ ＝VB＋VBE−m′・VBE ＝VCC／１＋（R1″／R2″）＋（１−m′）・VBE……
（13） V2＝V1＋（ｎ・VBE＋V0） ……（14） なお、式（14）中のｎ・VBEは前述の通りPNP
トランジスタ４１，４２，４３のベース・エミツ
タ間電圧およびダイオード４５のアノード・カソ
ード間電圧の和である。
式（13）、（14）より第２の電圧レベルV2は次
式のようになる。
式のようになる。
V2＝（１−m′＋ｎ）・VBE
＋（VCC／１＋（R1″／R2″）＋V0） ……（15）
ここで、VCC、V0、R1″／R2″が温度による変化
しないものとすると、式（15）の第２項は温度変
化に対して一定となり、第２の電圧レベルV2の
温度による変化を零にするための条件は、 １−m′＋ｎ＝０ ……（16） 即ち、 m′＝ｎ＋１ ……（17） となる。また、式（17）が成り立つときの第２の
電圧レベルV2は次式のようになる。
しないものとすると、式（15）の第２項は温度変
化に対して一定となり、第２の電圧レベルV2の
温度による変化を零にするための条件は、 １−m′＋ｎ＝０ ……（16） 即ち、 m′＝ｎ＋１ ……（17） となる。また、式（17）が成り立つときの第２の
電圧レベルV2は次式のようになる。
V2＝VCC／１＋（R1″／R2″）＋V0 ……（18）
従つて、V2、V0、VCC、ｎが与えられていて、
それらをもとに式（17）、式（18）よりR1″／
R2″、m′を決定することは必ず可能であり、いか
なる場合においても第２の電圧レベルV2の温度
による変化を零にするような回路を実現すること
が可能である。
それらをもとに式（17）、式（18）よりR1″／
R2″、m′を決定することは必ず可能であり、いか
なる場合においても第２の電圧レベルV2の温度
による変化を零にするような回路を実現すること
が可能である。
なお、説明するにあたつて、VCC、V0、R1／
R2、R1′／R2′、R1″／R2″が温度による変化はな
いものとしたが、このうち、電源電圧VCCは本来
一定であるもので特に問題はなく、抵抗も比で考
えることにより前述の通り集積回路においては温
度による変化がないようにすることは容易であ
る。また、V0については、温度による変化があ
る場合でも、従来例と比べ本発明を実施すればか
なりの効果が得られる。
R2、R1′／R2′、R1″／R2″が温度による変化はな
いものとしたが、このうち、電源電圧VCCは本来
一定であるもので特に問題はなく、抵抗も比で考
えることにより前述の通り集積回路においては温
度による変化がないようにすることは容易であ
る。また、V0については、温度による変化があ
る場合でも、従来例と比べ本発明を実施すればか
なりの効果が得られる。
このように本発明は、電源電圧を抵抗分割する
ことによつて生成された温度変化しない基準電圧
を入力とし、その出力側に接続される回路が基準
電圧の値に影響を与えないように作用するバツフ
アアンプと、バツフアアンプの出力電圧をPN接
合の整数倍の電圧だけレベルシフトして第１の電
圧レベルを発生するレベルシフト回路とにより構
成される第１の回路と、第１の電圧レベルを入力
電圧とし、第１の電圧レベルをPN接合電圧の整
数倍とある一定電圧との和の電圧だけレベルシフ
トした電圧を出力電圧とする第２の回路とを備
え、第１の回路のPN接合の数を選ぶことによつ
て第２の回路の出力電圧の温度特性を補償するよ
うにしたので、いかなる場合でも、出力電圧レベ
ルの温度による変化を完全に補償する回路を実現
することが可能である。
ことによつて生成された温度変化しない基準電圧
を入力とし、その出力側に接続される回路が基準
電圧の値に影響を与えないように作用するバツフ
アアンプと、バツフアアンプの出力電圧をPN接
合の整数倍の電圧だけレベルシフトして第１の電
圧レベルを発生するレベルシフト回路とにより構
成される第１の回路と、第１の電圧レベルを入力
電圧とし、第１の電圧レベルをPN接合電圧の整
数倍とある一定電圧との和の電圧だけレベルシフ
トした電圧を出力電圧とする第２の回路とを備
え、第１の回路のPN接合の数を選ぶことによつ
て第２の回路の出力電圧の温度特性を補償するよ
うにしたので、いかなる場合でも、出力電圧レベ
ルの温度による変化を完全に補償する回路を実現
することが可能である。
第１図は従来の温度補償された定電圧発生回路
を示す回路図、第２図はレベルダウン回路の一例
を示す回路図、第３図は本発明の一実施例を示す
回路図、第４図は本発明の他の実施例を示す回路
図、第５図はレベルアツプ回路の一例を示す回路
図である。 図において、VBは基準電圧、V1は第１の電圧
レベル、V2は第２の電圧レベル、１０，２１，
２２，２３，３４，４１，４２および４３はトラ
ンジスタ、１１，１３，２６，２７，２８，３
５，３７，４６，４７および４８は電流源、１２
および３６はダイオードをm′個直列に接続した
もの、５および３８は第２の回路、３０および５
０は第１の回路、２４および４５はダイオード、
２５および４４は抵抗である。
を示す回路図、第２図はレベルダウン回路の一例
を示す回路図、第３図は本発明の一実施例を示す
回路図、第４図は本発明の他の実施例を示す回路
図、第５図はレベルアツプ回路の一例を示す回路
図である。 図において、VBは基準電圧、V1は第１の電圧
レベル、V2は第２の電圧レベル、１０，２１，
２２，２３，３４，４１，４２および４３はトラ
ンジスタ、１１，１３，２６，２７，２８，３
５，３７，４６，４７および４８は電流源、１２
および３６はダイオードをm′個直列に接続した
もの、５および３８は第２の回路、３０および５
０は第１の回路、２４および４５はダイオード、
２５および４４は抵抗である。
Claims (1)
- 【特許請求の範囲】 １ 電源電圧を抵抗分割することによつて生成さ
れた温度変化しない基準電圧を入力とし、その出
力側に接続される回路が前期基準電圧の値に影響
を与えないように作用するバツフアアンプと、前
記バツフアアンプの出力電圧をPN接合の整数倍
の電圧だけレベルシフトして第１の電圧レベルを
発生するレベルシフト回路とにより構成される第
１の回路と、前記第１の電圧レベルを入力電圧と
し、前記第１の電圧レベルをPN接合電圧の整数
倍とある一定電圧との和の電圧だけレベルシフト
した電圧を出力電圧とする第２の回路とを備え、
前記第１の回路のPN接合の数を選ぶことによつ
て前記第２の回路の出力電圧の温度特性を補償す
ることを特徴とする定電圧発生回路。 ２ 前記第１の回路を構成するバツフアアンプと
して、トランジスタのベースを入力端子とし、前
記トランジスタのエミツタを出力端子とするエミ
ツタホロワ回路を用いたことを特徴とする特許請
求の範囲第１項記載の定電圧発生回路。 ３ 前記第１の回路を構成するレベルシフト回路
として、１個ないし複数個のダイオードと電流源
とを直列接続した回路を用いたことを特徴とする
特許請求の範囲第１項記載の定電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56027231A JPS57141729A (en) | 1981-02-25 | 1981-02-25 | Constant voltage generating circuit |
| US06/351,382 US4459540A (en) | 1981-02-25 | 1982-02-23 | Constant voltage generating circuit |
| DE19823206769 DE3206769A1 (de) | 1981-02-25 | 1982-02-25 | Konstantspannungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56027231A JPS57141729A (en) | 1981-02-25 | 1981-02-25 | Constant voltage generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141729A JPS57141729A (en) | 1982-09-02 |
| JPH0334096B2 true JPH0334096B2 (ja) | 1991-05-21 |
Family
ID=12215297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56027231A Granted JPS57141729A (en) | 1981-02-25 | 1981-02-25 | Constant voltage generating circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4459540A (ja) |
| JP (1) | JPS57141729A (ja) |
| DE (1) | DE3206769A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893032A (en) * | 1987-03-23 | 1990-01-09 | International Business Machines Corp. | Non-saturating temperature independent voltage output driver with adjustable down level |
| DE68912176T2 (de) * | 1988-04-13 | 1994-07-07 | Nat Semiconductor Corp | Master-Slave-Pufferschaltung. |
| US4931665A (en) * | 1988-04-13 | 1990-06-05 | National Semiconductor Corporation | Master slave voltage reference circuit |
| DE69224136T2 (de) * | 1991-10-21 | 1998-07-16 | Matsushita Electric Ind Co Ltd | Spannungsgeneratoreinrichtung |
| US7783207B2 (en) * | 2007-06-27 | 2010-08-24 | Alcatel-Lucent Usa Inc. | Automatic threshold voltage adjustment circuit for dense wavelength division multiplexing or packet transport system and method of operating the same |
| US7884562B2 (en) * | 2007-10-26 | 2011-02-08 | Frederick William Klatt | Brushless multiphase self-commutation controller |
| US9438240B1 (en) | 2015-08-31 | 2016-09-06 | Cypress Semiconductor Corporation | Biasing circuit for level shifter with isolation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD70328A (ja) * | ||||
| US3619659A (en) * | 1969-12-02 | 1971-11-09 | Honeywell Inf Systems | Integrator amplifier circuit with voltage regulation and temperature compensation |
| JPS5330205Y2 (ja) * | 1972-11-13 | 1978-07-28 | ||
| US3956661A (en) * | 1973-11-20 | 1976-05-11 | Tokyo Sanyo Electric Co., Ltd. | D.C. power source with temperature compensation |
| JPS52113339U (ja) * | 1976-02-26 | 1977-08-29 |
-
1981
- 1981-02-25 JP JP56027231A patent/JPS57141729A/ja active Granted
-
1982
- 1982-02-23 US US06/351,382 patent/US4459540A/en not_active Expired - Lifetime
- 1982-02-25 DE DE19823206769 patent/DE3206769A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3206769C2 (ja) | 1991-09-19 |
| US4459540A (en) | 1984-07-10 |
| DE3206769A1 (de) | 1983-01-05 |
| JPS57141729A (en) | 1982-09-02 |
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