CN102681579B - 恒压电源电路 - Google Patents

Abstract

一种恒压电源电路，具备输出晶体管、电压检测电路、控制电路以及放电电路。输出晶体管连接在电源端子和输出端子之间。电压检测电路连接在输出端子和接地端子之间，以根据所输入的电压切换信号而变化的比率k(k≥0)，将输出端子和接地端子之间的电压分割为k:1，而在接地端子侧生成第一电压和第二电压，该第二电压与第一电压为相同极性、绝对值为第一电压的绝对值以下。控制电路对上述第一电压与基准电压之间的误差进行检测，以使误差的绝对值减少的方式控制输出晶体管，该基准电压为在输出端子生成的电压的基准。放电电路连接在输出端子和接地端子之间，在第二电压的绝对值高于基准电压的绝对值时，从输出端子向接地端子对电荷进行放电。

Description

恒压电源电路

相关申请的交叉引用：本发明基于申请号为2011-052522、申请日为2011年3月10日的日本专利申请，并要求享受其优先权，该在先专利申请的全部内容通过参考包含于本申请中。 

技术领域

在此说明的实施方式涉及一种恒压电源电路。 

背景技术

随着设备的低耗电化的要求，CPU等集成电路的低电压化正在发展。另一方面，从高性能化以及与以往系统之间的互换性考虑，有时需要比较高的电压。例如，在CPU(Central Processing Unit：中央处理单元)驱动用电源中，CPU对状态进行切换而使消耗电流变化，因此需要切换电源电压。此外，在搭载了存储器等的IC卡驱动用电源中，为了对应于动作电压不同的多个规格，需要对电源电压进行切换地供给。此外，随着设备的高速化，电源电压的切换被要求高速化。但是，在使电源电压降低时，在输出端子和接地端子之间的静电电容所蓄积的电荷放电之前，不会达到希望的电压，而限制了高速化。 

发明内容

本发明的实施方式提供一种恒压电源电路，能够进行输出电压的高速切换。 

根据实施方式，提供一种恒压电源电路，其特征在于，具备输出晶体管、电压检测电路、控制电路以及放电电路。输出晶体管连接在电源端子和输出端子之间。电压检测电路为，连接在上述输出端子和接地端子之间，按照根据输入的电压切换信号而变化的比率k(k≥0)，将上述输出端子和上述接地端子之间的电压分割为k:1，而在接地端子侧生成第一电压和第二电压，该第二电压与上述第一电压为相同极性、绝对值为上述第一电压的绝对值以下。控制电路为，对上述第一电压与基准电压之间的误差进行检测，以使上述误差的绝对值减少的方式控制上述输出晶体管，该基准电压为在上述输出端子生成的电压的基准。放电电路为，连接在上述输出端子和上述接地端子之间，在上述第二电压的绝对值高于上述基准电压的绝对值时，从上述输出端子向上述接地端子对电荷进行放电。 

根据本发明的实施方式，能够提供一种恒压电源电路，能够进行输出电压的高速切换。 

附图说明

图1是例示第一实施方式的恒压电源电路的构成的电路图。 

图2是图1所示的恒压电源电路的主要信号的波形图，(a)表示电压切换信号Vsel，(b)表示输出电压Vout，(c)表示第一电压Va，(d)表示放电晶体管的栅极电压Vg。 

图3是例示第二实施方式的恒压电源电路的构成的电路图。 

图4是图3所示的恒压电源电路的主要信号的波形图，(a)表示电压切换信号Vsel，(b)表示输出电压Vout，(c)表示第一电压Va，(d)表示放电晶体管的栅极电压Vg。 

图5是例示第三实施方式的恒压电源电路的构成的电路图。 

图6是图5所示的恒压电源电路的主要信号的波形图，(a)表示电压切换信号Vsel，(b)表示输出电压Vout，(c)表示第一电压Va，(d)表示放电晶体管的栅极电压Vg。 

具体实施方式

以下，参照附图对本发明的实施方式进行详细说明。另外，在本申请说明书和各图中，关于已出现的图，对与已说明的要素相同的要素赋予相同的符号，而适当省略详细说明。 

(第一实施方式) 

图1是例示第一实施方式的恒压电源电路的构成的电路图。 

如图1所示，在恒压电源电路1中，在电源端子2和输出端子3之间连接有输出晶体管6。输出晶体管6在输出端子3和接地端子4之间生成输出电压Vout，该输出电压Vout是与供给到电源端子2的电源电压Vdd相同极性、将该电源电压Vdd的绝对值进行了降压的电压。 

输出晶体管6由P沟道MOSFET(以下称为PMOS)构成。此外，在输出端子3和接地端子4之间连接有平滑电容器10，将输出电压Vout的噪声除去，并且使电压稳定化。 

此外，在输出端子3和接地端子4之间连接有电压检测电路7。电压检测电路7按照根据电压切换信号Vsel而变化的比率k(k≥0)，将输出电压Vout分割为k:1，而在接地端子侧生成第一电压Va及第二电压Vb。另外，在图1所示的电压检测电路7中，第二电压Vb与第一电压Va相等。 

在电压检测电路7中，在输出端子3和接地端子4之间串联连接有第一电阻11和第二电阻12。此外，电压检测电路7具有第一开关元件14，该第一开关元件14根据电压切换信号Vsel而切换为导通或截止。 

第一开关元件14在电压切换信号Vsel为高电平时导通，在电压切换信号Vsel为低电平时截止。经由第一开关元件14，第三电阻13与第二电阻12并联连接。另外，在图1中，第一开关元件14由N沟道MOSFET(以下称为NMOS)构成。 

在第二电阻12和经由了第一开关元件14的第三电阻13的两端，生成第一电压Va。 

在电压切换信号Vsel为高电平的情况下，第一电压Va成为通过第一电阻11和第二及第三电阻12、13的合成电阻对输出电压Vout进行了分割的电压。此外，在电压切换信号Vsel为低电平的情况下，第一电压Va成为通过第一电阻11和第二电阻12对输出电压Vout进行了分割的电压。另外，第一开关元件14的电阻成份，作为包含于第三电阻13的电阻成份来进行说明。关于其他实施方式也同样。 

如此，电压检测电路7按照根据电压切换信号Vsel而变化的比率k＝R1/R2或R1×(R2+R3)(R2×R3)，将输出端子3的输出电压Vout分割为 k:1，而在接地端子侧生成第一电压Va。在此，R1、R2、R3分别是第一电阻11、第二电阻12、第三电阻13的各个电阻值。 

电压切换信号Vsel为高电平时的第一电压Va的绝对值，高于电压切换信号Vsel为低电平时的第一电压Va的绝对值。 

第一电压Va被输入控制电路8。控制电路8具有放大电路15和生成基准电压Vref的基准电压生成电路16。在此，基准电压Vref是成为在输出端子3所生成的电压(输出电压)Vout的基准的电压。控制电路8将与基准电压Vref之间的误差进行放大，以使误差的绝对值减少的方式控制晶体管6，使输出电压Vout为恒定。即，控制电路8以第一电压Va成为与基准电压Vref相等的方式控制输出晶体管。 

输出电压Vout由公式(1)表示。 

Vout＝Vref×(1+k)…(1) 

如上所述，由于根据电压切换信号Vsel而生成第一电压Va的比率k变化，所以能够根据电压切换信号Vsel来切换输出电压Vout。电压切换信号Vsel为高电平时的比率k＝R1×(R2+R3)/(R2×R3)，大于电压切换信号Vsel为低电平时的比率k＝R1/R2。因此，电压切换信号Vsel为高电平时的输出电压Vout的绝对值，高于电压切换信号Vsel为低电平时的输出电压Vout的绝对值。 

与第一电压Va相等的第二电压Vb被输入放电电路9。 

在放电电路9中，放电晶体管17连接在输出端子3和接地端子4之间。此外，比较电路18对第二电压Vb和基准电压Vref进行比较，而控制放电晶体管17。 

放电晶体管17由NMOS构成。放电晶体管17的漏极与输出端子3连接、源极与接地端子4连接。放电晶体管17的栅极与比较电路18的输出连接。对比较电路18的同向输入端子输入第二电压Vb，对反向端子输入基准电压Vref。 

比较电路18为，在第二电压Vb的绝对值高于基准电压Vref的绝对值时输出高电平，在第二电压Vb的绝对值低于基准电压Vref的绝对值时输出低电平。 

放电电路9为，在第二电压Vb的绝对值高于基准电压Vref的绝对值时，从输出端子3向接地端子4对电荷进行放电。 

恒压电源电路1在输出端子3生成输出电压Vout，该输出电压Vout是将供给到电源端子2的电源电压Vdd进行了降压的电压。此外，如在图2中说明的那样，放电电路9从输出端子3向接地端子4对电荷进行放电，所以能够高速地切换电压。 

另外，图1中，分别由PMOS构成输出晶体管6、由NMOS构成第一开关元件14及放电晶体管17。但是，也可以由NMOS构成输出晶体管6，此外也可以由PMOS构成第一开关元件14及放电晶体管17。此外，输出晶体管6、第一开关元件14及放电晶体管17也可以分别由双极晶体管构成。 

此外，在电压检测电路7中，第三电阻13经由第一开关元件14与第二电阻12并联连接。但是，只要根据电压切换信号Vsel而生成第一电压Va的比率k变化即可，也可以为其他构成。例如，第三电阻13也可以经由第一开关元件14与第一电阻11并联连接。 

图2是图1所示的恒压电源电路的主要信号的波形图，(a)表示电压切换信号Vsel，(b)表示输出电压Vout，(c)表示第一电压Va，(d)表示放电晶体管的栅极电压Vg。 

在图2中，横轴取时间t而表示各信号、电压的波形图。此外，作为例子而例示的情况为：输出电压Vout作为高电压切换为2.9V、作为低电压切换为1.8V而进行输出。此外，第二电压Vb与第一电压Va相等，所以省略图示。此外，各电压为正极性，因此适当省略“绝对值”这一用语。 

在电压切换信号Vsel为高电平时(图2(a))，输出电压Vout为高电压2.9V(图2(b))。在稳定状态下，第一电压Va与基准电压Vref相等(图2(c))。此外，第二电压Vb也不高于基准电压Vref，所以放电晶体管17的栅极电压Vg为低电平。因此，放电晶体管17截止，放电晶体管17对输出晶体管6及电压检测电路7的动作不会产生影响。另外，对电压检测电路7的输出电压Vout进行分割而生成第一电压Va的比率k为R1/R2。 

在时间t＝t₁时，电压切换信号Vsel从高电平变化为低电平，而输出电压Vout被切换(图2(a))。对电压检测电路7的输出电压Vout进行分割而生 成第一电压Va的比率k，从R1×(R2+R3)/(R2×R3)减小为R1/R2。但是，由于平滑电容器10所蓄积的电荷，输出电压Vout不降低(2.9V)。因此，第一电压Va瞬间地上升到Vout×R2/(R1+R2)(约2.26V、图2(c))。第一电压Va及第二电压Vb变得高于基准电压Vref。 

由于第二电压Vb高于基准电压Vref，所以比较电路18输出高电平作为放电晶体管17的栅极电压Vg(图2(d))。放电晶体管17导通，将在输出端子3和接地端子4之间连接的平滑电容器10所蓄积的电荷向接地端子4进行放电。 

因此，输出电压Vout，按照由放电晶体管17的导通电阻和平滑电容器10的静电电容决定的时间常数，急剧地降低(图2(b))。此外，随着输出电压Vout的降低，第一电压Va急剧降低为基准电压Vref(图2(c))。 

第二电压Vb与第一电压Va相等，在时间t＝t₂、第二电压Vb变得低于基准电压Vref时，比较电路18输出低电平作为栅极电压Vg(图2(d))。放电晶体管17成为截止，平滑电容器10所蓄积的电荷向接地端子4的放电被遮断。 

此时，第一电压Va与基准电压Vref相等(图2(c))，并且输出电压Vout成为希望的低电压1.8V。 

之后，控制电路8以使第一电压Va变得与基准电压Vref相等的方式进行控制，输出电压Vout被稳定化为恒定值(图2(b))。 

如此，在电压切换信号Vsel变化而输出电压Vout降低时，按照由放电晶体管17的导通电阻和平滑电容器10的静电电容决定的时间常数，输出电压Vout急剧地降低。 

在此，作为比较例，考虑没有放电电路9的情况。在比较例的情况下，按照由电压检测电路7的第一电阻11及第二电阻12的合成电阻和平滑电容器10的静电电容决定的时间常数，输出电压Vout降低。因此，输出电压Vout降低到希望的低电压1.8V需要较长时间。 

输出电压Vout降低到电压v(t)所需要的电压切换时间t，成为如公式(2)所示。 

t＝C×(R1+R2)ln(Vout)-ln(v(t))…(2) 

在此，Vout＝v(0)。 

例如，在设平滑电容器10的静电电容为2.8μF、第一电阻11及第二电阻12的电阻值为R1、R2的合成电阻为350kΩ时，根据时间常数决定的电压切换时间，根据公式(2)变大为0.47s。 

相对于此，在恒压电源电路1中，时间常数由放电电路9的放电晶体管17的导通电阻Ron和平滑电容器10的静电电容决定。例如，当设放电晶体管17的导通电阻Ron为4kΩ时，则在公式(2)中，R1+R2＝Ron＝4kΩ，电压切换时间缩短为4ms。 

另外，根据放电晶体管17的导通电阻Ron的值及输入比较电路18的第二电压Vb的值，电压切换时间能够变更。为了缩短电压切换时间，放电晶体管17的导通电阻Ron越小越好。但是，放电晶体管17的导通电阻Ron的下限值，被限制为考虑了放电电流的大小的值。 

如此，在恒压电源电路1中，放电电路9的放电时间，被规定为第二电压Vb的绝对值高于基准电压Vref的绝对值的时间。因此，在输出电压Vout的绝对值降低到希望的低电压的绝对值的情况下，立即停止放电。因此，例如与同步于恒定的时钟而动作的情况、或以预先设定的延迟时间而动作的情况相比较，切换时间变短且基于放电电流的耗电的增加被抑制。 

此外，在放电电路9中，当第二电压Vb的绝对值变得低于基准电压Vref的绝对值时，比较电路18输出低电平作为放电晶体管17的栅极电压Vg。因此，放电晶体管17截止，输出端子3和接地端子4之间的放电晶体管17的阻抗成为高阻抗状态。因此，在稳定状态下，放电晶体管17对电压检测电路7及控制电路8的动作不会产生影响。 

另外，在电压切换信号Vsel恒定的稳定状态下，当第二电压Vb的绝对值由于噪声等而变得高于基准电压Vref的绝对值时，比较电路18有可能输出高电平。因此，如果使比较电路18的输入电压和输出电压之间的响应特性具有滞后，则放电晶体管17不会误导通。 

此外，在电压切换信号Vsel恒定的稳定状态下，也可以以使放电晶体管17不导通的方式遮断为截止状态。 

图3是例示第二实施方式的恒压电源电路的构成的电路图。 

如图3所示，在恒压电源电路1a中构成为，将图1所示的恒压电源电路1的放电电路9置换为放电电路9a。除此之外与恒压电源电路1相同。另外，在图3中，对与图1相同的要素赋予相同符号。 

在放电电路9a中，对放电电路9增加了截止晶体管19。截止晶体管19由NMOS构成，连接在放电晶体管17的栅极和接地端子4之间。对截止晶体管19的栅极输入电压切换信号Vsel。 

截止晶体管19根据电压切换信号Vsel而导通或截止。 

在电压切换信号Vsel为高电平时，截止晶体管19导通，将放电晶体管17遮断为截止状态而使放电停止。即，截止晶体管19在电压检测电路7的比率k相对较大时，使放电停止。因此，在电压切换信号Vsel为高电平的稳定状态下，放电晶体管17不会误导通而进行放电。 

图4是图3所示的恒压电源电路的主要信号的波形图，(a)表示电压切换信号Vsel，(b)表示输出电压Vout，(c)表示第一电压Va，(d)表示放电晶体管的栅极电压Vg。 

在图4中，横轴取时间t而表示各信号、电压的波形图。此外，作为例子而例示的情况为：输出电压Vout作为高电压切换为2.9V、作为低电压切换为1.8V而进行输出。另外，由于各电压为正极性，因此适当省略“绝对值”这一用语。 

此外，与图2同样，由于第二电压Vb与第一电压Va相等，所以省略图示。并且，在图4中，考虑了比较电路18的输入偏置。即，为如下情况：在从比较电路18输出的栅极电压Vg变化为高电平和低电平时的、同向输入端子的第二电压Vb和反向输入端子的基准电压Vref中存在输入偏置。 

在电压切换信号Vsel为高电平时(图4(a))，输出电压Vout为高电压2.9V(图4(b))。在稳定状态下，第一电压Va与基准电压Vref相等(图4(c))。此外，由于第二电压Vb不高于基准电压Vref，所以放电晶体管17的栅极电压Vg为低电平。 

此外，由于截止晶体管19导通，因此即使输出电压Vout或第二电压Vb由于噪声等而变动，放电晶体管17的栅极电压Vg也维持为低电平(图4(d))。因此，放电晶体管17截止，放电晶体管17对输出晶体管6及电压 检测电路7的动作不会产生影响。 

在时间t＝t₁时，电压切换信号Vsel从高电平变化为低电平，而输出电压Vout被切换(图4(a))。截止晶体管19成为截止。 

将电压检测电路7的输出电压Vout分割为k:1而在接地端子侧生成第一电压Va的比率k，从R1×(R2+R3)/(R2×R3)变小为R1/R2。但是，由于平滑电容器10所蓄积的电荷，而输出电压Vout不降低(2.9V)。因此，第一电压Va瞬间地上升到Vout×R2/(R1+R2)(约2.26V、图4(c))。第一电压Va及第二电压Vb变得高于基准电压Vref。 

由于第二电压Vb高于基准电压Vref，因此比较电路18输出高电平作为放电晶体管17的栅极电压Vg(图4(d))。放电晶体管17导通，将在输出端子3和接地端子4之间连接的平滑电容器10所蓄积的电荷向接地端子4进行放电。 

因此，输出电压Vout，按照由放电晶体管17的导通电阻和平滑电容器10的静电电容决定的时间常数，急剧地降低(图4(b))。此外，随着输出电压Vout的降低，第一电压Va急剧地降低为比基准电压Vref低输入偏置量的电压(图4(c))。 

在时间t＝t₂时，输出电压Vout成为希望的低电压1.8V。但是，由于输入偏置，比较电路18还是输出高电平作为栅极电压Vg(图4(d))。 

第二电压Vb与第一电压Va相等，在时间t＝t₃、第二电压Vb变得比基准电压Vref低输入偏置量时，比较电路18输出低电平作为栅极电压Vg(图4(d))。放电晶体管17成为截止，平滑电容器10所蓄积的电荷向接地端子4的放电被遮断。 

此时，由于第一电压Va比基准电压Vref低输入偏置量，因此输出电压Vout产生下冲(图4(b)中由点划线P包围的部分)。之后，输出电压Vout成为希望的低电压1.8V。 

之后，控制电路8以使第一电压Va变得与基准电压Vref相等的方式进行控制，输出电压Vout被稳定化为恒定值(图4(b))。 

如此，在电压切换信号Vsel变化而输出电压Vout降低时，按照由放电晶体管17的导通电阻和平滑电容器10的静电电容决定的时间常数，输 出电压Vout急剧地降低。此外，在比率k相对较大、电压切换信号Vsel为高电平的稳定状态下，截止晶体管19导通，因此不可能发生放电晶体管的误导通。 

在恒压电源电路1a中，时间常数由放电电路9的放电晶体管17的导通电阻Ron和平滑电容器10的静电电容决定。例如，当设放电晶体管17的导通电阻Ron为4kΩ时，电压切换时间缩短为4ms。 

另外，虽然对比较电路18存在输入偏置的情况进行了说明，但在放大电路15存在输入偏置的情况下，也同样有可能产生下冲。 

下面，对解决了上述下冲的可能性的实施方式进行说明。 

图5是例示第三实施方式的恒压电源电路的构成的电路图。 

如图5所示，在恒压电源电路1b中构成为，将图3所示的恒压电源电路1a的电压检测电路7置换为电压检测电路7a。除此之外与恒压电源电路1a相同。另外，在图5中，对与图3相同的要素赋予相同符号。 

在电压检测电路7a中，电压检测电路7的第二电阻12被置换为第二电阻12a、12b。第二电阻12a和第二电阻12b串联连接。 

在第一电阻11和第二电阻12a之间的连接点生成第一电压Va，在第二电阻12a和第二电阻12b之间的连接点生成第二电压Vb。 

将第二电阻12a及第二电阻12b的电阻值分别设为R2a、R2b。此外，当设为R2＝R2a+R2b时，第一电压Va与恒压电源电路1、1a相同。 

第二电压Vb的绝对值比第一电压Va的绝对值低第二电阻12a两端的电压降量。第二电压Vb的绝对值被设定为，比从第一电压Va的绝对值减去了放大电路15及比较电路18的输入偏置量之后的值还低的值。 

图6是图5所示的恒压电源电路的主要信号的波形图，(a)表示电压切换信号Vsel，(b)表示输出电压Vout，(c)表示第一电压Va，(d)表示放电晶体管的栅极电压Vg。 

在图6中，横轴取时间t而表示各信号、电压的波形图。此外，作为例子而例示的情况为：输出电压Vout作为高电压切换为2.9V、作为低电压切换为1.8V而进行输出。另外，虽然省略了图示，但是第二电压Vb的绝对值比第一电压Va的绝对值低第二电阻12a的电压降量。此外，由于各电 压为正极性，因此适当省略“绝对值”这一用语。 

在电压切换信号Vsel为高电平时(图6(a))，输出电压Vout为作为高电压的2.9V(图6(b))。在稳定状态下，如果忽略放大电路15的输入偏置，则第一电压Va等于基准电压Vref(图6(c))。此外，即使考虑比较电路18的输入偏置，第二电压Vb也不会高于基准电压Vref，因此放电晶体管17的栅极电压Vg为低电平。 

此外，由于截止晶体管19导通，因此即使输出电压Vout或第二电压Vb由于噪声等而变动，放电晶体管17的栅极电压Vg也维持为低电平(图6(d))。因此，放电晶体管17截止，放电晶体管17对输出晶体管6及电压检测电路7的动作不会产生影响。 

在时间t＝t₁时，电压切换信号Vsel从高电平变化为低电平，而输出电压Vout被切换(图6(a))。截止晶体管19成为截止。 

将电压检测电路7a的输出电压Vout分割为k:1而在接地端子侧生成第一电压Va的比率k，从R1×(R2+R3)/(R2×R3)变小为R1/R2。但是，由于平滑电容器10所蓄积的电荷，而输出电压Vout不降低(2.9V)。因此，第一电压Va瞬间地上升到Vout×R2/(R1+R2)(约2.26V、图6(c))。另外，R2＝R2a+R2b。第一电压Va及第二电压Vb变得高于基准电压Vref。 

由于第二电压Vb高于基准电压Vref，因此比较电路18输出高电平作为放电晶体管17的栅极电压Vg(图6(d))。放电晶体管17导通，将在输出端子3和接地端子4之间连接的平滑电容器10所蓄积的电荷向接地端子4进行放电。 

因此，输出电压Vout，按照由放电晶体管17的导通电阻和平滑电容器10的静电电容决定的时间常数，急剧地降低(图6(b))。此外，随着输出电压Vout的降低，第一电压Va急剧地降低为基准电压Vref(图6(c))。 

在时间t＝t₃、第二电压Vb变得比基准电压Vref低输入偏置量时，比较电路18输出低电平作为栅极电压Vg(图6(d))。放电晶体管17成为截止，平滑电容器10所蓄积的电荷向接地端子4的放电被遮断。 

此时，第一电压Va比第二电压Vb高第二电阻12a的电压降量，而输出电压Vout还未成为希望的低电压1.8V(图6(b)中由点划线P包围的部分)。 因此，不会产生下冲。之后，输出电压Vout成为希望的低电压1.8V。 

之后，控制电路8以使第一电压Va变得与基准电压Vref相等的方式进行控制，输出电压Vout被稳定化为恒定值(图6(b))。 

此外，在输出电压Vout成为希望的低电压1.8V时，第二电压Vb充分低于基准电压Vref，因此比较电路18不会由于噪声等而输出高电平作为栅极电压Vg。放电晶体管17不会误导通。 

如此，在电压切换信号Vsel变化而输出电压Vout的绝对值降低时，按照由放电晶体管17的导通电阻和平滑电容器10的静电电容决定的时间常数，输出电压Vout的绝对值急剧地降低。此外，在比率k相对较大、电压切换信号Vsel为高电平的稳定状态下，截止晶体管19导通，因此放电晶体管17不可能误导通。并且，在比率k相对较小、电压切换信号Vsel为低电平的稳定状态下，比较电路18的第二电压Vb的绝对值充分低于基准电压Vref的绝对值，因此放电晶体管17不可能误导通。此外，也不可能发生输出电压Vout的绝对值比希望的低电压还减低的下冲。 

另外，将电源电压Vdd为正极性的情况作为例子，对恒压电源电路1、1a、1b的构成进行了说明，但是也同样能够构成生成将负的电源电压Vdd的绝对值进行了降压的输出电压Vout的恒压电源电路。 

对本发明的几个实施方式进行了说明，但是这些实施方式只是作为例子来提示的，并不试图限定发明的范围。能够用其他各种方式来实施这些新的实施方式，在不脱离发明的主旨的范围内，能够进行各种省略、置换和变更。这些实施方式以及其变形包含在发明的范围内以及主旨中，并且包含在专利请求范围所记载的发明及其均等的范围内。 

Claims (20)

1.一种恒压电源电路，其特征在于，具备：

输出晶体管，连接在电源端子和输出端子之间，该输出端子连接有电容器；

电压检测电路，连接在上述输出端子和接地端子之间，按照根据输入的电压切换信号而变化的比率k，将上述输出端子和上述接地端子之间的电压分割为k:1，而在接地端子侧生成第一电压和第二电压，该第二电压与上述第一电压为相同极性、绝对值为上述第一电压的绝对值以下，k≥0；

控制电路，对上述第一电压与基准电压之间的误差进行检测，以使上述误差的绝对值减少的方式控制上述输出晶体管，该基准电压为在上述输出端子生成的电压的基准；以及

放电电路，连接在上述输出端子和上述接地端子之间，在上述电压切换信号变化后，上述第二电压的绝对值高于上述基准电压的绝对值时，从上述输出端子向上述接地端子对上述电容器的电荷进行放电。

2.根据权利要求1所述的恒压电源电路，其特征在于，

上述比率至少根据上述电压切换信号而变化为相对大的比率和相对小的比率，

上述放电电路，在根据上述电压切换信号而变化的上述比率相对大时，使上述放电电路的放电停止。

3.根据权利要求1所述的恒压电源电路，其特征在于，

上述第二电压的绝对值低于上述第一电压的绝对值。

4.根据权利要求1所述的恒压电源电路，其特征在于，

上述控制电路具有放大电路，该放大电路对上述基准电压和上述第一电压之间的误差进行放大，

上述第二电压的绝对值，低于从上述第一电压的绝对值减去了上述放大电路的输入偏置量的值。

5.根据权利要求1所述的恒压电源电路，其特征在于，

上述放电电路具有比较电路，该比较电路对上述基准电压和上述第二电压进行比较，

上述第二电压的绝对值，低于从上述第一电压的绝对值减去了上述比较电路的输入偏置量的值。

6.根据权利要求1所述的恒压电源电路，其特征在于，

上述第二电压是对上述第一电压进行了分割的电压。

7.根据权利要求1所述的恒压电源电路，其特征在于，

上述放电电路具有放电晶体管，该放电晶体管连接在上述输出端子和上述接地端子之间，在上述第二电压的绝对值低于上述基准电压的绝对值时截止，在上述第二电压的绝对值高于上述基准电压的绝对值时导通。

8.根据权利要求7所述的恒压电源电路，其特征在于，

上述放电电路还具有截止晶体管，该截止晶体管连接在上述放电晶体管的控制端子和接地端子之间，根据上述电压切换信号而导通或截止。

9.根据权利要求1所述的恒压电源电路，其特征在于，

上述电压检测电路具有第一开关元件，该第一开关元件根据上述电压切换信号而导通或截止。

10.根据权利要求1所述的恒压电源电路，其特征在于，

上述电压检测电路具有：

第一电阻及第二电阻，串联连接在上述输出端子和上述接地端子之间；以及

第三电阻，经由根据上述电压切换信号而切换为导通或截止的第一开关元件，与上述第一电阻或上述第二电阻并联连接。

11.根据权利要求1所述的恒压电源电路，其特征在于，

上述电容器连接在上述输出端子和接地之间。

12.根据权利要求11所述的恒压电源电路，其特征在于，

上述比率至少根据上述电压切换信号而变化为相对大的比率和相对小的比率，

上述放电电路，在根据上述电压切换信号而变化的上述比率相对大时，使上述放电电路的放电停止。

13.根据权利要求11所述的恒压电源电路，其特征在于，

上述第二电压的绝对值低于上述第一电压的绝对值。

14.根据权利要求11所述的恒压电源电路，其特征在于，

上述控制电路具有放大电路，该放大电路对上述基准电压和上述第一电压之间的误差进行放大，

上述第二电压的绝对值，低于从上述第一电压的绝对值减去了上述放大电路的输入偏置量的值。

15.根据权利要求11所述的恒压电源电路，其特征在于，

上述放电电路具有比较电路，该比较电路对上述基准电压和上述第二电压进行比较，

上述第二电压的绝对值，低于从上述第一电压的绝对值减去了上述比较电路的输入偏置量的值。

16.根据权利要求11所述的恒压电源电路，其特征在于，

上述第二电压是对上述第一电压进行了分割的电压。

17.根据权利要求11所述的恒压电源电路，其特征在于，

上述放电电路具有放电晶体管，该放电晶体管连接在上述输出端子和上述接地端子之间，在上述第二电压的绝对值低于上述基准电压的绝对值时截止，在上述第二电压的绝对值高于上述基准电压的绝对值时导通。

18.根据权利要求17所述的恒压电源电路，其特征在于，

上述放电电路还具有截止晶体管，该截止晶体管连接在上述放电晶体管的控制端子和接地端子之间，根据上述电压切换信号而导通或截止。

19.根据权利要求11所述的恒压电源电路，其特征在于，

上述电压检测电路具有第一开关元件，该第一开关元件根据上述电压切换信号而导通或截止。

20.根据权利要求11所述的恒压电源电路，其特征在于，

上述电压检测电路具有：

第一电阻及第二电阻，串联连接在上述输出端子和上述接地端子之间；以及

第三电阻，经由根据上述电压切换信号而切换为导通或截止的第一开关元件，与上述第一电阻或上述第二电阻并联连接。